JPH0566737B2 - - Google Patents
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- JPH0566737B2 JPH0566737B2 JP26717784A JP26717784A JPH0566737B2 JP H0566737 B2 JPH0566737 B2 JP H0566737B2 JP 26717784 A JP26717784 A JP 26717784A JP 26717784 A JP26717784 A JP 26717784A JP H0566737 B2 JPH0566737 B2 JP H0566737B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はデータ処理装置等のシステム構成の簡
単化をはかつた大規模集積回路装置に関する。
単化をはかつた大規模集積回路装置に関する。
パーソナルコンピユータ等のシステムを構成す
るには、通常複数個のLSI（大規模集積回路）を
組み合わせて使う。これらはCPU（中央処理装
置）、ROM（リード・オンリ・メモリ）、RAM
（ランダム・アクセス・メモリ）、キー入力制御
部、シリアル入出力部、パラレル入出力部、カウ
ンタタイミング制御部、表示駆動部等多くのチツ
プになり、各チツプ間の相互配線はプリント基板
によりなされる。ところがこの方法は、プリント
基板上の相互配線が複雑で製作に手間がかかり、
コストアツプの原因となる。またプリント配線の
静電要領が大きいため、各チツプのスピードが早
くなつても、システム全体のパワーアツプにつな
がらない。また故障率が高い等の理由から、ユー
ザとしての要求は“システムに使用される複数個
のLSIを１チツプ化出来ないか”という要求が大
変強い。
るには、通常複数個のLSI（大規模集積回路）を
組み合わせて使う。これらはCPU（中央処理装
置）、ROM（リード・オンリ・メモリ）、RAM
（ランダム・アクセス・メモリ）、キー入力制御
部、シリアル入出力部、パラレル入出力部、カウ
ンタタイミング制御部、表示駆動部等多くのチツ
プになり、各チツプ間の相互配線はプリント基板
によりなされる。ところがこの方法は、プリント
基板上の相互配線が複雑で製作に手間がかかり、
コストアツプの原因となる。またプリント配線の
静電要領が大きいため、各チツプのスピードが早
くなつても、システム全体のパワーアツプにつな
がらない。また故障率が高い等の理由から、ユー
ザとしての要求は“システムに使用される複数個
のLSIを１チツプ化出来ないか”という要求が大
変強い。
上記１チツプ化の要求に応える方法としては、
(イ)全システムを再度設計して新たな１チツプLSI
をつくる、(ロ)複数個のチツプを１つのパツケージ
の中に封入していわゆるハイブリツドIC（集積回
路）とする、等が考えられる。上記(イ)項の全シス
テムを再設計する方法の場合、現在ある設計手法
としては、全て手設計による方法、電算機を
導入したビルデイングブロツク方式の自動設計に
よる方法、ゲートアレイ等による自動設計、等
がある。これら〜ともいずれも利点／欠点が
あるが、再設計の最大の欠点は、「各チツプはす
でに開発されて、機能、特性とも充分評価され可
となつているのに、また同様のものを再度設計す
るため、設計、評価の手順をもう一度踏まねばな
らぬ」ことである。従つて設計ミスのおそれがあ
つたり、開発時間がかかる等種々の問題があり、
能がない方法と云わざるを得ない。
(イ)全システムを再度設計して新たな１チツプLSI
をつくる、(ロ)複数個のチツプを１つのパツケージ
の中に封入していわゆるハイブリツドIC（集積回
路）とする、等が考えられる。上記(イ)項の全シス
テムを再設計する方法の場合、現在ある設計手法
としては、全て手設計による方法、電算機を
導入したビルデイングブロツク方式の自動設計に
よる方法、ゲートアレイ等による自動設計、等
がある。これら〜ともいずれも利点／欠点が
あるが、再設計の最大の欠点は、「各チツプはす
でに開発されて、機能、特性とも充分評価され可
となつているのに、また同様のものを再度設計す
るため、設計、評価の手順をもう一度踏まねばな
らぬ」ことである。従つて設計ミスのおそれがあ
つたり、開発時間がかかる等種々の問題があり、
能がない方法と云わざるを得ない。
上記(ロ)項のハイブリツドICの方法は、これは
外部から見ると１個の部品として見えるだけで、
上記プリント基板に複数個のチツプを実装し、配
線する方法を単に小さくしただけにすぎない。勿
論小さくしただけのメリツトはそれなりにある
が、実際の実装技術として、どれだけの個数のチ
ツプがハイブリツド化できるか疑問が残るとろで
あり、実現出来たとしても相当のコストアツプと
なるであろう。
外部から見ると１個の部品として見えるだけで、
上記プリント基板に複数個のチツプを実装し、配
線する方法を単に小さくしただけにすぎない。勿
論小さくしただけのメリツトはそれなりにある
が、実際の実装技術として、どれだけの個数のチ
ツプがハイブリツド化できるか疑問が残るとろで
あり、実現出来たとしても相当のコストアツプと
なるであろう。
そこで本出願人は、再設計、ハイブリツド化い
ずれとも異なる新たなシステムの１チツプ化を可
能とする大規模集積回路を提案した（例えば特開
昭58−91003号）。第８図はこの提案を示すもの
で、図中１は半導体チツプ、Ａ，Ｂはチツプ１内
で同一工程でいつしよに形成されたチツプ相当領
域で、これら領域はそれぞれ以前にチツプＡ、チ
ツプＢとして評価ずみのものである。２，３はチ
ツプ相当領域Ａ，Ｂが以前チツプＡ，Ｂであつた
時のボンデイングパツド（これを仮にインナーボ
ンデイングパツドという）、４はチツプ１のボン
デイングパツド（これを仮にアウターボンデイン
グパツドという）である。このように既に評価確
認ずみのチツプ相当領域ＡとＢを適当なスペース
５を置いてチツプ１内に配置形成する。このスペ
ース５はチツプ相当領域Ａ，Ｂ間の相互配線６の
配線領域であり、またチツプ周縁付近には、１チ
ツプ化した後にLSIからのリード端子として外部
と接続するためのボンデイングパツドとの配線
（これを仮に外部配線という）７に使用される配
線領域も設けられる。即ちチツプ相当領域ＡとＢ
間の相互配線６を、領域Ａ，Ｂ各々が有している
当該ボンデイングパツド間で上記配線領域５を利
用して領域Ａ，Ｂのプロセスによる配線層（ポリ
シリコン、アルミニウム等）でつくる。更に外部
配線７に相当するボンデイングパツド４をチツプ
周辺に必要個数レイアウトし、外部配線７を、該
当する領域Ａ，Ｂのボンデイングパツド２，３と
アウターボンデイングパツド４の間で、やはりポ
リシリコン、アルミニウム等でつくる。
ずれとも異なる新たなシステムの１チツプ化を可
能とする大規模集積回路を提案した（例えば特開
昭58−91003号）。第８図はこの提案を示すもの
で、図中１は半導体チツプ、Ａ，Ｂはチツプ１内
で同一工程でいつしよに形成されたチツプ相当領
域で、これら領域はそれぞれ以前にチツプＡ、チ
ツプＢとして評価ずみのものである。２，３はチ
ツプ相当領域Ａ，Ｂが以前チツプＡ，Ｂであつた
時のボンデイングパツド（これを仮にインナーボ
ンデイングパツドという）、４はチツプ１のボン
デイングパツド（これを仮にアウターボンデイン
グパツドという）である。このように既に評価確
認ずみのチツプ相当領域ＡとＢを適当なスペース
５を置いてチツプ１内に配置形成する。このスペ
ース５はチツプ相当領域Ａ，Ｂ間の相互配線６の
配線領域であり、またチツプ周縁付近には、１チ
ツプ化した後にLSIからのリード端子として外部
と接続するためのボンデイングパツドとの配線
（これを仮に外部配線という）７に使用される配
線領域も設けられる。即ちチツプ相当領域ＡとＢ
間の相互配線６を、領域Ａ，Ｂ各々が有している
当該ボンデイングパツド間で上記配線領域５を利
用して領域Ａ，Ｂのプロセスによる配線層（ポリ
シリコン、アルミニウム等）でつくる。更に外部
配線７に相当するボンデイングパツド４をチツプ
周辺に必要個数レイアウトし、外部配線７を、該
当する領域Ａ，Ｂのボンデイングパツド２，３と
アウターボンデイングパツド４の間で、やはりポ
リシリコン、アルミニウム等でつくる。
第９図は第８図の一部断面を示すもので、１１
はチツプ相当領域ＡまたはＢのトランジスタ領
域、１２はＮ型基板、１３，１４はP+型ソース、
ドレイン領域、１５は絶縁膜、１６はポリシリコ
ンゲート電極、１７はアルミニウム配線、１８は
配線領域５での配線較差領域１７1，１７2は第８
図の配線６に対応するアルミニウム配線層、１９
はポリシリコン配線層である。
はチツプ相当領域ＡまたはＢのトランジスタ領
域、１２はＮ型基板、１３，１４はP+型ソース、
ドレイン領域、１５は絶縁膜、１６はポリシリコ
ンゲート電極、１７はアルミニウム配線、１８は
配線領域５での配線較差領域１７1，１７2は第８
図の配線６に対応するアルミニウム配線層、１９
はポリシリコン配線層である。
第８図、第９図に示される本集積回路装置は、
１枚の半導体基板１２上につくられるが、このよ
うな装置をつくるためのガラスマスクパターンを
設計することは非常に容易であり、ミスを犯すこ
とも殆んどない。更にチツプ相当領域Ａ，Ｂは従
来のチツプ構成にほとんど手を加えないので、機
能、特性ともに評価確認ずみのものがそのまま１
チツプ化される。また本装置を得るのに従来の製
造プロセスがそのまま適用できるものである。
１枚の半導体基板１２上につくられるが、このよ
うな装置をつくるためのガラスマスクパターンを
設計することは非常に容易であり、ミスを犯すこ
とも殆んどない。更にチツプ相当領域Ａ，Ｂは従
来のチツプ構成にほとんど手を加えないので、機
能、特性ともに評価確認ずみのものがそのまま１
チツプ化される。また本装置を得るのに従来の製
造プロセスがそのまま適用できるものである。
ところで上記のように複数チツプ相当領域Ａ，
Ｂを１チツプ内に形成した場合、チツプ相当領域
ＡとＢとの間、もしくはチツプ相当領域Ａまたは
Ｂとチツプ周縁との間にラツチアツプ現象、つま
り入出力端子に過大なサージ、ノイズ等の過大電
圧、電流が印加された場合もしくは内部回路から
のノイズにより電源間に異常電流が流れ続ける現
象が生じる。第１０図、第１１図はチツプ相当領
域ＡとＢとの間のラツチアツプ現象を説明するた
めのもので、第１０図はチツプＡ，Ｂ間の隣接付
近の回路構成図、第１１図は同断面図である。図
中２１，２２はチツプＡ内に構成された低インピ
ーダンスバツフアのＰチヤネル型、Ｎチヤネル型
トランジスタ、２３はその出力パツド、２４はチ
ツプＢ内に構成されたＮチヤネル型トランジス
タ、２５，２６はＮ型基板２７を電源VDDの電位
にバイアスするための基板バイアス用N+型拡散
層、２８，２９はトランジスタ２１のソース、ド
レイン層、３０はＰウエル層、３１，３２はトラ
ンジスタ２４のソース、ドレイン層、３３はP+
層２９または２８、N+層２５またはＮ型基板２
７、Ｐウエル層３０をエミツタ、ベース、コレク
タとする寄生のラテラルPNPトランジスタ、３
４はＮ型基板２７、Ｐウエル層３０、N+層３１
をコレクタ、ベース、エミツタとする寄生のラテ
ラルNPNトランジスタである。
Ｂを１チツプ内に形成した場合、チツプ相当領域
ＡとＢとの間、もしくはチツプ相当領域Ａまたは
Ｂとチツプ周縁との間にラツチアツプ現象、つま
り入出力端子に過大なサージ、ノイズ等の過大電
圧、電流が印加された場合もしくは内部回路から
のノイズにより電源間に異常電流が流れ続ける現
象が生じる。第１０図、第１１図はチツプ相当領
域ＡとＢとの間のラツチアツプ現象を説明するた
めのもので、第１０図はチツプＡ，Ｂ間の隣接付
近の回路構成図、第１１図は同断面図である。図
中２１，２２はチツプＡ内に構成された低インピ
ーダンスバツフアのＰチヤネル型、Ｎチヤネル型
トランジスタ、２３はその出力パツド、２４はチ
ツプＢ内に構成されたＮチヤネル型トランジス
タ、２５，２６はＮ型基板２７を電源VDDの電位
にバイアスするための基板バイアス用N+型拡散
層、２８，２９はトランジスタ２１のソース、ド
レイン層、３０はＰウエル層、３１，３２はトラ
ンジスタ２４のソース、ドレイン層、３３はP+
層２９または２８、N+層２５またはＮ型基板２
７、Ｐウエル層３０をエミツタ、ベース、コレク
タとする寄生のラテラルPNPトランジスタ、３
４はＮ型基板２７、Ｐウエル層３０、N+層３１
をコレクタ、ベース、エミツタとする寄生のラテ
ラルNPNトランジスタである。
第１０図、第１１図にあつては、パツド２３を
介してP+層２９に外来ノイズ（VDDレベル以上）
が入ると、電流i1が流れてラテラルPNPトランジ
スタ３３のベース電流となり、そのhFE（電流増幅
率）に応じてコレクタ電流i2をＰウエル層３０に
対して流す。するとＰウエル層３０の電位が電源
VDD側に上り、電流i3が流れてラテラルNPNトラ
ンジスタ３４がオンし、電流i4がN+層（接地電
位）より流れる。これにより基板２７の電位が接
地側に引かれてN+層２５付近の電位が下り、P+
層２８をエミツタとするラテラルトランジスタ３
３のベース電流を流す。このときラテラルNPN
トランジスタ３４もオン状態で、ラツチアツプ現
像に入るものである。
介してP+層２９に外来ノイズ（VDDレベル以上）
が入ると、電流i1が流れてラテラルPNPトランジ
スタ３３のベース電流となり、そのhFE（電流増幅
率）に応じてコレクタ電流i2をＰウエル層３０に
対して流す。するとＰウエル層３０の電位が電源
VDD側に上り、電流i3が流れてラテラルNPNトラ
ンジスタ３４がオンし、電流i4がN+層（接地電
位）より流れる。これにより基板２７の電位が接
地側に引かれてN+層２５付近の電位が下り、P+
層２８をエミツタとするラテラルトランジスタ３
３のベース電流を流す。このときラテラルNPN
トランジスタ３４もオン状態で、ラツチアツプ現
像に入るものである。
即ち、すでに設計評価されたチツプにおいて
は、その各端子に対してラツチアツプ電圧、電流
を保証するため、パツド周辺領域においてその対
策がなされている。しかしながら個々のチツプに
おいては、パツドよりチツプ内部にいたる領域に
おいてその対策がなさられるのみで、チツプ外部
にいたる領域においては同対策がなされていない
のが一般的である。なぜならパツドよりチツプ外
部へいたる領域においては、高々一方の導電型ト
ランジスタのみしか存在しないため、この領域で
のラツチアツプは生じないからである。
は、その各端子に対してラツチアツプ電圧、電流
を保証するため、パツド周辺領域においてその対
策がなされている。しかしながら個々のチツプに
おいては、パツドよりチツプ内部にいたる領域に
おいてその対策がなさられるのみで、チツプ外部
にいたる領域においては同対策がなされていない
のが一般的である。なぜならパツドよりチツプ外
部へいたる領域においては、高々一方の導電型ト
ランジスタのみしか存在しないため、この領域で
のラツチアツプは生じないからである。
このように従来は、パツドよりチツプ内部へい
たる領域において、サージ吸収のためのパターン
的手段がとられる。ところが第８図ないし第１１
図で示される如き大規模集積回路装置では、既に
設計評価された各チツプ（チツプ相当領域）のチ
ツプ外方向にもトランジスタ素子が存在する。第
８図においてチツプＡ内にパツド２３が出力端子
であつたとすると、パツド２３のスイツチング時
に瞬時電流が流れ、それがサージ電流となり、半
導体チツプ１の半導体基板を通してサージがチツ
プＢに伝播し、ラツチアツプ現象を引き起こす。
特にチツプＡ，Ｂ間で、Ｐ，Ｎチヤネルトランジ
スタが対向して存在する場合にラツチアツプを起
こしやすい。
たる領域において、サージ吸収のためのパターン
的手段がとられる。ところが第８図ないし第１１
図で示される如き大規模集積回路装置では、既に
設計評価された各チツプ（チツプ相当領域）のチ
ツプ外方向にもトランジスタ素子が存在する。第
８図においてチツプＡ内にパツド２３が出力端子
であつたとすると、パツド２３のスイツチング時
に瞬時電流が流れ、それがサージ電流となり、半
導体チツプ１の半導体基板を通してサージがチツ
プＢに伝播し、ラツチアツプ現象を引き起こす。
特にチツプＡ，Ｂ間で、Ｐ，Ｎチヤネルトランジ
スタが対向して存在する場合にラツチアツプを起
こしやすい。
更に高速動作に耐え得るチツプほど、そのスイ
ツチング特性を改善するため出力バツフアのイン
ピーダンスは低く設定され、従つてより多くのス
イツチング電流を誘起する。またパツド２３が外
部端子へ接続されている場合には、外部からのサ
ージにより、チツプＡ，Ｂ間でラツチアツプを誘
起するものである。
ツチング特性を改善するため出力バツフアのイン
ピーダンスは低く設定され、従つてより多くのス
イツチング電流を誘起する。またパツド２３が外
部端子へ接続されている場合には、外部からのサ
ージにより、チツプＡ，Ｂ間でラツチアツプを誘
起するものである。
本発明は上記実情に鑑みてなされたもので、同
一半導体内にそれぞれ独立して形成された複数の
チツプ相当領域を有する大規模集積回路のラツチ
アツプ現象の防止を目的とするものである。
一半導体内にそれぞれ独立して形成された複数の
チツプ相当領域を有する大規模集積回路のラツチ
アツプ現象の防止を目的とするものである。
ラツチアツプ現象を防止するには、Ｐチヤネル
トランジスタが形成される領域とＮチヤネルトラ
ンジスタが形成される領域の間に伝播するトリガ
電流をその間で軽減してやればよい。従つて本発
明では、複数のチツプ相当領域の対向する領域も
しくは、チツプ相用領域とチツプ外縁との間即
ち、チツプ相当領域外の領域に抵抗の小さい高濃
度の不純物層を設け、これを適当な電源レベルに
バイアスするものである。
トランジスタが形成される領域とＮチヤネルトラ
ンジスタが形成される領域の間に伝播するトリガ
電流をその間で軽減してやればよい。従つて本発
明では、複数のチツプ相当領域の対向する領域も
しくは、チツプ相用領域とチツプ外縁との間即
ち、チツプ相当領域外の領域に抵抗の小さい高濃
度の不純物層を設け、これを適当な電源レベルに
バイアスするものである。
以下図面を参照して本発明の一実施例を説明す
る。第１図は同実施例の平面図、第２図はそのチ
ツプ相当領域間の隣接付近の平面的構成図、第３
図は同断面図であるが、これらは前記第８図、第
１０図、第１１図のものと対応させた場合の例で
あるから、対応個所には同一符号を付して説明を
省略し、特徴とする点を説明する。この実施例の
特徴は、チツプ相当領域Ａ，Ｂ間に高濃度のＮ型
拡散層４１を設け、これを電源VDD（＞０）にバ
イアスしたことである。
る。第１図は同実施例の平面図、第２図はそのチ
ツプ相当領域間の隣接付近の平面的構成図、第３
図は同断面図であるが、これらは前記第８図、第
１０図、第１１図のものと対応させた場合の例で
あるから、対応個所には同一符号を付して説明を
省略し、特徴とする点を説明する。この実施例の
特徴は、チツプ相当領域Ａ，Ｂ間に高濃度のＮ型
拡散層４１を設け、これを電源VDD（＞０）にバ
イアスしたことである。
第１図ないし第３図のものにあつては、ボンデ
イングパツド４２よりのサージもしくは低インピ
ーダンスバツフアのスイツチング時のサージによ
り、P+層２９にサージが加わり、ここから基板
２７を通して電源VDD側に電流i1が流れ込む。即
ち、この電流は、P+層２９に全も近接しVDDにバ
イアスされたN+層２５に流れ込む。これは寄生
ラテラルPNPトランジスタ３３のベース電流と
なり、コレクタ電流i2を生ずる。
イングパツド４２よりのサージもしくは低インピ
ーダンスバツフアのスイツチング時のサージによ
り、P+層２９にサージが加わり、ここから基板
２７を通して電源VDD側に電流i1が流れ込む。即
ち、この電流は、P+層２９に全も近接しVDDにバ
イアスされたN+層２５に流れ込む。これは寄生
ラテラルPNPトランジスタ３３のベース電流と
なり、コレクタ電流i2を生ずる。
ここでN+層４１が存在しない場合には、電流
の流し側にあるN+層２５の電源VDDはより正の
VDDとなりN+層２６との間に電位勾配を生ずる。
これは、N+層２５ないしN+層２７をベースとす
るトランジスタのベース領域に電位傾斜が生ずる
ことを意味し、ラテラルトランジスタ３３の電流
利得を改善し、前述のようなラツチアツプ現象を
誘起しやすくなる。一方、低抵抗のN+層４１を
挿入すれば、ラテラルトランジスタ３３のベース
内の電位傾斜を軽減することができ、該トランジ
スタ３３の電流利得を低下させ得てラツチアツプ
現象を防止できるものである。
の流し側にあるN+層２５の電源VDDはより正の
VDDとなりN+層２６との間に電位勾配を生ずる。
これは、N+層２５ないしN+層２７をベースとす
るトランジスタのベース領域に電位傾斜が生ずる
ことを意味し、ラテラルトランジスタ３３の電流
利得を改善し、前述のようなラツチアツプ現象を
誘起しやすくなる。一方、低抵抗のN+層４１を
挿入すれば、ラテラルトランジスタ３３のベース
内の電位傾斜を軽減することができ、該トランジ
スタ３３の電流利得を低下させ得てラツチアツプ
現象を防止できるものである。
上記実施例ではＮ型基板の場合を説明したが、
Ｐ型基板の場合には、N+層４１の代りにP+層を
用い、これを電源VSSレベルにバイアスすればよ
いことは明らかである。
Ｐ型基板の場合には、N+層４１の代りにP+層を
用い、これを電源VSSレベルにバイアスすればよ
いことは明らかである。
第４図は本発明の他の実施例である。即ち高濃
度拡散層４１を配線領域５内に広く設けてもよ
い。また第５図の如く高濃度拡散層４１を配線領
域５いつぱいに設けると、更に効果は大きくな
る。
度拡散層４１を配線領域５内に広く設けてもよ
い。また第５図の如く高濃度拡散層４１を配線領
域５いつぱいに設けると、更に効果は大きくな
る。
第６図は本発明の異なる実施例であり、高濃度
拡散層４１を配置する領域をチツプ相当領域Ａ，
Ｂのそれぞれ囲りとしたものである。このように
すれば、チツプ相当領域Ａ，Ｂと外部端子４との
間のラツチアツプを防止できるものである。
拡散層４１を配置する領域をチツプ相当領域Ａ，
Ｂのそれぞれ囲りとしたものである。このように
すれば、チツプ相当領域Ａ，Ｂと外部端子４との
間のラツチアツプを防止できるものである。
第７図は本発明の更に異なる実施例で、高濃度
拡散層４１のバイアス用電源５１をチツプ相当領
域Ａ，Ｂの電源５２とは別に設けた場合の例であ
る。このようにすれば、高濃度層４１のバイアス
に不安定なチツプ相当領域Ａ，Ｂ用のバイアス電
源を用いないため、より安定した高濃度拡散層４
１へのバイアス供給が行なえるものである。
拡散層４１のバイアス用電源５１をチツプ相当領
域Ａ，Ｂの電源５２とは別に設けた場合の例であ
る。このようにすれば、高濃度層４１のバイアス
に不安定なチツプ相当領域Ａ，Ｂ用のバイアス電
源を用いないため、より安定した高濃度拡散層４
１へのバイアス供給が行なえるものである。
なお本発明は、チツプ相当領域の構造がシリコ
ンゲート構造のもののみに限られず、アルミニウ
ムゲート構造等のものにも適用できる。
ンゲート構造のもののみに限られず、アルミニウ
ムゲート構造等のものにも適用できる。
以上説明した如く本発明によれば、チツプ相当
領域の対向する領域またはチツプ相当領域を囲む
領域に、電源レベルにバイアスされた高濃度層を
配することにより、容易にラツチアツプ現象を防
ぐごとができ、修正せずにチツプ相当領域を１チ
ツプ化することが可能である。上記高濃度層を配
線領域下に埋め込めば、チツプサイズを増加させ
ることなくラツチアツプを防止することができる
ものである。
領域の対向する領域またはチツプ相当領域を囲む
領域に、電源レベルにバイアスされた高濃度層を
配することにより、容易にラツチアツプ現象を防
ぐごとができ、修正せずにチツプ相当領域を１チ
ツプ化することが可能である。上記高濃度層を配
線領域下に埋め込めば、チツプサイズを増加させ
ることなくラツチアツプを防止することができる
ものである。
第１図は本発明の一実施例の概略的平面図、第
２図は同要部の回路構成図、第３図は同要部の断
面図、第４図ないし第７図は本発明の異なる実施
例の概略的平面図、第８図は従来の改良型大規模
集積回路の概略的平面図、第９図は同回路の一部
断面図、第１０図は同回路の要部の平面的構成
図、第１１図は同要部の断面図である。 １……半導体チツプ、５……配線領域、４１…
…高濃度層、Ａ，Ｂ……チツプ相当領域。
２図は同要部の回路構成図、第３図は同要部の断
面図、第４図ないし第７図は本発明の異なる実施
例の概略的平面図、第８図は従来の改良型大規模
集積回路の概略的平面図、第９図は同回路の一部
断面図、第１０図は同回路の要部の平面的構成
図、第１１図は同要部の断面図である。 １……半導体チツプ、５……配線領域、４１…
…高濃度層、Ａ，Ｂ……チツプ相当領域。
Claims (1)
- 【特許請求の範囲】 １ 同一半導体基板内にそれぞれ独立して形成さ
れ、すでに機能、特性が評価済みの単独チツプに
それぞれ相当する複数のチツプ相当領域と、前記
チツプ相当領域の領域外導出用電極を選択的に接
続させる配線層と、前記チツプ相当領域相互間に
あつて前記配線層の設置領域となる配線領域と、
少くとも対向する前記チツプ相当領域間に挿入さ
れると共に一方の電源レベルにバイアスされた高
濃度層とを具備し、前記チツプ相当領域は相補型
MOS構成を有し、前記高濃度層を配置する領域
を前記チツプ相当領域外の領域としたことを特徴
とする大規模集積回路装置。 ２ 前記高濃度層のバイアス用電源を前記チツプ
相当領域の電源とは別に設けたことを特徴とする
特許請求の範囲第１項に記載の大規模集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26717784A JPS61144846A (ja) | 1984-12-18 | 1984-12-18 | 大規模集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26717784A JPS61144846A (ja) | 1984-12-18 | 1984-12-18 | 大規模集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61144846A JPS61144846A (ja) | 1986-07-02 |
| JPH0566737B2 true JPH0566737B2 (ja) | 1993-09-22 |
Family
ID=17441173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26717784A Granted JPS61144846A (ja) | 1984-12-18 | 1984-12-18 | 大規模集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61144846A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01204461A (ja) * | 1988-02-09 | 1989-08-17 | Matsushita Electron Corp | 半導体集積回路 |
| KR0131373B1 (ko) * | 1994-06-15 | 1998-04-15 | 김주용 | 반도체 소자의 데이터 출력버퍼 |
| JPH08330431A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 半導体集積回路 |
-
1984
- 1984-12-18 JP JP26717784A patent/JPS61144846A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61144846A (ja) | 1986-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |