JP3116215B2 - 二重ディレクトリー仮想キャッシュの制御方法 - Google Patents
二重ディレクトリー仮想キャッシュの制御方法Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
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- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はアドレス変換動作を
行なうことなく、仮想アドレスを使用して直接アクセス
することを可能にした二重ディレクトリ−仮想キャッシ
ュの制御方法に関する。
行なうことなく、仮想アドレスを使用して直接アクセス
することを可能にした二重ディレクトリ−仮想キャッシ
ュの制御方法に関する。
【０００２】
【従来の技術】一般に、マイクロプロセッサの遂行能力
を向上させる手段としてキャッシュシステムが使用され
ている。特に仮想アドレスを物理的アドレスに変換して
変換された物理的アドレスを使用してキャッシュをアク
セスすることに要求される時間を減少させることにあっ
て仮想キャッシュの重要性が漸次増加されている。この
ような仮想キャッシュは高性能システム、特に、高性能
マイクロプロセッサで内部貯蔵装置として使用されるこ
とができる。
を向上させる手段としてキャッシュシステムが使用され
ている。特に仮想アドレスを物理的アドレスに変換して
変換された物理的アドレスを使用してキャッシュをアク
セスすることに要求される時間を減少させることにあっ
て仮想キャッシュの重要性が漸次増加されている。この
ような仮想キャッシュは高性能システム、特に、高性能
マイクロプロセッサで内部貯蔵装置として使用されるこ
とができる。
【０００３】一般に、キャッシュはマイクロプロセッサ
の性能を向上させ、特に、データ貯蔵装置の効率を増加
させるために使用される仮想キャッシュとして、この仮
想アドレスは内部で使用される反面外部メモリをアクセ
スするためには物理的アドレスに変換されなければなら
ない。また、変換された物理的アドレスを使用して内部
及び外部キャッシュがアクセスされられる。
の性能を向上させ、特に、データ貯蔵装置の効率を増加
させるために使用される仮想キャッシュとして、この仮
想アドレスは内部で使用される反面外部メモリをアクセ
スするためには物理的アドレスに変換されなければなら
ない。また、変換された物理的アドレスを使用して内部
及び外部キャッシュがアクセスされられる。
【０００４】一般に、外部キャッシュは物理的アドレス
を通じてアクセスされるようになっている。しかし、物
理的アドレスを使用して内部キャッシュをアクセスしな
ければならない場合、アドレス変換動作が遂行されなけ
ればならないがこれは結局アクセス時間を増加させるこ
とになる。
を通じてアクセスされるようになっている。しかし、物
理的アドレスを使用して内部キャッシュをアクセスしな
ければならない場合、アドレス変換動作が遂行されなけ
ればならないがこれは結局アクセス時間を増加させるこ
とになる。
【０００５】このような問題点を解決するために仮想ア
ドレスを使用して直接内部キャッシュをアクセスできる
仮想キャッシュが使用されている。このような仮想キャ
ッシュにあって、内部データ同一性（ｃｏｎｓｉｓｔｅ
ｎｃｙ）が保障されなければならないし、内部キャッシ
ュは外部キャッシュまたメモリの変化に従って外側から
監視しなければならない。
ドレスを使用して直接内部キャッシュをアクセスできる
仮想キャッシュが使用されている。このような仮想キャ
ッシュにあって、内部データ同一性（ｃｏｎｓｉｓｔｅ
ｎｃｙ）が保障されなければならないし、内部キャッシ
ュは外部キャッシュまたメモリの変化に従って外側から
監視しなければならない。
【０００６】図１に従来のマイクロプロセッサシステム
の構成図が図示されている。図面のように従来のマイク
ロプロセッサシステムは性能向上のために内部キャッシ
ュ（１）及び外部キャッシュ（２）をもつ２−レベルキ
ャッシュシステムを使用している。外部キャッシュ
（２）が使用される場合、外部メモリは相対的に高容
量、ローコストであるが内部キャッシュ（１）に比べ長
いアクセス時間をもつことになる。内部キャッシュ
（１）が使用される場合、内部メモリは高価であるがマ
イクロプロセッサの高速動作を可能にする高速動作を遂
行する。
の構成図が図示されている。図面のように従来のマイク
ロプロセッサシステムは性能向上のために内部キャッシ
ュ（１）及び外部キャッシュ（２）をもつ２−レベルキ
ャッシュシステムを使用している。外部キャッシュ
（２）が使用される場合、外部メモリは相対的に高容
量、ローコストであるが内部キャッシュ（１）に比べ長
いアクセス時間をもつことになる。内部キャッシュ
（１）が使用される場合、内部メモリは高価であるがマ
イクロプロセッサの高速動作を可能にする高速動作を遂
行する。
【０００７】図２は図１のプロセッサを使用したマルチ
プロセッサの一例を図示している。図面のように、マル
チプロセッサシステムはバスマスターの他のプロセッサ
の動作もまた考慮しなければならない。これを遂行する
ためにマルチプロセッサシステムは外部バス上のモニタ
リング動作を要求するがこれをバススヌーピング（ｂｕ
ｓｓｎｏｏｐｉｎｇ）または簡単にスヌーピングと称す
る。このスヌーピングはマルチプロセッサシステムでデ
ータ同一性にあってとても重要である。
プロセッサの一例を図示している。図面のように、マル
チプロセッサシステムはバスマスターの他のプロセッサ
の動作もまた考慮しなければならない。これを遂行する
ためにマルチプロセッサシステムは外部バス上のモニタ
リング動作を要求するがこれをバススヌーピング（ｂｕ
ｓｓｎｏｏｐｉｎｇ）または簡単にスヌーピングと称す
る。このスヌーピングはマルチプロセッサシステムでデ
ータ同一性にあってとても重要である。
【０００８】図３は内部キャッシュのような仮想キャッ
シュを使用するプロセッサで仮想アドレス及び物理的ア
ドレスを使用する仮想キャッシュアクセスの概念図であ
り、図面のように仮想メモリを使用することになる。仮
想アドレス（ＶＡ）を物理的アドレス（ＰＡ）に変換し
て変換された物理的アドレスを使用して内部キャッシュ
をアクセスする時間と比較する時、仮想アドレス（Ｖ
Ａ）を使用して直接内部キャッシュをアクセスする時間
が著しく減少する。
シュを使用するプロセッサで仮想アドレス及び物理的ア
ドレスを使用する仮想キャッシュアクセスの概念図であ
り、図面のように仮想メモリを使用することになる。仮
想アドレス（ＶＡ）を物理的アドレス（ＰＡ）に変換し
て変換された物理的アドレスを使用して内部キャッシュ
をアクセスする時間と比較する時、仮想アドレス（Ｖ
Ａ）を使用して直接内部キャッシュをアクセスする時間
が著しく減少する。
【０００９】しかし、仮想アドレスを使用して直接内部
キャッシュをアクセスする場合、外部バス上では物理的
アドレス（PA）により動作がなることによりバススヌ−
ピングが発生してシステム内のアクセス時間が増加する
問題点が発生する。
キャッシュをアクセスする場合、外部バス上では物理的
アドレス（PA）により動作がなることによりバススヌ−
ピングが発生してシステム内のアクセス時間が増加する
問題点が発生する。
【００１０】
【発明が解決しようとする課題】上記問題点を解決する
ために案出した本発明は関連システムの物理的キャッシ
ュ使用を許容しながらマイクロアクセス時間を減少させ
てプロセッサの性能を増加させられる二重ディレクトリ
−仮想キャッシュの制御方法を提供することにその目的
がある。
ために案出した本発明は関連システムの物理的キャッシ
ュ使用を許容しながらマイクロアクセス時間を減少させ
てプロセッサの性能を増加させられる二重ディレクトリ
−仮想キャッシュの制御方法を提供することにその目的
がある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、本発明の二重ディレクトリー仮想キャッシュの制御
方法は、バスモニタリングロジック回路を具備したマイ
クロプロセッサからの要請に応答して仮想アドレスによ
りキャッシュメモリをアクセスする方法において、上記
仮想アドレスに該当する仮想タグが第１メモリに貯蔵さ
れているかを検査してヒット信号又はミス信号を発生す
るステップ；前記ヒット信号が発生した場合、データを
貯蔵する第２メモリ内のキャッシュラインの状態を決定
するステップ；上記キャッシュラインの状態が有効の場
合、リード又はライト動作を遂行するステップ；上記キ
ャッシュラインの状態が無効の場合、仮想アドレスを物
理的アドレスに変換するステップ；上記変換するステッ
プで得られた物理的アドレスに該当する物理的タグが第
３メモリ内に貯蔵されているかを決定するステップ；上
記第３メモリ内に上記変換するステップで得られた物理
的アドレスに該当する物理的タグが存在すれば上記物理
的タグの状態情報を上記第１メモリに複写してリード又
はライト動作を遂行するステップ；上記第３メモリ内に
該当物理的アドレスが存在しない場合やミス信号が発生
される場合、上記第１メモリ内で代替されるエントリを
選択するステップ；上記第１メモリ内で代替されるエン
トリと相応するエントリが上記第３メモリ内に存在する
かを決定するステップ；及び上記第３メモリ内に上記代
替されるエントリと相応するエントリが存在すれば、外
部メモリから新たなキャッシュラインを読み込み、リー
ド又はライト動作するステップ；上記第３メモリ内に上
記代替されるエントリと相応するエントリが存在してい
なければ、代替される他のエントリを上記第３メモリで
再選択し、上記再選択したエントリにより上記第１メモ
リ内で代替される該当エントリを選択して外部メモリか
ら新たなキャッシュラインを読み込み、リード又はライ
ト動作を遂行するステップを包含してなることを特徴と
する。
に、本発明の二重ディレクトリー仮想キャッシュの制御
方法は、バスモニタリングロジック回路を具備したマイ
クロプロセッサからの要請に応答して仮想アドレスによ
りキャッシュメモリをアクセスする方法において、上記
仮想アドレスに該当する仮想タグが第１メモリに貯蔵さ
れているかを検査してヒット信号又はミス信号を発生す
るステップ；前記ヒット信号が発生した場合、データを
貯蔵する第２メモリ内のキャッシュラインの状態を決定
するステップ；上記キャッシュラインの状態が有効の場
合、リード又はライト動作を遂行するステップ；上記キ
ャッシュラインの状態が無効の場合、仮想アドレスを物
理的アドレスに変換するステップ；上記変換するステッ
プで得られた物理的アドレスに該当する物理的タグが第
３メモリ内に貯蔵されているかを決定するステップ；上
記第３メモリ内に上記変換するステップで得られた物理
的アドレスに該当する物理的タグが存在すれば上記物理
的タグの状態情報を上記第１メモリに複写してリード又
はライト動作を遂行するステップ；上記第３メモリ内に
該当物理的アドレスが存在しない場合やミス信号が発生
される場合、上記第１メモリ内で代替されるエントリを
選択するステップ；上記第１メモリ内で代替されるエン
トリと相応するエントリが上記第３メモリ内に存在する
かを決定するステップ；及び上記第３メモリ内に上記代
替されるエントリと相応するエントリが存在すれば、外
部メモリから新たなキャッシュラインを読み込み、リー
ド又はライト動作するステップ；上記第３メモリ内に上
記代替されるエントリと相応するエントリが存在してい
なければ、代替される他のエントリを上記第３メモリで
再選択し、上記再選択したエントリにより上記第１メモ
リ内で代替される該当エントリを選択して外部メモリか
ら新たなキャッシュラインを読み込み、リード又はライ
ト動作を遂行するステップを包含してなることを特徴と
する。
【００１２】
【００１３】
【００１４】
【発明の実施の形態】以下、添付した図４乃至図６を参
照して本発明を詳細に説明すると次の通りである。先
に、図４は本発明による二重ディレクトリー仮想キャッ
シュの構成図である。図面のように、本発明による内部
キャッシュは大きく３個に区分されられる。即ち、本発
明による内部キャッシュは物理的タグメモリ（以下、Ｐ
−タグメモリという）（４１）、仮想タグメモリ（以
下、Ｖ−タグメモリという）（４２）及びデータメモリ
（４３）で構成されている。
照して本発明を詳細に説明すると次の通りである。先
に、図４は本発明による二重ディレクトリー仮想キャッ
シュの構成図である。図面のように、本発明による内部
キャッシュは大きく３個に区分されられる。即ち、本発
明による内部キャッシュは物理的タグメモリ（以下、Ｐ
−タグメモリという）（４１）、仮想タグメモリ（以
下、Ｖ−タグメモリという）（４２）及びデータメモリ
（４３）で構成されている。
【００１５】通常、ＣＰＵは仮想アドレスを使用してＶ
−タグメモリ（４２）をアクセスして、バススヌーピン
グ動作を遂行するために、ＣＰＵ内のバスモニタリング
ロジックは物理的アドレスを使用してＰ−タグメモリ
（４１）をアクセスする。利用可能な実際データをもつ
メモリ（４３）はＶ−タグメモリ（４２）と並列に仮想
アドレスを通じてＣＰＵによりアクセスされる。
−タグメモリ（４２）をアクセスして、バススヌーピン
グ動作を遂行するために、ＣＰＵ内のバスモニタリング
ロジックは物理的アドレスを使用してＰ−タグメモリ
（４１）をアクセスする。利用可能な実際データをもつ
メモリ（４３）はＶ−タグメモリ（４２）と並列に仮想
アドレスを通じてＣＰＵによりアクセスされる。
【００１６】バススヌ−ピングを担当するP-タグメモリ
（41）は内部キャッシュ内のアドレスとバス上のアドレ
スを可能な限り早く比較してデ−タをアクセスする。CP
Uニ迅速に応答するためにV-タグメモリ（42）はデ−タメ
モリ（43）と共にCPUによりアクセスされる。
（41）は内部キャッシュ内のアドレスとバス上のアドレ
スを可能な限り早く比較してデ−タをアクセスする。CP
Uニ迅速に応答するためにV-タグメモリ（42）はデ−タメ
モリ（43）と共にCPUによりアクセスされる。
【００１７】P-タグメモリ（41) はデータメモリ（43）
内の各ラインについてのタグをもつ（キャッシュライン
はキャッシュとメモリ間で一度に伝送できるデ−タの大
きさを有し、タグはキャッシュデ−タがアドレスに該当
するか否かを示すデ−タであり、普通上位アドレスに該
当する。）各タグはデ−タメモリ（43）にあるデ−タと
唯一に対応可能するようにする情報をもっている。P-タ
グメモリ（41）はデ−タメモリ（43）についてのポイン
タ−（pointer）テ−ブルで構成されるからV-タグメモ
リ（42）とデ−タメモリ（43）とは同一な連関性（asso
ciativity）をもたなければならないという必要はな
い。
内の各ラインについてのタグをもつ（キャッシュライン
はキャッシュとメモリ間で一度に伝送できるデ−タの大
きさを有し、タグはキャッシュデ−タがアドレスに該当
するか否かを示すデ−タであり、普通上位アドレスに該
当する。）各タグはデ−タメモリ（43）にあるデ−タと
唯一に対応可能するようにする情報をもっている。P-タ
グメモリ（41）はデ−タメモリ（43）についてのポイン
タ−（pointer）テ−ブルで構成されるからV-タグメモ
リ（42）とデ−タメモリ（43）とは同一な連関性（asso
ciativity）をもたなければならないという必要はな
い。
【００１８】キャッシュの各ラインについてのデータの
ツルーステート（ｔｒｕｅ ｓｔａｔｅ）はＰ−タグメ
モリ（４１）で維持される。Ｖ−タグメモリ（４２）
も、又、各ラインについて若干の情報を維持する。しか
し、有効データがＶ−タグメモリ（４２）では無効（ｉ
ｎｖａｌｉｄ）であると表示されることもできる。これ
は特定な事件、即ち文脈交換（ｔａｓｋｓｗｉｔｃｈ）
やページテーブルを変換させる事件が生じる場合Ｖ−タ
グ項目を無効にしなければならないからである。これは
仮想で物理的に住所マッピング（ｍａｐｐｉｎｇ）関係
が無効になることを意味しプロセッサがデータをアクセ
スする以前に検証過程を経なければならない。
ツルーステート（ｔｒｕｅ ｓｔａｔｅ）はＰ−タグメ
モリ（４１）で維持される。Ｖ−タグメモリ（４２）
も、又、各ラインについて若干の情報を維持する。しか
し、有効データがＶ−タグメモリ（４２）では無効（ｉ
ｎｖａｌｉｄ）であると表示されることもできる。これ
は特定な事件、即ち文脈交換（ｔａｓｋｓｗｉｔｃｈ）
やページテーブルを変換させる事件が生じる場合Ｖ−タ
グ項目を無効にしなければならないからである。これは
仮想で物理的に住所マッピング（ｍａｐｐｉｎｇ）関係
が無効になることを意味しプロセッサがデータをアクセ
スする以前に検証過程を経なければならない。
【００１９】従って、Ｖ−タグメモリ（４２）では２種
類のミスが発生することになるがその一つはデータが存
在しないことから発生する“ｎｏ ｍａｔｃｈｍｉｓ
ｓ”で、他の一つはデータが有効であるが、仮想アドレ
スを新たにマッピングさせなければならない“無効ミス
（ｉｎｖａｌｉｄｍｉｓｓ）”である。各々のタグメモ
リ（４１及び４２）は仮想アドレスを物理的アドレスと
連結させるポインター情報を持っている。
類のミスが発生することになるがその一つはデータが存
在しないことから発生する“ｎｏ ｍａｔｃｈｍｉｓ
ｓ”で、他の一つはデータが有効であるが、仮想アドレ
スを新たにマッピングさせなければならない“無効ミス
（ｉｎｖａｌｉｄｍｉｓｓ）”である。各々のタグメモ
リ（４１及び４２）は仮想アドレスを物理的アドレスと
連結させるポインター情報を持っている。
【００２０】本発明によるＣＰＵはＶ−タグメモリ（４
２）及びデータメモリ（４３）にアクセスを要請する。
この時、無効ミスが発生すれば、仮想アドレスから物理
的アドレスへのアドレス変換が発生する。変換した物理
的アドレスはＰ−タグメモリ（４１）に貯蔵される。デ
ータメモリ（４３）内に該当データがあると判明されれ
ば、Ｐ−タグメモリ（４１）内の状態情報はＶ−タグメ
モリ（４２）内の特定位置に複写される。上記のように
することにより、無効ミスがヒット（ｈｉｔ）のように
処理される。
２）及びデータメモリ（４３）にアクセスを要請する。
この時、無効ミスが発生すれば、仮想アドレスから物理
的アドレスへのアドレス変換が発生する。変換した物理
的アドレスはＰ−タグメモリ（４１）に貯蔵される。デ
ータメモリ（４３）内に該当データがあると判明されれ
ば、Ｐ−タグメモリ（４１）内の状態情報はＶ−タグメ
モリ（４２）内の特定位置に複写される。上記のように
することにより、無効ミスがヒット（ｈｉｔ）のように
処理される。
【００２１】ノーマッチが発生すると、物理的アドレス
がアドレス変換により得られ、ｃｐｕはそれが、Ｐ−タ
グメモリ（４１）にあるか否かを検査する。Ｐ−タグメ
モリ（４１）内に物理的アドレスが存在していなければ
ｃｐｕは、新しい項目を選択し、前の項目を新しく選択
した項目で置換し、外部メモリから新しいデータをコー
ルした後タグメモリ（４１）及び（４２）を更新する。
がアドレス変換により得られ、ｃｐｕはそれが、Ｐ−タ
グメモリ（４１）にあるか否かを検査する。Ｐ−タグメ
モリ（４１）内に物理的アドレスが存在していなければ
ｃｐｕは、新しい項目を選択し、前の項目を新しく選択
した項目で置換し、外部メモリから新しいデータをコー
ルした後タグメモリ（４１）及び（４２）を更新する。
【００２２】スヌーピング（モニタリング）ロジック回
路はバス上のすべてのアドレスをＰ−タグメモリ（４
１）と比較してＰ−タグメモリ（４１）に該当するアド
レスがある場合、次のような多様な事件がスヌーピング
ロジックで発生できる。 １）データを無効にして、Ｐ−タグメモリ（４１）及び
Ｖ−タグメモリ（４２）内の項目を無効にする。
路はバス上のすべてのアドレスをＰ−タグメモリ（４
１）と比較してＰ−タグメモリ（４１）に該当するアド
レスがある場合、次のような多様な事件がスヌーピング
ロジックで発生できる。 １）データを無効にして、Ｐ−タグメモリ（４１）及び
Ｖ−タグメモリ（４２）内の項目を無効にする。
【００２３】２）データを外部に駆動しなければならな
い場合、Ｐ−タグメモリ（４１）のポインターを使用し
てデータを外部に駆動して必要な場合キャッシュライン
の状態をその駆動と関連されるように変化させる。 ３）外部バスのデータを読み込んだキャッシュラインの
状態を変化させながらデータメモリを更新する。
い場合、Ｐ−タグメモリ（４１）のポインターを使用し
てデータを外部に駆動して必要な場合キャッシュライン
の状態をその駆動と関連されるように変化させる。 ３）外部バスのデータを読み込んだキャッシュラインの
状態を変化させながらデータメモリを更新する。
【００２４】本発明による二重ディレクトリ仮想キャッ
シュを図５及び図６を通じて詳細に説明する。はじめ
に、図５はプロセッサの要請に応答して動作する本発明
の二重ディレクトリ仮想キャッシュを説明している。
シュを図５及び図６を通じて詳細に説明する。はじめ
に、図５はプロセッサの要請に応答して動作する本発明
の二重ディレクトリ仮想キャッシュを説明している。
【００２５】ｃｐｕはＶ−タグメモリ(42)に仮想アドレ
スが貯蔵されているかを検査する。即ち仮想アドレスを
使用してヒット／ミスが検査される（ステップ（以下段
階という）51）。ｃｐｕからの要請に該当する仮想アド
レスがＶ−タグメモリに貯蔵されていれば、ヒット信号
が発生されて該当キャッシュラインの状態が検査される
（段階52）。キャッシュラインの状態が有効であれば、
従来のリード又はライト動作がｃｐｕの要請により遂行
される（段階56乃至60）。キャッシュラインの状態が無
効であれば、仮想アドレスはTLB(translation look-asi
de buffer)により物理的アドレスに変換されて（段階5
3）、変換した物理的アドレスはＰ−タグメモリで検査
される（段階54）。Ｐ−タグメモリに該当する物理的タ
グが存在すれば、該当Ｐ−タグが表示する状態情報がＶ
−タグエントリに複写され（段階55）、上記のリード又
はライト動作が遂行される（段階56）。
スが貯蔵されているかを検査する。即ち仮想アドレスを
使用してヒット／ミスが検査される（ステップ（以下段
階という）51）。ｃｐｕからの要請に該当する仮想アド
レスがＶ−タグメモリに貯蔵されていれば、ヒット信号
が発生されて該当キャッシュラインの状態が検査される
（段階52）。キャッシュラインの状態が有効であれば、
従来のリード又はライト動作がｃｐｕの要請により遂行
される（段階56乃至60）。キャッシュラインの状態が無
効であれば、仮想アドレスはTLB(translation look-asi
de buffer)により物理的アドレスに変換されて（段階5
3）、変換した物理的アドレスはＰ−タグメモリで検査
される（段階54）。Ｐ−タグメモリに該当する物理的タ
グが存在すれば、該当Ｐ−タグが表示する状態情報がＶ
−タグエントリに複写され（段階55）、上記のリード又
はライト動作が遂行される（段階56）。
【００２６】Ｐ−タグメモリに該当する物理的タグが存
在しなかったり（段階５４）、ミス信号が発生すれば
（段階５１）、ｃｐｕはＶ−タグメモリで代替されるエ
ントリを選択し（段階６１）、Ｐ−タグメモリ内に該当
エントリ（ポインターと関連された）が存在するかを決
定する（段階６２）。Ｐ−タグメモリ内に該当エントリ
が存在すれば、ｃｐｕはキャッシュラインが無効である
か、キャッシュラインが変更されたかを検査する（段階
６５）。キャッシュラインが無効でありすでに変更され
たことなら、ｃｐｕは該当キャッシュラインを外部メモ
リに記録（ｗｒｉｔｅ）する（段階６６）。
在しなかったり（段階５４）、ミス信号が発生すれば
（段階５１）、ｃｐｕはＶ−タグメモリで代替されるエ
ントリを選択し（段階６１）、Ｐ−タグメモリ内に該当
エントリ（ポインターと関連された）が存在するかを決
定する（段階６２）。Ｐ−タグメモリ内に該当エントリ
が存在すれば、ｃｐｕはキャッシュラインが無効である
か、キャッシュラインが変更されたかを検査する（段階
６５）。キャッシュラインが無効でありすでに変更され
たことなら、ｃｐｕは該当キャッシュラインを外部メモ
リに記録（ｗｒｉｔｅ）する（段階６６）。
【００２７】Ｐ−タグメモリに該当エントリが存在して
いなければｃｐｕは代替されるエントリをＰ−タグメモ
リで再び選択し（段階６３）、選択したＰ−タグエント
リと相応するＶ−タグエントリをＶ−タグメモリで選択
して（段階６４）、選択したＶ−タグエントリについて
上記段階（６５及び６６）を遂行する。このようにし
て、ｃｐｕは外部データを使用してＶ−タグ及びＰ−タ
グメモリを更新し、リード、ライト動作を遂行する（段
階５６乃至６０）。
いなければｃｐｕは代替されるエントリをＰ−タグメモ
リで再び選択し（段階６３）、選択したＰ−タグエント
リと相応するＶ−タグエントリをＶ−タグメモリで選択
して（段階６４）、選択したＶ−タグエントリについて
上記段階（６５及び６６）を遂行する。このようにし
て、ｃｐｕは外部データを使用してＶ−タグ及びＰ−タ
グメモリを更新し、リード、ライト動作を遂行する（段
階５６乃至６０）。
【００２８】図６はバスモニタリングロジック回路の要
請に応答して動作する本発明の二重ディレクトリー仮想
キャッシュを説明している。図面のように、バスモニタ
リングロジック回路は入力された物理的アドレスに該当
するタグがＰ−タグメモリに存在するかを検査する（段
階８１）。該当タグが存在するなら、バスモニタリング
ロジック回路はバス動作を検査する（段階８２）。
請に応答して動作する本発明の二重ディレクトリー仮想
キャッシュを説明している。図面のように、バスモニタ
リングロジック回路は入力された物理的アドレスに該当
するタグがＰ−タグメモリに存在するかを検査する（段
階８１）。該当タグが存在するなら、バスモニタリング
ロジック回路はバス動作を検査する（段階８２）。
【００２９】リード動作の場合、無効（ｉｎｖａｌｉ
ｄ；Ｉ），変更（ｍｏｄｉｆｉｃａｔｉｏｎ：Ｍ）及び
共有（ｓｈａｒｅ：Ｓ）のようなキャッシュラインの状
態によりキャッシュメモリに貯蔵されたデータが外部バ
スに提供され、一般のモニタリングロジック回路により
キャッシュメモリのリード動作が遂行されるとき提供さ
れたキャッシュラインの状態が変えられる。即ち、要請
されたキャッシュラインの状態が変更（Ｍ）なら、デー
タは外部メモリに書かれて要請したキャッシュラインの
状態は共有（Ｓ）になる（段階８５及び８６）。
ｄ；Ｉ），変更（ｍｏｄｉｆｉｃａｔｉｏｎ：Ｍ）及び
共有（ｓｈａｒｅ：Ｓ）のようなキャッシュラインの状
態によりキャッシュメモリに貯蔵されたデータが外部バ
スに提供され、一般のモニタリングロジック回路により
キャッシュメモリのリード動作が遂行されるとき提供さ
れたキャッシュラインの状態が変えられる。即ち、要請
されたキャッシュラインの状態が変更（Ｍ）なら、デー
タは外部メモリに書かれて要請したキャッシュラインの
状態は共有（Ｓ）になる（段階８５及び８６）。
【００３０】ライト動作の場合、キャッシュメモリに貯
蔵されたデータは無効でなければならない。しかし、キ
ャッシュラインの状態によりライトバック（ｗｒｉｔｅ
−ｂａｃｋ）動作が遂行されられる（段階８３）。特
に、キャッシュラインの状態が変更（Ｍ）状態の場合、
該当データは外部メモリにライトバックされ、変更
（Ｍ）状態が更新された情報を持つからその状態は無効
（Ｉ）状態に変化になる。
蔵されたデータは無効でなければならない。しかし、キ
ャッシュラインの状態によりライトバック（ｗｒｉｔｅ
−ｂａｃｋ）動作が遂行されられる（段階８３）。特
に、キャッシュラインの状態が変更（Ｍ）状態の場合、
該当データは外部メモリにライトバックされ、変更
（Ｍ）状態が更新された情報を持つからその状態は無効
（Ｉ）状態に変化になる。
【００３１】更に、Ｐ−タグメモリ内のエントリが無効
状態になる時、Ｖ−タグメモリ内の該当エントリも又Ｐ
−タグポインターを用いて無効（Ｉ）状態に変更しなけ
ればならない。
状態になる時、Ｖ−タグメモリ内の該当エントリも又Ｐ
−タグポインターを用いて無効（Ｉ）状態に変更しなけ
ればならない。
【００３２】
【発明の効果】上記のような本発明は内部キャッシュメ
モリに物理的アドレスタグメモリをもつ仮想アドレスタ
グメモリを提供することによりアドレス変換の所要時間
を最小化してマイクロプロセッサの性能を向上させる。
本発明は例示的に説明されたが、添付の請求範囲のよう
に本発明の分野及び精神に逸脱なしに通常の知識を持つ
者により変更、付加及び代替が可能である。
モリに物理的アドレスタグメモリをもつ仮想アドレスタ
グメモリを提供することによりアドレス変換の所要時間
を最小化してマイクロプロセッサの性能を向上させる。
本発明は例示的に説明されたが、添付の請求範囲のよう
に本発明の分野及び精神に逸脱なしに通常の知識を持つ
者により変更、付加及び代替が可能である。
【図面の簡単な説明】
【図１】従来のマイクロプロセッサシステムの構成図で
ある。
ある。
【図２】図１のプロセッサを使用したマルチプロセッサ
の一例を図示した図である。
の一例を図示した図である。
【図３】内部キャッシュのような仮想キャッシュを使用
するプロセッサで仮想アドレス及び物理的アドレスを使
用する仮想キャッシュアクセスの概念図である。
するプロセッサで仮想アドレス及び物理的アドレスを使
用する仮想キャッシュアクセスの概念図である。
【図４】本発明による二重ディレクトリー仮想キャッシ
ュの構成図である。
ュの構成図である。
【図５】プロセッサの要請に応答して動作する本発明の
二重ディレクトリー仮想キャッシュを説明する図であ
る。
二重ディレクトリー仮想キャッシュを説明する図であ
る。
【図６】バースモニタリングロジック回路の要請に応答
して動作する本発明の二重ディレクトリー仮想キャッシ
ュを説明する図である。
して動作する本発明の二重ディレクトリー仮想キャッシ
ュを説明する図である。
４１ Ｐ−タグメモリ ４２ Ｖ−タグメモリ ４３ データメモリ
フロントページの続き (56)参考文献 特開 昭62−266634（ＪＰ，Ａ) 特開 平２−150938（ＪＰ，Ａ) 特開 平２−234245（ＪＰ，Ａ) 特開 平５−216756（ＪＰ，Ａ) 特開 平２−21342（ＪＰ，Ａ) 特開 平５−204756（ＪＰ，Ａ) 特開 平４−328655（ＪＰ，Ａ) 特開 平４−235648（ＪＰ，Ａ) 特開 平３−142644（ＪＰ，Ａ) 特開 平１−288940（ＪＰ，Ａ) 特開 昭62−214453（ＪＰ，Ａ) 特開 昭61−246850（ＪＰ，Ａ) 特開 昭50−72542（ＪＰ，Ａ) 特開 平４−322340（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/12
Claims (4)
- 【請求項１】 バスモニタリングロジック回路を具備し
たマイクロプロセッサからの要請に応答して仮想アドレ
スによりキャッシュメモリをアクセスする方法におい
て、 上記仮想アドレスに該当する仮想タグが第１メモリに貯
蔵されているかを検査してヒット信号又はミス信号を発
生するステップ； 前記ヒット信号が発生した場合、データを貯蔵する第２
メモリ内のキャッシュラインの状態を決定するステッ
プ； 上記キャッシュラインの状態が有効の場合、リード又は
ライト動作を遂行するステップ； 上記キャッシュラインの状態が無効の場合、仮想アドレ
スを物理的アドレスに変換するステップ； 上記変換するステップで得られた物理的アドレスに該当
する物理的タグが第３メモリ内に貯蔵されているかを決
定するステップ； 上記第３メモリ内に上記変換するステップで得られた物
理的アドレスに該当する物理的タグが存在すれば上記物
理的タグの状態情報を上記第１メモリに複写してリード
又はライト動作を遂行するステップ； 上記第３メモリ内に該当物理的アドレスが存在しない場
合やミス信号が発生される場合、上記第１メモリ内で代
替されるエントリを選択するステップ； 上記第１メモリ内で代替されるエントリと相応するエン
トリが上記第３メモリ内に存在するかを決定するステッ
プ；及び上記第３メモリ内に上記代替されるエントリと
相応するエントリが存在すれば、外部メモリから新たな
キャッシュラインを読み込み、リード又はライト動作す
るステップ； 上記第３メモリ内に上記代替されるエントリと相応する
エントリが存在していなければ、代替される他のエント
リを上記第３メモリで再選択し、上記再選択したエント
リにより上記第１メモリ内で代替される該当エントリを
選択して外部メモリから新たなキャッシュラインを読み
込み、リード又はライト動作を遂行するステップを包含
してなることを特徴とする二重ディレクトリー仮想キャ
ッシュの制御方法。 - 【請求項２】 請求項１において、 上記第３メモリはバス上の物理的アドレスを使用して上
記バスモニタリングロジック回路によりアクセスされる
ことを特徴とする二重ディレクトリー仮想キャッシュの
制御方法。 - 【請求項３】 請求項２項において、 上記バスモニタリングロジック回路は上記物理的タグの
状態情報を変化させ、上記仮想タグの状態情報は上記物
理的タグの変化した状態情報により変化されることを特
徴とする二重ディレクトリー仮想キャッシュの制御方
法。 - 【請求項４】 請求項２項において、 上記第３メモリは上記物理的タグを上記仮想タグと関連
させるポインタ−情報を持っていることを特徴とする二
重ディレクトリー仮想キャッシュの制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P41977 | 1995-11-17 | ||
| KR1019950041977A KR970029072A (ko) | 1995-11-17 | 1995-11-17 | 이중 디렉토리 가상 캐쉬 및 그 제어 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1091521A JPH1091521A (ja) | 1998-04-10 |
| JP3116215B2 true JP3116215B2 (ja) | 2000-12-11 |
Family
ID=19434528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08342315A Expired - Fee Related JP3116215B2 (ja) | 1995-11-17 | 1996-11-18 | 二重ディレクトリー仮想キャッシュの制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP3116215B2 (ja) |
| KR (1) | KR970029072A (ja) |
| GB (1) | GB2307319B (ja) |
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| US7191291B2 (en) * | 2003-01-16 | 2007-03-13 | Ip-First, Llc | Microprocessor with variable latency stack cache |
| US7139877B2 (en) * | 2003-01-16 | 2006-11-21 | Ip-First, Llc | Microprocessor and apparatus for performing speculative load operation from a stack memory cache |
| US7136990B2 (en) | 2003-01-16 | 2006-11-14 | Ip-First, Llc. | Fast POP operation from RAM cache using cache row value stack |
| US7139876B2 (en) | 2003-01-16 | 2006-11-21 | Ip-First, Llc | Microprocessor and apparatus for performing fast speculative pop operation from a stack memory cache |
| US8612690B2 (en) * | 2012-01-17 | 2013-12-17 | Qualcomm Incorporated | Method for filtering traffic to a physically-tagged data cache |
| US10831664B2 (en) | 2017-06-16 | 2020-11-10 | International Business Machines Corporation | Cache structure using a logical directory |
| US10606762B2 (en) | 2017-06-16 | 2020-03-31 | International Business Machines Corporation | Sharing virtual and real translations in a virtual cache |
| US10698836B2 (en) | 2017-06-16 | 2020-06-30 | International Business Machines Corporation | Translation support for a virtual cache |
Family Cites Families (3)
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|---|---|---|---|---|
| GB8823077D0 (en) * | 1988-09-30 | 1988-11-09 | Int Computers Ltd | Data processing apparatus |
| GB2260429B (en) * | 1991-10-11 | 1995-05-24 | Intel Corp | Versatile cache memory |
| DE69427734T2 (de) * | 1993-10-29 | 2002-05-23 | Advanced Micro Devices Inc | Linearadressierter Mikroprozessorcachespeicher |
-
1995
- 1995-11-17 KR KR1019950041977A patent/KR970029072A/ko not_active IP Right Cessation
-
1996
- 1996-11-18 JP JP08342315A patent/JP3116215B2/ja not_active Expired - Fee Related
- 1996-11-18 GB GB9623913A patent/GB2307319B/en not_active Expired - Fee Related
- 1996-11-21 TW TW085114360A patent/TW324800B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| GB2307319B (en) | 2000-05-31 |
| GB2307319A (en) | 1997-05-21 |
| JPH1091521A (ja) | 1998-04-10 |
| GB9623913D0 (en) | 1997-01-08 |
| TW324800B (en) | 1998-01-11 |
| KR970029072A (ko) | 1997-06-26 |
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