JPH0336648A - 電子計算機及びｔｌｂ装置とマイクロプロセッサチップ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電子計算機に係り、特に、Ｔ　Ｌ　Ｂ装置に関
する。

［従来の技術］ 仮想記憶方式を採用する電子計算機においては、プログ
ラムやデータ（以下、「プログラム等」という。）をメ
モリ装置から読み出す場合、仮想アドレス（論理アドレ
ス）から実アドレス（物理アドレス）に変換する必要が
ある。このアドレス変換は、高速アクセス可能なアドレ
ス変換バッファ（Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏｏｋａ
ｓｉｄｅ　Ｂｕｆｆｅｒ；Ｔ　Ｌ　Ｂ装置）に格納しで
あるアドレス変換テーブルを参照して行う。ＴＬＢ装置
は複数のエントリを備え、各エントリ内の夫々に、論理
ページ番号とこれに対応する物理ページ番号とが一対一
に格納され、アドレス変換テーブルが構成されている。

このアドレス変換テーブルは恒久的なものではなく、例
えば、プロセッサが直接読み出すメモリ装置のある物理
ページ番号に格納されているプログラム等が補助記憶装
置に書き戻され別のプログラム等が補助記憶装置から読
み出されてメモリ装置の前記物理ページ番号の個所に格
納された場合、論理ページ番号とプログラム等との対応
が変わってくる。従って、斯かるエントリは無効にする
必要がある。特に、複数のプロセッサが１つのメモリ装
置を共用し各プロセッサが夫々固有のＴＬＢ装置を有す
る場合、あるプロセッサの指示でメモリ装置の物理ペー
ジ番号にあるプログラム等が書き換えられたとき、他の
プロセッサのＴＬＢ装置の該当エントリの内容かもとの
ままでは、正しいプログラム等の検索ができなくなり、
不都合（矛盾）が生じることになる。この様な矛盾は、
マルチプロセッサシステムばかりでなく、シングルプロ
セッサシステムでも起こる。

従来のＴＬＢ装置には、論理ページ番号から物理ページ
番号への変換といった本来の機能の他に。

論理ページ番号を指定することで該当エントリを無効に
する機能を有するものがある。例えば米モトローラ社の
１チツプマイクロプロセッサＭＣ６８０３０は、ＴＬＢ
装置のエントリを無効化する専用命令を持っている。こ
の専用命令を使用することで、ＴＬＢ装置の全エントリ
を無効化したり。

指定した論理ページ番号に該当するエントリを無効化す
ることができる。ＴＬＢ装置の各エントリは夫々有効／
無効ビットを持ち、これらをリセットすることで、無効
化が行われる。しかし、この従来技術は、物理論理ペー
ジ番号から無効化するエントリを探すことについては配
慮がされておらず、斯かる場合は後述するようにソフト
ウェアによって該当エントリを探す必要があり、時間が
かかってしまう。

無効化するエントリを物理ページ番号で短時間に探し無
効化処理の高速化を図る従来技術として。

例えば、特開昭５７−１８０７１号、特開昭５９−１９
５３９４号、特開昭６０−１２３９４５号公報記載のよ
うに、物理ページ番号から論理ページ番号を検索できる
逆変換′ＦＬＢ装置を設けたものがある。

［発明が解決しようとする課題］ メモリ装置から補助記憶装置へのプログラム等の書き戻
しは１通常、物理ページ番号により指定される。エント
リを選択的に無効化する場合、マイクロプロセッサＭＣ
６８０３０では、物理ページ番診による無効化命令を持
たないので、全エントリを専用命令で無効化するか、ソ
フトウェアにより物理ページ番号を論理ページ番号に変
換して無効化するか、あるいは補助記憶装置へ書き戻す
ページを探索するときに論理ページ番号と物理ぺ−ジ番
号との対応を取りながら探索するといった手法が必要と
なり、無効化が不必要なエントリも無効化してしまうと
いう問題や、前述した様に無効化処理に時間がかかると
いう問題がある。

逆変換ＴＬＢ装置を設ける場合、無効化するエントリの
探索を高速に行うことができる。しかし、この探索のた
めに別にＴＬＢ装置と同等の大きさの逆変換ＴＬＢ装置
を設けるので、ハードウェア規模が大幅に増大してしま
うことになる。これは特に、マルチプロセッサシステム
を採用する電子計算機にとって不利である。

マルチプロセッサシステムでは、各プロセッサが異なる
論理ページ番号により同一の物理ページ番号のプログラ
ム等をメモリ装置から読み出す場合があり、そのプログ
ラム等が補助記憶装置に書き戻されたとき、プロセッサ
対応に設けられたＴＬＢ装置間での矛盾を解消する必要
がある。つまり、シングルプロセッサシステムでの無効
化処理と同じ処理を、全ＴＬＢ装置で実行する必要があ
る。従って、１つのプロセッサによって引き起こされた
プログラム等の補助記憶装置への書き戻しが、他のプロ
セッサにも重大な影響を与えることになり、他の処理の
処理速度を低下させることになってしまう。

本発明の目的は、簡単かつ小規模なハードウェアを追加
するだけで、ＴＬＢ装置のエントリを物理ページ番号で
検索し選択的且つ高速に無効化することができ、しかも
、マルチプロセッサシステムに適用した場合でも高速処
理を損なうことのないＴＬＢ装置と、電子計算機と、メ
モリ管理装置及びマイクロプロセッサチップを提供する
ことにある。

［課題を解決するための手段］ 上記目的は、メモリ装置のプログラム等を書き戻す際の
物理ページ番号を、各エントリ内の物理ページ番号と比
較する比較器と、該比較器が一致の判定をしたときの該
当物理ページ番号を格納したエントリの論理ページ番号
を出力する出力手段とをＴＬＢ装置に設けることで、達
成される。

また上記目的は、メモリ装置のプログラム等を書き戻す
際の物理ページ番号を、各エントリ内の物理ページ番号
と比較する比較器と、該比較器が一致の判定をしたとき
の該当物理ページ番号を格納したエントリを無効化する
手段とをＴＬＢ装置に設けることでも、達成される。

更にまた、上記目的のＴＬＢ装置は、メモリ装置のプロ
グラム等を書き戻す際の物理ページ番号を、各エントリ
内の物理ページ番号と比較する比較器と、該比較器が一
致の判定をしたときに該当エントリの論理ページ番号を
出力するかあるいはこのエントリを無効化するかを選択
する手段とをＴＬＢ装置に設けることでも、達成される
。

更にまた。上記目的は、本発明に係るＴＬＢ装置をメモ
リ管理装置に設けることで、達成される。

この場合、更に好適には、共用できる信号線は共用して
アドレス線に結合する。

更にまた、上記目的は１本発明に係るＴＬＢ装置あるい
はメモリ管理装置をマイクロプロセッサチップ上に搭載
することで、達成される。

更にまた。上記目的は、電子計算機のプロセッサに本発
明に係るＴＬＢ装置を設けることで、達成される。マル
チプロセッサシステムを採用する電子計算機では、プロ
セッサ対応に設けるＴＬＢ装置を全て本発明に係るＴＬ
Ｂ装置とする。

［作用］ 比較器は、ＴＬＢ装置の各エントリ内に記憶されている
物理ページ番号と、プログラム等書き戻し時の物理ペー
ジ番号とを比較する。この比較結果が一致したところの
エントリが目的のエントリであるので、両物理ページ番
号が一致するエントリの位置が決定されれば、それを用
いて、物理ページ番号から論理ページ番号への逆変換動
作やそのエントリの無効化処理が可能となる。

［実施例］ 以下１本発明の好適な実施例を図面を参照して説明する
。

第４図は、マルチプロセッサシステムを採用した仮想記
憶式電子計算機のブロック構成図である。

本実施例の電子計算機は、４つのプロセッサ１ａ〜１ｄ
を備え、各プロセッサ１ａ〜１ｄには夫々信号線１１ａ
〜ｌｉｄを介してメモリ管理装置２ａ〜２ｄが接続され
ている。メモリ管理装置２ａ〜２ｄには夫々信号線１２
ａ〜１２ｄを介してアドレス判定回路３８〜３ｄが接続
されている。各アドレス判定回路３ａ〜３ｄは通信バス
９に接続されると共に、夫々プロセッサが実行する命令
やデータが格納されるメモリ装置４８〜４ｄが接続され
ている。通信バス９には、共有メモリ装置６と、割込分
配装置５と、入出力管理装置７とが接続され、入出力管
理装置には、図示しないキーボード、デイスプレィ装置
等の他に補助記憶装置であるディスク装置８が接続され
ている。入出力管理装置７と割込分配装置５が接続され
、入出力管理装置７からの割込信号がこの割込分配袋ｒ
Ｉｉ５で分配され、信号線（０を介して各プロセッサ１
ａ〜１ｄに供給される様になっている。

尚１図示する信号線１０は各プロセッサ１８〜１ｄへの
各信号線を一括して表示したものであり、また、信号線
１１ａ〜ｌｌｄ、１２ａ〜１２ｄは。

アドレス線、データ線、制御線等で構成される。

斯かる構成において１例えばプロセッサ１８がメモリか
らプログラム等を読み出す場合、プロセッサ１８はその
プログラム等の仮想アドレスを信号線１１ａに出力する
。メモリ管理装置２ａはこの仮想アドレスを物理アドレ
スに変換して信号線１２ａに出力する。アドレス判定回
路３ａは、この物理アドレスを判定し、該アドレスがメ
モリ装置４ａを指すのか、それとも共有メモリ装置６を
指すのかを判定し、共有メモリ装置６を指す場合は要求
を通信バス９に要求を出力し、メモリ装置４ａを指す場
合には該メモリ装置４ａに要求を出力する。

第２図は、シングルプロセッサシステムを採用する仮想
記憶式電子計算機の全体構成図である。

この電子計算機の構成部材のうち第４図で説明した部材
と同一機能を果たすものには同一符号を付す。シングル
プロセッサシステムでは、共有メモリ装置がないのでア
ドレス判定回路は不要であり、また通信バスも不要であ
る。

第３図は、メモリ管理装置の詳細ブロック構成を示す図
である。尚、この例では、第４図のメモリ管理装置２ａ
のみの詳細構成を示しているが、他のメモリ管理装置２
ｂ〜２ｄあるいは第２図のメモリ管理装置２ａも同一構
成である。

第３図において、メモリ管理装置２ａは、アドレス変換
装置２０ａと、ＴＬＢ装置２１ａと、キャッシュメモリ
２２ａとで構成され、前記信号線１１ａにアドレス変換
装置２０ａが接続され、前記信号線１２ａにキャッシュ
メモリ２２ａが接続され、アドレス変換袋Ｗ　２０　ａ
とキャッシュメモリ２２ａとが信号線２８ａで接続され
、アドレス変換装置２０ａとＴＬＢ装置２１ａとが信号
線２９ａで接続されている。

アドレス変換装置２０ａは、プロセッサ１ａからの論理
アドレスを物理アドレスに変換し該物理アドレスを出力
する。この変換に際し、アドレス変換装置２０ａは、Ｔ
ＬＢ装置２１ａを論理アドレスによって参照し、対応す
るエントリが存在すれば、論理アドレス中のページ内ア
ドレスとエントリに記憶されている物理ページ番号とに
より物理アドレスを構成して出力する。ＴＬＢ装置２１
ａの参照時に、対応するエントリが存在しなかった場合
は、メモリ装置１ｉ４ａ、６内のページテーブルを参照
して物理アドレスを計算して求め、該物理アドレスを出
力すると共にＴＬＢ装ｆｌｉ　２１　ａのエントリに格
納する。

ＴＬＢ装置２１ａは、アドレス変換装置２０ａの要求に
より、エントリに存在する範囲で、論理ページ番号から
物理ページ番号を求める。そして更に、詳細は後述する
様に、物理ページ番号から該物理ページ番号を格納した
エントリを検索し。

該エントリの論理ページ番号を出力したり、該エントリ
を無効化したりする。

キャッシュメモリ２２ａは、アドレス変換装置２０ａか
らの物理アドレスに対応するデータを持っている場合に
は該データを出力し、持っていない場合には、該物理ア
ドレスでアドレス判定回路３ａに出力する。

第１図は、第１実施例に係るＴＬＢ装置の要部構成図で
ある。ＴＬＢ装置の連想記憶装置２１０ａには複数のエ
ントリが設けられ、各エントリに論理ページ番号とそれ
に対応する物理ページ番号とが格納されている。連想記
憶装置は、第７図に示す様に、キ一部とデータ部の２つ
の記憶領域に分けられており、キ一部に論理ページ番号
が格納され、データ部に物理ページ番号が格納される様
になっている。アドレス変換装置２０ａから論理ページ
番号が入力されると、該論理ページ番号とキ一部に格納
されている全論理ページ番号とが比較され、一致した論
理ページ番号が格納されているエントリのデータ部に格
納されている物理ページ番号が出力される。ＴＬＢ装置
の正変換時には、上述した様に各エントリ内の論理ペー
ジ番号を索引して目的の物理ページ番号を求めるのであ
るが、この正変換動作に必要なハード構成及び連想記憶
装置２１０ａの先頭番地からのアドレスによるキ一部と
データ部の読出／書込機能構成は本発明と関係ないので
省略しである。

第８図は連想記憶装置２１０ａの各ＴＬＢエントリの構
成図である。各エントリ内には、論理ページ番号と物理
ページ番号を格納する以外に、該エントリの有効性を示
すＶビットが設けられている。ＴＬＢエントリを無効化
する場合には該当エントリのＶビットに１１０”を書き
込むことで行う。

また、新たなエントリに論理ページ番号と物理ページ番
号とを書き込むときはこのＶビットを１１１　Ｉ＋にす
る。

本実施例では、上記連想記憶装置２１０ａのキ一部側に
、各エントリ対応に比較器２１１ａを接続し、各比較器
２１１ａの比較結果を集計するコーグ２１２ａを設けて
いる。このゴーダ２Ｌ２ａは、比較器のうち一致の判定
をした比較器つまり該比較器が接続されるエントリの位
置を求めるものである。

共有メモリ装置６のある物理アドレスに格納されている
プログラム等が書換えられるとき、前述したように物理
ページ番号でそのプログラム等が指定される。その物理
ページ番号を信号線２１９ａから取り込み、各比較器２
１１ａは、この物理ページ番号と、自己が接続されてい
るエントリ内の物理ページ番号とを比較する。連想記憶
装置２１０ａ内に該当する物理ページ番号が格納されて
いる場合には、どれかの比較器２１１ａが一致の判定結
果を出力する。コーグ２１２ａは、この−致の判定結果
を出力した比較器に対応するエントリの位置つまり連想
記憶装置２１０ａのオフセット量を信号線２１７ａに出
力する。これにより、信号線２１９ａから入力した物理
番号に対応する論理ページ番号が該当エントリから信号
線２１６ａに出力され、逆変換が終了する。

尚、このＴＬＢ装置では、正変換動作時には。

比較器２１１ａやコーグ２１２ａは動作を停止している
。

第５図は、第２実施例に係るＴＬＢ装置の要部構成図で
ある。前述した第１実施例では各エントリに夫々比較器
を接続したが、本実施例では、１個の比較器で逆変換を
行える様にし、ハード量の削減を図っている。つまり、
連想記憶装置２１０ａのデータ部側に該連想記憶装置を
リニアサーチするカウンタ２１３ａを設け、更に、キ一
部側に１個の比較器２１１ａを設けている。そして、前
述した様に信号＠　２１９　ａから物理ページ番号が比
較器２１１ａに入力されると、カウンタ２１３ａは先ず
１番目のエントリに格納されている物理ページ番号を信
号線２１８ａから比較器２１１ｄに出力させ、比較器２
１１ａは両物理ページ番号を比較する。比較器２１１ａ
が一致の判定をしなかった場合は、カウンタは次に２番
゛目のエントリに格納されている物理ページ番号を比較
器２１１ａに出力させ、以後ｊ頃に、比較器２１１ａが
一致の判定信号を踵動回路２１４ａに出力するまで。

連想記憶装置の各エントリをリニアサーチする。

比較器２１１ａが一致の判定信号を出力すると、駆動回
路２１４ａは該当エントリ内の論理ページ番号を信号線
２１６ａに出力する。

この第２実施例によれば、連想記憶装置の各エントリを
順にサーチして該当エントリを探すため少し時間がかか
るが、ハード量が少なくて済むという効果がある。

第６図は、第３実施例に係るＴＬＢ’Ａ＠の要部構成図
である。従来のＴＬＢ装置は、論理ページ番号の下位数
ビットを索引として、連想記憶装置を複数個に分割する
ことが多い。この第３実施例はこの従来のＴＬＢ装置に
対応する形式のものであり、複数個ある連想記憶装置対
応に夫々比較器２１１ａを設け、更に開動回路２１４ａ
も連想記憶装置２１０ａ対応に設け、各開動回路２↓４
ａの出力を一本の信号線２１６ａに接続している。

そして、カウンタ２↓３ａは、複数個ある連想記憶装ｆ
ｆ１２１０ａの各エントリを順にサーチするようになっ
ている。この第３実施例の個々の連想記憶装置での動作
は第２実施例と同様であり、本実施例では、１番目の連
想記憶装置のサーチの次に２番目の連想記憶装置をサー
チしという動作を順に繰返し、信号線２１９ａから入力
した物理ページ番号と同一の物理ページ番号を格納した
連想記憶装置と該当エントリを求めるものである。

尚、」二連した各実施例に係るＴＬＢ装置においては、
物理ページ番号から論理ページ番号を索引する逆変換動
作について説明したが、該当エントリを無効化する場合
には、前述した様に、無効化するエントリを検索したと
きにこのエントリのＶビットをＯ′″にすればよい。無
効化動作しか必要のない場合には、論理ページ番号の出
力用ハードウェアは省略することができる。尚、上記３
つの実施例のいずれを採用するかは、逆変換動作あるい
は無効化動作の速度と、付加すべきハードウェア量との
トレードオツにより選択することになる。

次に、上述した本発明実施例に係るＴＬＢ装置を備える
メモリ管理装置について説明する。

第９図は、本発明の第１実施例に係るメモリ管理装置の
構成図である。本実施例では、論理ページ番号入力信号
線と物理ページ番号入力線とを共用化して入力信号＠　
２６　ａとし、論理ページ番号出力信号線と物理ページ
番号出力信号線とを共用化して出力信号ｊｓ２５　ａと
している。そして、ＴＬＢ装置２１ａは、制御信号線２
７ａからの制御信号により、正変換動作と逆変換動作あ
るいは無効化動作を切り替えるようになっている。正変
換動作時には、論理ページ番号が入力信号、ＩＲ（アド
レス線）２６ａから入力し、ＴＬＢ装置２１ａはこの論
理ページ番号から該当物理ページ番号を求めて出力し、
開動回路２３ａがこの物理ページ番号を信号線２５ａに
出力する。逆変換時には、物理ページ番号が信号線２６
ａから入力され、ＴＬＢ装置２１ａはこの物理ページ番
号で論理ページ番号を求めて出力し、開動回路２４ａが
この論理ページ番号を信号線２５ａに出力する。

尚、無効化動作しか必要のない装置では、論理ページ番
号出力線と原動回路２４ａが不要となることはいうまで
もない。

第１０図は、本発明の第２実施例に係るメモリ管理装置
の構成図である。本実施例では、物理ページ番号の入力
線と出力線とを共用化して信号線１９ａとし、論理ペー
ジ番号の入力線と出力線とを共用化して信号線↓８ａと
している。制御信号線２７ａからの制御信号でＴＬＢ装
置２１．　ａの動作（正変換動作、逆変換動作、無効化
動作）が指定されると、ＴＬＢ装置２１ａは、正変換動
作時には、信号線１８ａから入力された論理ページ番号
に対応する物理ページ番号を駆動回路２３ａを通じて信
号線１９ａに出力する。逆変換動作時には、信号線１９
ａから入力された物理ページ番号に対応する論理ページ
番号を駆動回路２４ａを通して信号線１８ａに出力する
。無効化動作時には、信号線１９ａから入力された物理
ページ番号と一致する物理ページ番号を格納したエント
リのＶビットを′０″にする。

上述した実施例に係るＴＬＢ装置及びこのＴＬＢ装置を
含むメモリ管理装置は、マイクロプロセッサと同一チッ
プ上に搭載する。特に、信号線の共用化を図って信号線
数を減少させたメモリ管理装置を搭載する場合、その占
有面積や回路設計で有利となる。また、同一チップ上に
プロセッサとメモリ管理装置を搭載することで、該チッ
プを用いて電子計算機システムを構築するとき、プロセ
ッサ対応に本発明実施例に係るＴＬＢ装置が必ず付設さ
れ、逆変換や無効化動作を高速処理できる様になる。ま
た、マルチプロセッサシステムでは、あるプロセッサの
指示で共有メモリ装置上のあるページがディスク装置に
書き戻されたとき、各プロセッサのＴＬＢ装置での該当
エントリを全て自動的に無効化する様に命令体系を組む
ことが可能となり、各ＴＬＢ装置間での矛盾発生を回避
することができる。

［発明の効果］ 本発明によれば、ハード量を少し増加させるだけで、物
理ページ番号によるエントリを検索でき、逆変換や該当
エントリの無効化処理を高速にできるという効果がある
。また、正変換、逆変換、無効化の各動作を、命令によ
り選択でき、容易に矛盾解消を図ることができる。

【図面の簡単な説明】

第１図は本発明の第１実施例に係るＴＬＢ装置の要部構
成図、第２図はシングルプロセッサシステムによる電子
計算機の構成図、第３図はマルチプロセッサシステムに
よる電子計算機の要部構成図、第４図は第３図に示す電
子計算機の全体構成図、第５図は本発明の第２実施例に
係るＴＬＢ装置の要部構成図、第６図は本発明の第３実
施例に係るＴＬＢ装置の要部構成図、第７図は連想記憶
装置の説明図、第８図は連想記憶装置を構成するＴＬＢ
エントリの説明図、第９図は本発明の一実施例に係るメ
モリ管理装置の接続線説明図、第１Ｏ図は本発明の別実
施例に係るメモリ管理装置の接続線説明図である。 １ａ〜１ｄ・・・プロセッサ、２ａ〜２ｄ・・・メモリ
管理装置、３ａ〜３ｄ・・・アドレス判定回路、４ａ〜
４ｄ・・・メモリ装置、６・・・共有メモリ装置、８・
・・ディスク装置、９・・・通信バス、２０ａ・・・ア
ドレス変換装置、２１ａ・・・ＴＬＢ装置、２２ａ・・
・キャッシュメモリ、２１０ａ・・・連想記憶装置、２
１１ａ・・・比較器、２１２ａ・・・コーグ、２１３ａ
・・・カウンタ。

Claims (1)

1. 【特許請求の範囲】 １、仮想記憶を利用する複数のプロセッサと、各プロセ
   ッサが共用するメモリ装置と、該メモリ装置との間でプ
   ログラム等の送受を物理ページ番号で行う補助記憶装置
   と、プロセッサ対応に設けられプロセッサの指定するプ
   ログラム等の論理ページ番号を物理ページ番号に変換し
   前記メモリ装置内の該当する物理ページ番号に格納され
   ているプログラム等を索引する複数のエントリを有する
   ＴＬＢ装置とを備える電子計算機において、前記メモリ
   装置内のプログラム等を前記補助記憶装置に書き戻すと
   き当該プログラム等の物理ページ番号と前記ＴＬＢ装置
   のエントリ内に格納されている物理ページ番号とを比較
   する比較手段と、該比較手段が一致の判定をしたエント
   リ内の論理ページ番号を出力する出力手段とを前記各Ｔ
   ＬＢ装置内に設けたことを特徴とする電子計算機。 ２、仮想記憶を利用する複数のプロセッサと、各プロセ
   ッサが共用するメモリ装置と、該メモリ装置との間でプ
   ログラム等の送受を物理ページ番号で行う補助記憶装置
   と、プロセッサ対応に設けられプロセッサの指定するプ
   ログラム等の論理ページ番号を物理ページ番号に変換し
   前記メモリ装置内の該当する物理ページ番号に格納され
   ているプログラム等を索引する複数のエントリを有する
   ＴＬＢ装置とを備える電子計算機において、前記メモリ
   装置内のプログラム等を前記補助記憶装置に書き戻すと
   き当該プログラム等の物理ページ番号と前記ＴＬＢ装置
   のエントリ内に格納されている物理ページ番号とを比較
   する比較手段と、該比較手段が一致の判定をしたエント
   リを無効化する手段とを前記各ＴＬＢ装置内に設けたこ
   とを特徴とする電子計算機。 ３、仮想記憶を利用する複数のプロセッサと、各プロセ
   ッサが共用するメモリ装置と、該メモリ装置との間でプ
   ログラム等の送受を物理ページ番号で行う補助記憶装置
   と、プロセッサ対応に設けられプロセッサの指定するプ
   ログラム等の論理ページ番号を物理ページ番号に変換し
   前記メモリ装置内の該当する物理ページ番号に格納され
   ているプログラム等を索引する複数のエントリを有する
   ＴＬＢ装置とを備える電子計算機において、前記メモリ
   装置内のプログラム等を前記補助記憶装置に書き戻すと
   き当該プログラム等の物理ページ番号と前記ＴＬＢ装置
   のエントリ内に格納されている物理ページ番号とを比較
   する比較手段と、該比較手段が一致の判定をしたエント
   リ内の論理ページ番号を出力する出力手段と、前記比較
   手段が一致の判定をしたエントリを無効化する無効化手
   段と、前記出力手段と前記無効化手段とを切替選択する
   手段とを前記各ＴＬＢ装置内に設けたことを特徴とする
   電子計算機。 ４、仮想記憶を利用するプロセッサと、プロセッサがア
   クセスするメモリ装置と、該メモリ装置との間でプログ
   ラム等の送受を物理ページ番号で行う補助記憶装置と、
   プロセッサの指定するプログラム等の論理ページ番号を
   物理ページ番号に変換し前記メモリ装置内の該当する物
   理ページ番号に格納されているプログラム等を索引する
   複数のエントリを有するＴＬＢ装置とを備える電子計算
   機において、前記メモリ装置内のプログラム等を前記補
   助記憶装置に書き戻すとき当該プログラム等の物理ペー
   ジ番号と前記ＴＬＢ装置のエントリ内に格納されている
   物理ページ番号とを比較する比較手段と、該比較手段が
   一致の判定をしたエントリ内の論理ページ番号を出力す
   る出力手段とを前記各ＴＬＢ装置内に設けたことを特徴
   とする電子計算機。 ５、仮想記憶を利用するプロセッサと、プロセッサがア
   クセスするメモリ装置と、該メモリ装置との間でプログ
   ラム等の送受を物理ページ番号で行う補助記憶装置と、
   プロセッサの指定するプログラム等の論理ページ番号を
   物理ページ番号に変換し前記メモリ装置内の該当する物
   理ページ番号に格納されているプログラム等を索引する
   複数のエントリを有するＴＬＢ装置とを備える電子計算
   機において、前記メモリ装置内のプログラム等を前記補
   助記憶装置に書き戻すとき当該プログラム等の物理ペー
   ジ番号と前記ＴＬＢ装置のエントリ内に格納されている
   物理ページ番号とを比較する比較手段と、該比較手段が
   一致の判定をしたエントリを無効化する手段とを前記各
   ＴＬＢ装置内に設けたことを特徴とする電子計算機。 ６、仮想記憶を利用するプロセッサと、プロセッサがア
   クセスするメモリ装置と、該メモリ装置との間でプログ
   ラム等の送受を物理ページ番号で行う補助記憶装置と、
   プロセッサの指定するプログラム等の論理ページ番号を
   物理ページ番号に変換し前記メモリ装置内の該当する物
   理ページ番号に格納されているプログラム等を索引する
   複数のエントリを有するＴＬＢ装置とを備える電子計算
   機において、前記メモリ装置内のプログラム等を前記補
   助記憶装置に書き戻すとき当該プログラム等の物理ペー
   ジ番号と前記ＴＬＢ装置のエントリ内に格納されている
   物理ページ番号とを比較する比較手段と、該比較手段が
   一致の判定をしたエントリ内の論理ページ番号を出力す
   る出力手段と、前記比較手段が一致の判定をしたエント
   リを無効化する無効化手段と、前記出力手段と前記無効
   化手段とを切替選択する手段とを前記各ＴＬＢ装置内に
   設けたことを特徴とする電子計算機。 ７、仮想記憶を利用する電子計算機のメモリ管理装置に
   おいて、請求項１乃至請求項６のいずれかに記載のＴＬ
   Ｂ装置を備えると共に、論理ページ番号を物理ページ番
   号に変換する正変換時での論理ページ番号入力信号線と
   物理ページ番号出力信号線、物理ページ番号を論理ペー
   ジ番号に変換する逆変換時での物理ページ番号入力信号
   線と論理ページ番号出力信号線のうち同時に使用されな
   い信号線の共用化を図りまとめてアドレス信号線に結合
   する構成としたことを特徴とするメモリ管理装置。 ８、仮想記憶を利用する電子計算機のプロセッサ対応に
   設けられるＴＬＢ装置であって、請求項１乃至請求項６
   のいずれかに記載されていることを特徴とするＴＬＢ装
   置。 ９、仮想記憶を利用する電子計算機を構成するマイクロ
   プロセッサチップであって、請求項８記載のＴＬＢ装置
   を同一チップに搭載したことを特徴とするマイクロプロ
   セッサチップ。 １０、仮想記憶を利用する電子計算機を構成するマイク
   ロプロセッサチップであって、請求項７記載のメモリ管
   理装置を同一チップに搭載したことを特徴とするマイク
   ロプロセッサチップ。