JPH06250926A - 複数階層のキャッシュメモリを備えたデータ処理システム - Google Patents

Abstract

(57)【要約】 【目的】 １次，２次キャッシュメモリ10, 11の２階層
のキャッシュメモリを有し、両キャッシュメモリ10, 11
間で同一データを極力あるいは全く重複して登録しない
ようにすることによい、２次キャッシュメモリ11の容量
以上のデータコピーを主記憶103 からキャッシュメモリ
全体に登録する。 【構成】 データ処理装置100 からのデータリードアク
セス要求に対してキャッシュメモリ10, 11全体の中に要
求データが存在しない場合、１次キャッシュメモリ10で
は主記憶103 から転送されてきたアクセス対象データを
登録し、２次キャッシュメモリ11ではそのデータの登録
を行わない。２次キャッシュメモリ11においてデータの
登録が行われるのは、１次キャッシュメモリ10でデータ
の登録が行われる際に無効化されるデータが発生した場
合にそのデータを登録する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理システムに関
し、より詳しくは、２階層以上の複数階層のキャッシュ
メモリを有するデータ処理システムに関する。

【０００２】

【従来の技術】近年のマイクロプロセッサの動作周波数
は益々向上しており、 50MHz動作のものや100MHz以上の
動作周波数を有するマイクロプロセッサも珍しくなくな
っている。それに対して、主記憶としてのDRAM（ダイナ
ミックRAM)は大容量化が着実に進んではいるものの、そ
のアクセスタイムはさほどには向上していない。このた
め、DRAMがマイクロプロセッサの処理速度に追随できな
いでいるのが現状である。一般的に、マイクロプロセッ
サの最大性能を引き出すためには、マイクロプロセッサ
内部のデータ処理装置の処理速度以上の速度でデータア
クセスを行うことが必要である。このような事情から、
データ処理装置と主記憶との間に、キャッシュメモリを
備えるシステムが普及している。

【０００３】キャッシュメモリは、データ処理装置の処
理速度と主記憶のアクセス速度とのギャプを埋める有効
な手段として広く普及している。具体的には、主記憶中
のアクセス頻度の高い部分をデータ処理装置の近くに配
置した比較的小容量な高速バッファメモリ（キャッシュ
メモリ）に主記憶から予めコピーしておき、メモリを二
階層にしてメモリアクセスの高速化を図るものである。
近年では、データ処理装置と主記憶との二階層のメモリ
構成を採るのみならず、１次キャッシュメモリ，２次キ
ャッシュメモリというように複数個のキャッシュメモリ
を階層的に配置してメモリアクセスのより高速化を図っ
たデータ処理システムも実用化されている。

【０００４】たとえば、マイクロプロセッサ内部に８Ｋ
バイト程度の小容量ではあるが高速アクセス可能な１次
キャッシュメモリを内蔵し、マイクロプロセッサ外部に
16Ｋバイト乃至 128Ｋバイト程度の２次キャッシュメモ
リを有するシステム、あるいは１Ｋバイト程度の１次キ
ャッシュメモリと８Ｋバイト程度の２次キャッシュメモ
リとを内蔵するマイクロプロセッサも実用化されてい
る。

【０００５】図30のブロック図に、２階層のキャッシュ
メモリを有する従来のデータ処理システムの構成例を示
す。図30において、参照符号 100はデータ処理装置を、
101はデータ処理装置100と接続された１次キャッシュ
メモリを、 102は１次キャッシュメモリ101 と接続され
た２次キャッシュメモリを、 103は２次キャッシュメモ
リと接続された主記憶をそれぞれ示している。

【０００６】一般に、主記憶103 は数メガバイト乃至数
百メガバイトの容量を有する比較的アクセス速度の低い
メモリで構成されているのに対し、２次キャッシュメモ
リ102 は十数キロバイト乃至数百キロバイトのメモリで
構成されており、１次キャッシュメモリ101 は数キロバ
イトのメモリで構成されている。また、データアクセス
速度に関しては、主記憶103 が一般に百数十nsecでデー
タアクセス可能であるのに対して、２次キャッシュメモ
リ102 は十数nsec乃至数十nsecでデータアクセス可能で
あり、１次キャッシュメモリ101 は数nsec乃至十数nsec
でデータアクセス可能である。

【０００７】即ち、主記憶103 ，２次キャッシュメモリ
102 ，１次キャッシュメモリ101 の順に、小容量になる
反面、高速にデータアクセス可能となる。従って、主記
憶103 のデータの一部のコピーをキャッシュメモリ101,
102に予め登録しておくことにより、主記憶103 をアク
セスすることなく高速にデータアクセス可能となる。更
に、データ処理装置100 が１次キャッシュメモリ101 を
アクセスする場合は、データ処理装置100 の処理速度以
上に高速でアクセス可能である。

【０００８】また一般に、このようなデータ処理システ
ムにおいては、１次キャッシュメモリ101 はデータ処理
装置100 との間及び２次キャッシュメモリ102 との間で
のみデータのやり取りが可能であり、また２次キャッシ
ュメモリ102 は１次キャッシュメモリ101 との間及び主
記憶103 との間でのみデータアクセスが可能である。そ
して、データ処理装置100 から主記憶103 に対して直接
データアクセスすることは出来ない。

【０００９】次に、図30に示されている従来のデータ処
理システムの動作について説明する。一般に、データ処
理装置100 においてデータリードアクセス要求が生じた
場合、データ処理装置100 はまず１次キャッシュメモリ
101 に対してデータリードアクセス(104) を行う。そし
て、１次キャッシュメモリ101 においてキャッシュミス
（要求されたデータがキャッシュメモリ内に登録されて
いない状態）が発生した場合、１次キャッシュメモリ10
1 から２次キャッシュメモリ102 に対してデータリード
アクセス(105) が行われる。更に、２次キャッシュメモ
リ102 においてもキャッシュミスが発生した場合には、
２次キャッシュメモリ102 から主記憶103 に対してデー
タリードアクセス(106) が行われる。

【００１０】この２次キャッシュメモリ102 から主記憶
103 に対するデータリードアクセス(106) により主記憶
103 から読み出されたデータは２次キャッシュメモリ10
2 へ転送(112) されて登録され、更に１次キャッシュメ
モリ101 へ転送(111) されて登録された上でデータ処理
装置100 へ転送(110) される。

【００１１】この一連の処理において、２次キャッシュ
メモリ102 へのデータリードアクセス(105) でキャッシ
ュヒット（要求されたデータがキャッシュメモリ内に登
録されている状態）した場合、その要求されたデータ
（以下、ヒットデータという)は１次キャッシュメモリ1
01 へ転送(111) されて登録されたた上でデータ処理装
置100 へ転送(110) される。なお上述のような２次キャ
ッシュメモリ102 へのデータリードアクセス(105)でキ
ャッシュヒットした場合には、主記憶103 へのデータリ
ードアクセス(106)は行われない。

【００１２】また、１次キャッシュメモリ101 に対する
データリードアクセス(104) でキャッシュヒットした場
合、そのヒットデータはそのままデータ処理装置100 へ
転送(110) される。なおこの１次キャッシュメモリ101
に対するデータリードアクセス(104) でキャッシュヒッ
トした場合には、２次キャッシュメモリ102 に対するデ
ータリードアクセス(105) 及び主記憶103 に対するデー
タリードアクセス(106) はいずれも行われない。

【００１３】また、データ処理装置100 においてデータ
ライトアクセス要求が生じた場合、１次，２次キャッシ
ュメモリ101, 102共にライトスルー方式のキャッシュメ
モリであれば、必ず１次キャッシュメモリ101 に対して
も、２次キャッシュメモリ102 に対しても、主記憶103
に対してもデータライトアクセス(104, 105, 106) が行
われる。

【００１４】この際に１次キャッシュメモリ101 , ２次
キャッシュメモリ102 及び主記憶103 にライトされるデ
ータは、データ処理装置100 から参照符号107 →108 →
109の経路で転送される。そして、１次，２次キャッシ
ュメモリ101, 102、更に主記憶103 でキャッシュライト
ヒットした場合にはデータが更新される。具体的には、
キャッシュメモリ内のヒットデータがデータ処理装置10
0 から転送されてきたデータによって上書きされる。こ
のような処理により、ライトスルー方式のキャッシュメ
モリでは、データの一貫性が維持される。

【００１５】このような従来のデータ処理システムでは
上述のように動作するため、主記憶103 のデータの一部
113 がコピーされて２次キャッシュメモリ102 に取り込
まれ、更に２次キャッシュメモリ102 のデータの一部11
4 がコピーされて１次キャッシュメモリ101 に取り込ま
れる。即ち、１次キャッシュメモリ101 に記憶されてい
るデータ内容は全て２次キャッシュメモリ102 内に存在
する。このため、キャッシュメモリ全体（１次，２次キ
ャッシュメモリ101, 102を合わせたもの）には、最大の
場合２次キャッシュメモリ102 の容量に等しい量のデー
タのコピーを登録することが可能である。しかし、２次
キャッシュメモリ102 のデータの一部114 が１次キャッ
シュメモリ101 内にも２重に存在しているため、キャッ
シュメモリ全体としては、主記憶103 から２次キャッシ
ュメモリ102 の容量以上のデータ量を登録することは不
可能である。

【００１６】図31は、図30に示されている１次，２次キ
ャッシュメモリ101, 102の一般的な構成を示すブロック
図であり、両キャッシュメモリ101, 102は共通の構成を
有している。なお、図31に示されている構成は４ウェイ
セットアソシアティブ方式のキャッシュメモリである。

【００１７】図31において、参照符号33は主記憶103 の
データの一部をコピーして記憶するデータ部を、31はデ
ータ部33に記憶されているデータに対するアドレスの一
部を記憶するタグ部を、32はエントリ毎にデータ部33の
データが有効であるか無効であるかを示すバリッドビッ
トを、30はエントリの一つを選択するデコーダをそれぞ
れ示している。なお、データ部33へのデータの入出力は
エントリ単位で行われる

【００１８】また、参照符号36はキャッシュアクセス時
に入力アドレスとタグ情報とを比較した後にキャッシュ
ヒット／ミス信号を生成するキャッシュヒット／ミス信
号生成部を、37はキャッシュヒット時にデータ部33から
データを読み出す出力バッファを、35はキャッシュミス
時にデータバスDBB からデータを取り込むラインバッフ
ァをそれぞれ示している。

【００１９】更にこの図31に示されているキャッシュメ
モリは４ウェイセットアソシアティブ方式であるので、
タグ部31，データ部33，バリッドビット部32，デコーダ
30，キャッシュヒット／ミス信号生成部36がそれぞれウ
ェイ０〜３用に４セット備えられている。一般にキャッ
シュミス時に、ラインバッファ35に取り込まれたデータ
を、ウェイ0 〜3 のいずれのウェイに登録するかの選択
はLRU(Least Recently Used)アルゴリズム制御回路等で
行われるが、この LRU制御のための回路は図31には示さ
れていない。

【００２０】データバスDBA は出力バッファ37と上位の
キャッシュメモリまたはデータ処理装置100 とを接続し
ており、データバスDBB はラインバッファ35と下位のキ
ャッシュメモリまたは主記憶103 とを接続している。そ
して、データバスDBA とデータバスDBB とはバイパス経
路BYで接続されている。入力アドレスバスABIN及び出力
アドレスバスABOUT はキャッシュヒット／ミス信号生成
部36, デコーダ30，ラッチ34と上位, 下位のキャッシュ
メモリまたはデータ処理装置100 あるいは主記憶103 と
を接続している。

【００２１】次に、図31に示されているキャッシュメモ
リの動作について説明する。まず、データ処理装置100
でデータリードアクセス要求が発生した場合、データを
リードするためのアドレスが入力アドレスバスABINから
キャッシュメモリに入力される。このアドレスは、キャ
ッシュヒット／ミス信号生成部36とデコーダ30とキャッ
シュミス時のタグ登録用のラッチ34とに入力される。

【００２２】デコーダ30では、アドレスの内の数ビット
をデコードしてエントリ選択信号を出力し、タグ部31，
バリッドビット部32，データ部33それぞれに共通の一つ
のエントリを選択する。そしてキャッシュヒット／ミス
信号生成部36では、その選択されたエントリのタグ90a
とバリッドビット90b とをタグ部31, バリッドビット部
32からそれぞれ読み込む。

【００２３】キャッシュヒット／ミス信号生成部36はタ
グ90a とアドレスとを比較し、その結果が一致し且つバ
リッドビット90b が有効であれば、キャッシュリードヒ
ット信号39を出力する。逆に、タグ90a とアドレスとの
比較結果が不一致であるかまたはバリッドビット90b が
無効であれば、キャッシュヒット／ミス信号生成部36は
キャッシュリードミス信号38を出力する。キャッシュヒ
ット／ミス信号生成部36からキャッシュリードヒット信
号39が出力された場合は、デコーダ30により選択された
エントリ90c のデータがデータ部33から出力されて出力
バッファ37に取り込まれる。この出力バッファ37に取り
込まれたデータは、アクセス要求に対するデータ（ヒッ
トデータ）としてデータバスDBA からキャッシュメモリ
外部へ出力される。

【００２４】また、キャッシュヒット／ミス信号生成部
36からキャッシュリードミス信号38が出力された場合
は、出力アドレスバスABOUT から外部へアドレスを出力
することにより他のキャッシュメモリまたは主記憶103
にデータリードアクセスを行う。このデータリードアク
セス要求に対して外部から転送されてきたデータは、デ
ータバスDBB からラインバッファ35に取り込まれる。そ
して、ラインバッファ35へのデータ転送が終了すれば直
ちにそのデータは選択されたウェイの選択されたエント
リ90a, 90cにタグと共に登録される。この際、同一のエ
ントリに対応するバリッドビット90b もセットされる。

【００２５】このデータの登録の際にいずれのウェイに
データを登録するかの決定は前述したように LRUアルゴ
リズム等で制御される。また、データバスDBB から入力
されたデータはラインバッファ35に取り込まれると同時
にバイパス経路BYを通じてデータバスDBA へも直接出力
される。このようなキャッシュメモリにより、従来のデ
ータ処理システムはキャッシュミス時に要求されたデー
タをより高速に転送することができる。

【００２６】また、データ処理装置100 においてデータ
ライトアクセス要求が発生した場合には、データをライ
トするためのアドレスが入力アドレスバスABINより入力
される。そのアドレスは、データリード時と同様にキャ
ッシュヒット／ミス信号生成部36とデコーダ30とキャッ
シュミス時のタグ登録用のラッチ34とに入力されると同
時に、デコーダ30によりタグ部31，バリッドビット部3
2，データ部33のエントリの一つが選択される。そし
て、選択されたタグ部31，バリッドビット部32の値はキ
ャッシュヒット／ミス信号生成部36に読み込まれてキャ
ッシュヒット／ミスの判定に用いられる。

【００２７】キャッシュライトヒットした場合には、キ
ャッシュメモリ内のヒットデータを更新する必要が生じ
る。即ち、データバスDBA から転送されてきたデータが
バイパス経路BYを通じてデータバスDBB に出力されてラ
インバッファ35に取り込まれる。そして、キャッシュラ
イトヒット信号40によりそのラインバッファ35内に保持
されているデータはタグと共に登録される。キャッシュ
ライトミスした場合には、キャッシュメモリ内のデータ
を更新する必要はないのでキャッシュメモリ内では何の
処理も実行されない。

【００２８】図32, 図33のブロック図に、図30に示され
ているような構成の１次，２次キャッシュメモリ101, 1
02を接続した場合の構成を示す。なお、図32に示されて
いる１次キャッシュメモリ101 の下側と、図33に示され
ている２次キャッシュメモリ102 の上側とが接続され
る。なお、図32においてはデータ処理装置100 と２次キ
ャッシュメモリ102 との間に接続されている１次キャッ
シュメモリ101 が、図33においては主記憶103 と１次キ
ャッシュメモリ101 との間に接続されている２次キャッ
シュメモリ102 がそれぞれ示されている。

【００２９】図32, 図33において、１次キャッシュメモ
リ101 ，２次キャッシュメモリ102は図31に示されてい
るキャッシュメモリと同じ構成である。但し、２次キャ
ッシュメモリ102 の容量の方が１次キャッシュメモリ10
1 の容量より大きい。

【００３０】図32, 図33において、参照符号60は１次キ
ャッシュメモリ101 とデータ処理装置100 とを接続する
アドレスバス（１次キャッシュメモリ101 の入力アドレ
スバスABIN) を、67は１次キャッシュメモリ101 とデー
タ処理装置100 とを接続するデータバスを、62は２次キ
ャッシュメモリ102 と主記憶103 とを接続するアドレス
バス（２次キャッシュメモリ102 の出力アドレスバスAB
OUT)を、63は２次キャッシュメモリ102 と主記憶103 と
を接続するデータバスを、61は１次キャッシュメモリ10
1 と２次キャッシュメモリ102 とを接続するアドレスバ
ス（２次キャッシュメモリ102 の出力アドレスバスABOU
T であり且つ２次キャッシュメモリ102の入力アドレス
バスABIN) を、65は１次キャッシュメモリ101 と２次キ
ャッシュメモリ102 とを接続するデータバスをそれぞれ
示している。

【００３１】なお、データバス67とデータ65とは１次キ
ャッシュメモリ101 内でバイパス経路66にて、データバ
ス63とデータ65とは２次キャッシュメモリ102 内でバイ
パス経路64にてそれぞれ接続されている。

【００３２】次に、図32, 図33に示されている１次，２
次キャッシュメモリ101, 102を接続した場合の構成の動
作について説明する。まずデータ処理装置100 において
データリードアクセス要求が発生すると、アクセス対象
データに対するアドレスが入力アドレスバス60から１次
キャッシュメモリ101 に入力される。

【００３３】１次キャッシュメモリ101 でキャッシュリ
ードミスした場合には、１次キャッシュメモリ101 のキ
ャッシュヒット／ミス信号生成部36からキャッシュリー
ドミス信号38が出力されることにより、出力アドレスバ
ス61からアドレスが出力されて２次キャッシュメモリ10
2 に対してデータリードアクセスが行われる。２次キャ
ッシュメモリ102 でも同様にキャッシュリードミスした
場合には、２次キャッシュメモリ102 のキャッシュヒッ
ト／ミス信号生成部36からキャッシュリードミス信号38
が出力されることにより、出力アドレスバス62からアド
レスが出力されて主記憶103 に対してデータリードアク
セスが行われる。

【００３４】そして、このデータリードアクセスに応じ
て主記憶103 から読み出されたデータはデータバス63か
ら２次キャッシュメモリ102 へ転送されてそのラインバ
ッファ35に取り込まれ、２次キャッシュメモリ102 の選
択されたエントリに登録されると同時に、バイパス経路
64からデータバス65へ出力されて１次キャッシュメモリ
101 へ転送される。

【００３５】１次キャッシュメモリ101 では、データバ
ス65から転送されてきたデータを選択されたエントリに
そのラインバッファ35経由で登録すると同時に、バイパ
ス経路66からデータバス67へ出力してデータ処理装置10
0 へ転送する。このように１次キャッシュメモリ101 及
び２次キャッシュメモリ102 のいずれにおいてもキャッ
シュリードミスした場合には、主記憶103 からリードさ
れたデータが１次，２次キャッシュメモリ101, 102の双
方に登録された上でデータ処理装置100 へ転送される。

【００３６】次に、１次キャッシュメモリ101 に対する
アクセスでキャッシュリードミスしたが、２次キャッシ
ュメモリ102 に対するアクセスでキャッシュリードヒッ
トした場合の動作について説明する。２次キャッシュメ
モリ102 でキャッシュリードヒットした場合には、選択
されたエントリのデータがキャッシュリードヒット信号
39によりデータ部33から出力バッファに取り込まれる。
そして、そのデータはデータバス65を通じて１次キャッ
シュメモリ101 へ転送される。

【００３７】１次キャッシュメモリ101 では、データバ
ス65を通じてそのラインバッファ35に取り込まれたデー
タを選択されたエントリに登録すると同時に、バイパス
経路66からデータバス67へ出力し、データ処理装置100
へ転送する。この処理の過程においても、２次キャッシ
ュメモリ102 のデータ部33と１次キャッシュメモリ101
のデータ部33とには同一データが重複して登録される。

【００３８】次に１次キャッシュメモリ101 に対するア
クセスでキャッシュリードヒットした場合について説明
する。１次キャッシュメモリ101 でキャッシュリードヒ
ットした場合には、選択されたエントリのデータがキャ
ッシュリードヒット信号39によりデータ部33から出力バ
ッファ37に取り込まれてデータバス67へ出力され、デー
タ処理装置100 へ転送される。この場合、１次キャッシ
ュメモリ101 から２次キャッシュメモリ102 に対するデ
ータリードアクセスは行われない。

【００３９】次に、データ処理装置100 においてデータ
ライトアクセス要求が発生した場合について説明する。

【００４０】１次，２次キャッシュメモリ101, 102共に
ライトスルー方式である場合は、データライトアクセス
はキャッシュライトヒット／ミスに拘わらず１次，２次
キャッシュメモリ101, 102の双方に対して実行される。
このため、データライトのためのアドレスは、アドレス
バス60→61→62の経路で１次，２次キャッシュメモリ10
1, 102の双方に入力される。また、両キャッシュメモリ
10, 11を更新するためのデータは、データバスとバイパ
ス経路とを通じて転送される。即ち、参照符号67→66→
65→64→63の経路で入力され、１次，２次キャッシュメ
モリ101, 102双方のラインバッファ35にそれぞれ一旦保
持される。

【００４１】そして１次，２次キャッシュメモリ101, 1
02でキャッシュライトヒットすれば、それぞれのライン
バッファ35に保持されているデータがキャッシュライト
ヒット信号40によりタグと共に両キャッシュメモリ10,
11に登録される。更に、データライトアクセスは、２次
キャッシュメモリ102 から出力されたアドレスとデータ
とにより主記憶103 に対しても実行される。

【００４２】図34に、８Ｋバイトの１次キャッシュメモ
リ101 と 256Ｋバイトの２次キャッシュメモリ102 とを
接続した場合のデータアクセス過程の詳細を説明するた
めの模式図を示す。図34では、データアクセスのための
アドレス（32ビット）のいずれのビットを用いて１次，
２次キャッシュメモリ101, 102のアクセスを行っている
かを示してある。

【００４３】これらの１次，２次キャッシュメモリ101,
102は、４ウェイセットアソシアティブ方式であり、ラ
インサイズ（それぞれのデータ部33の１エントリの容
量）は32バイトである。また１次，２次キャッシュメモ
リ101, 102の１ウェイのエントリ数は、それぞれ64エン
トリ，2048エントリである。更に、両キャッシュメモリ
101, 102には、アドレスの下位ビットが割り付けられて
いるものとする。

【００４４】１次キャッシュメモリ101 では、データ部
33のラインサイズ32バイトにはアドレスの下位５ビット
（27：31）が割り付けられており、エントリ（64エント
リ）にはアドレスの６ビット（21：26）が割り付けられ
ている。従って、１次キャッシュメモリ101 のタグ部31
には各エントリ毎にアドレスの21ビット（０：20）（即
ち、アドレス32ビットからアドレスの11ビット（21：3
1）を除いた残り）がそれぞれ登録される。このように
アドレスを割り付けることにより、１次キャッシュメモ
リ101 には８Ｋバイト（32バイト×64エントリ×４ウェ
イ）の容量のデータコピーを登録することが可能であ
る。

【００４５】また２次キャッシュメモリ102 では、デー
タ部33のラインサイズ32バイトには同様にアドレスの下
位５ビット（27：31）が割り付けられており、エントリ
（2048エントリ）にはアドレスの11ビット（16：26）が
割り付けられている。即ち、この構成の２次キャッシュ
メモリ102 の１ウェイには、アドレスの６ビット（21：
26）をデコードした64エントリの１次キャッシュメモリ
101 が32個分並んだ構成となっている。そして、32個の
１次キャッシュメモリ101 に等しい容量のメモリはアド
レスの５ビット（16：20）をデコードすることにより選
択される。

【００４６】２次キャッシュメモリ102 のタグ部31に
は、各エントリ毎にアドレスの15ビット（０：15）が登
録される。このようにアドレスを割り付けることによ
り、２次キャッシュメモリ102 には256Ｋバイト（32バ
イト×2048エントリ×４ウェイ）の容量のデータコピー
を登録することが可能である。

【００４７】また下位11ビットは等しいが上位21ビット
は異なるアドレスに対するデータは１次キャッシュメモ
リ101 には４ウェイ分の４セットしか登録できないが、
２次キャッシュメモリ102 には 128セット（32個×４ウ
ェイ）を登録することが可能である。しかし、２次キャ
ッシュメモリ102 の 128セット内に１次キャッシュメモ
リ101 の４セットが含まれているため、キャッシュメモ
リ全体としては 128セットしか登録することができな
い。

【００４８】従って、図34に示されているような構成の
２階層のキャッシュメモリにおいてたとえば、１次キャ
ッシュメモリ101 と２次キャッシュメモリ102 とで同一
データを持たないような構成にすれば 132セット分のデ
ータを登録することが可能となる。即ち、より多くのデ
ータをキャッシュメモリ全体の中に登録することが可能
となり、キャッシュヒット率の向上につながることはい
うまでもない。

【００４９】

【発明が解決しようとする課題】このように従来の複数
階層のキャッシュメモリを有するデータ処理システムで
は、下位階層のキャッシュメモリは上位階層のキャッシ
ュメモリに保持されているデータを全て保持しており、
キャッシュメモリ全体として考えた場合に主記憶に最も
近いキャッシュメモリ（一般に最も容量の大きいキャッ
シュメモリ）の容量以上のデータをキャッシュメモリ全
体として登録することは不可能である。

【００５０】本発明は上述のような問題点を解決するた
めになされたものであり、キャッシュメモリ全体として
データを重複して保持することを極力避け、あるいは全
く無くすことにより、より多くのデータをキャッシュメ
モリ全体として登録可能にしてメモリの利用効率を向上
させたデータ処理システムの提供を目的とする。

【００５１】

【課題を解決するための手段】本発明に係る複数階層の
キャッシュメモリを有するデータ処理システムでは、各
キャッシュメモリにおけるデータリード，データライト
の際にそれぞれのキャッシュメモリにおいて、主記憶に
格納されているデータの内の同一データのコピーを、極
力重複して保持することを避け、あるいは全く重複して
保持しないようにしている。

【００５２】第１の発明は、データ処理装置と主記憶と
の間にｎ階層（但し、ｎ≧２）以上のキャッシュメモリ
が配列されており、データ処理装置に最も近い第１階層
のキャッシュメモリは、データ処理装置と第２階層のキ
ャッシュメモリとにデータアクセスのためのアドレスバ
スとデータ転送のためのデータバスとでそれぞれ接続さ
れており、主記憶に最も近い第ｎ階層のキャッシュメモ
リは、第（ｎ−１）階層のキャッシュメモリと主記憶と
に他のアドレスバスとデータバスとでそれぞれ接続され
ており、第ｍ階層（但し、２≦ｍ＜ｎ）のキャッシュメ
モリは、第（ｍ−１）階層のキャッシュメモリと第（ｍ
＋１）階層のキャッシュメモリとに他のアドレスバスと
データバスとでそれぞれ接続されたデータ処理システム
において、第２階層以降の第ｍ階層（但し、２≦ｍ≦
ｎ）のキャッシュメモリは、第（ｍ−１）階層のキャッ
シュメモリからのデータリードアクセス要求に際して、
アクセス対象データが自身に存在している場合はアクセ
ス対象データを第（ｍ−１）階層のキャッシュメモリへ
転送し、その後、自身に存在するアクセス対象データを
無効化すべくなしてあることを特徴とする。

【００５３】第２の発明は、データ処理装置と主記憶と
の間にｎ階層（但し、ｎ≧２）以上のキャッシュメモリ
が配列されており、データ処理装置に最も近い第１階層
のキャッシュメモリは、データ処理装置と第２階層のキ
ャッシュメモリとにデータアクセスのためのアドレスバ
スとデータ転送のためのデータバスとでそれぞれ接続さ
れており、主記憶に最も近い第ｎ階層のキャッシュメモ
リは、第（ｎ−１）階層のキャッシュメモリと主記憶と
に他のアドレスバスとデータバスとでそれぞれ接続され
ており、第ｍ階層（但し、２≦ｍ＜ｎ）のキャッシュメ
モリは、第（ｍ−１）階層のキャッシュメモリと第（ｍ
＋１）階層のキャッシュメモリとに他のアドレスバスと
データバスとでそれぞれ接続されたデータ処理システム
において、第ｋ階層（但し、１≦ｋ≦ｎ）のキャッシュ
メモリは、第（ｋ−１）階層のキャッシュメモリからの
データリードアクセス要求に際して、アクセス対象デー
タが自身以降の階層の全てのキャッシュメモリ内に存在
しない場合にデータ登録が可能なメモリ空間の存否を検
出し、データ登録が可能なメモリ空間が存在する場合は
主記憶から転送されるアクセス対象データを登録し、デ
ータ登録が可能なメモリ空間が存在しない場合は登録を
禁じるべくなしてあることを特徴とする。

【００５４】第３の発明は、データ処理装置と主記憶と
の間にｎ階層（但し、ｎ≧２）以上のキャッシュメモリ
が配列されており、データ処理装置に最も近い第１階層
のキャッシュメモリは、データ処理装置と第２階層のキ
ャッシュメモリとにデータアクセスのためのアドレスバ
スとデータ転送のためのデータバスとでそれぞれ接続さ
れており、主記憶に最も近い第ｎ階層のキャッシュメモ
リは、第（ｎ−１）階層のキャッシュメモリと主記憶と
に他のアドレスバスとデータバスとでそれぞれ接続され
ており、第ｍ階層（但し、２≦ｍ＜ｎ）のキャッシュメ
モリは、第（ｍ−１）階層のキャッシュメモリと第（ｍ
＋１）階層のキャッシュメモリとに他のアドレスバスと
データバスとでそれぞれ接続されたデータ処理システム
において、第ｍ階層のキャッシュメモリは、第（ｍ−
１）階層のキャッシュメモリからのデータリードアクセ
ス要求に際して、アクセス対象データが自身以降の階層
の全てのキャッシュメモリ内に存在しない場合にデータ
登録が可能なメモリ空間の存否を第（ｍ−１）階層以上
のキャッシュメモリで検出し、データ登録が可能なメモ
リ空間が第（ｍ−１）階層以上のキャッシュメモリに存
在しない場合は自身にアクセス対象データを登録すべく
なしてあることを特徴とする。

【００５５】第４の発明は、データ処理装置と主記憶と
の間にｎ階層（但し、ｎ≧２）以上のキャッシュメモリ
が配列されており、データ処理装置に最も近い第１階層
のキャッシュメモリは、データ処理装置と第２階層のキ
ャッシュメモリとにデータアクセスのためのアドレスバ
スとデータ転送のためのデータバスとでそれぞれ接続さ
れており、主記憶に最も近い第ｎ階層のキャッシュメモ
リは、第（ｎ−１）階層のキャッシュメモリと主記憶と
に他のアドレスバスとデータバスとでそれぞれ接続され
ており、第ｍ階層（但し、２≦ｍ＜ｎ）のキャッシュメ
モリは、第（ｍ−１）階層のキャッシュメモリと第（ｍ
＋１）階層のキャッシュメモリとに他のアドレスバスと
データバスとでそれぞれ接続されたデータ処理システム
において、第１階層のキャッシュメモリは、データ処理
装置からのデータリードアクセス要求に際して、アクセ
ス対象データが自身に存在しない場合は第２階層のキャ
ッシュメモリにデータリードアクセス要求を出力し、第
２階層以降のキャッシュメモリ全てにおいてもアクセス
対象データが存在しない場合は主記憶から転送されるア
クセス対象データを登録し、第２階層以降の第ｍ階層
（但し、２≦ｍ≦ｎ）のキャッシュメモリは、第（ｍ−
１）階層のキャッシュメモリからのデータリードアクセ
ス要求に際して、アクセス対象データが自身に存在しな
い場合は第（ｍ＋１）階層のキャッシュメモリから転送
されるアクセス対象データの登録を禁じ、第ｋ階層（但
し、１≦ｋ＜ｎ）のキャッシュメモリは、主記憶からア
クセス対象データを第１階層のキャッシュメモリに登録
する一連の処理に際して、第（ｋ−１）階層のキャッシ
ュメモリで登録不可能なデータが発生した場合は登録不
可能なデータを自身に登録すべくなしてあることを特徴
とする。

【００５６】第５の発明は、データ処理装置と主記憶と
の間にｎ階層（但し、ｎ≧２）以上のキャッシュメモリ
が配列されており、データ処理装置に最も近い第１階層
のキャッシュメモリは、データ処理装置と第２階層のキ
ャッシュメモリとにデータアクセスのためのアドレスバ
スとデータ転送のためのデータバスとでそれぞれ接続さ
れており、主記憶に最も近い第ｎ階層のキャッシュメモ
リは、第（ｎ−１）階層のキャッシュメモリと主記憶と
に他のアドレスバスとデータバスとでそれぞれ接続され
ており、第ｍ階層（但し、２≦ｍ＜ｎ）のキャッシュメ
モリは、第（ｍ−１）階層のキャッシュメモリと第（ｍ
＋１）階層のキャッシュメモリとに他のアドレスバスと
データバスとでそれぞれ接続されたデータ処理システム
において、第２階層以降の第ｍ階層（但し、２≦ｍ≦
ｎ）のキャッシュメモリは、第（ｍ−１）階層のキャッ
シュメモリからのデータリードアクセス要求に際して、
アクセス対象データが自身に存在する場合はアクセス対
象データを第１階層のキャッシュメモリへ転送し、第
（ｋ−１）階層（但し、１≦ｋ＜ｎ）のキャッシュメモ
リは、主記憶からアクセス対象データを第１階層のキャ
ッシュメモリに登録する一連の処理に際して自身に登録
不可能なデータが発生した場合は登録不可能なデータを
第ｋ階層のキャッシュメモリへ転送し、第ｋ階層のキャ
ッシュメモリは、登録不可能なデータが自身に存在しな
い場合にのみ登録すべくなしてあることを特徴とする。

【００５７】第６の発明は、データ処理装置と主記憶と
の間にｎ階層（但し、ｎ≧２）以上のキャッシュメモリ
が配列されており、データ処理装置に最も近い第１階層
のキャッシュメモリは、データ処理装置と第２階層のキ
ャッシュメモリとにデータアクセスのためのアドレスバ
スとデータ転送のためのデータバスとでそれぞれ接続さ
れており、主記憶に最も近い第ｎ階層のキャッシュメモ
リは、第（ｎ−１）階層のキャッシュメモリと主記憶と
に他のアドレスバスとデータバスとでそれぞれ接続され
ており、第ｍ階層（但し、２≦ｍ＜ｎ）のキャッシュメ
モリは、第（ｍ−１）階層のキャッシュメモリと第（ｍ
＋１）階層のキャッシュメモリとに他のアドレスバスと
データバスとでそれぞれ接続されたデータ処理システム
において、第２階層以降の第ｍ階層（但し、２≦ｍ≦
ｎ）のキャッシュメモリは、第（ｍ−１）階層のキャッ
シュメモリからのデータリードアクセス要求に際して、
自身にアクセス対象データが存在する場合にアクセス対
象データを第１階層のキャッシュメモリへ転送し、第
（ｋ−１）階層（但し、１≦ｋ＜ｎ）のキャッシュメモ
リは、アクセス対象データを第１階層のキャッシュメモ
リに登録する一連の処理に際して、登録不可能なデータ
が自身に発生した場合は登録不可能なデータを第ｋ階層
のキャッシュメモリへ転送し、第ｋ階層のキャッシュメ
モリは、登録不可能なデータが自身に存在しない場合に
のみアクセス対象データが存在していた部分に登録すべ
くなしてあることを特徴とする。

【００５８】第７の発明の複数階層のキャッシュメモリ
を備えたデータ処理システムは、第１の発明と第４の発
明との機能を併せて有する。

【００５９】第８の発明の複数階層のキャッシュメモリ
を備えたデータ処理システムは、第４の発明と第５の発
明との機能を併せて有する。

【００６０】第９の発明の複数階層のキャッシュメモリ
を備えたデータ処理システムは、第４の発明と第６の発
明との機能を併せて有する。

【００６１】第１０の発明は、データ処理装置と主記憶
との間にｎ階層（但し、ｎ≧２）以上のキャッシュメモ
リが配列されており、キャッシュメモリは全て、データ
処理装置にデータアクセスのためのアドレスバスとデー
タ転送のためのデータバスとで接続されており、主記憶
に最も近い第ｎ階層のキャッシュメモリは、主記憶に他
のアドレスバスとデータバスとで接続されたデータ処理
システムにおいて、第１階層のキャッシュメモリは、デ
ータ処理装置からのデータリードアクセス要求に際し
て、アクセス対象データが自身に存在しない場合は第２
階層のキャッシュメモリにデータリードアクセス要求を
出力し、第２階層以降のキャッシュメモリ全てにおいて
もアクセス対象データが存在しない場合は主記憶から直
接転送されるアクセス対象データを登録し、第２階層以
降の第ｍ階層（但し、２≦ｍ≦ｎ）のキャッシュメモリ
は、第（ｍ−１）階層のキャッシュメモリからのデータ
リードアクセス要求に際して、アクセス対象データが自
身に存在しない場合には要求に対するデータを取り込ま
ず、第ｋ階層（但し、１≦ｋ＜ｎ）のキャッシュメモリ
は、主記憶からアクセス対象データを第１階層のキャッ
シュメモリに登録する一連の処理に際して、第（ｋ−
１）階層のキャッシュメモリで登録不可能なデータが発
生した場合は登録不可能なデータを自身に登録すべくな
してあることを特徴とする。

【００６２】第１１の発明は、データ処理装置と主記憶
との間にｎ階層（但し、ｎ≧２）以上のキャッシュメモ
リが配列されており、データ処理装置に最も近い第１階
層のキャッシュメモリは、データ処理装置と主記憶とに
データアクセスのためのアドレスバスとデータ転送のた
めのデータバスとでそれぞれ接続されており、主記憶に
最も近い第ｎ階層のキャッシュメモリは、第（ｎ−１）
階層のキャッシュメモリに他のアドレスバスとデータバ
スとで接続されており、第ｍ階層（但し、２≦ｍ＜ｎ）
のキャッシュメモリは、第（ｍ−１）階層のキャッシュ
メモリと第（ｍ＋１）階層のキャッシュメモリとに他の
アドレスバスとデータバスとでそれぞれ接続されたデー
タ処理システムであって、第１階層のキャッシュメモリ
は、データ処理装置からのデータリードアクセス要求に
際して、アクセス対象データが自身に存在しない場合は
第２階層のキャッシュメモリにデータリードアクセス要
求を出力し、第２階層以降のキャッシュメモリ全てにお
いてもアクセス対象データが存在しない場合は主記憶か
ら直接転送されるアクセス対象データを登録し、第２階
層以降の第ｍ階層（但し、２≦ｍ≦ｎ）のキャッシュメ
モリは、第（ｍ−１）階層のキャッシュメモリからのデ
ータリードアクセス要求に際して、アクセス対象データ
が自身に存在しない場合には要求に対するデータを取り
込まず、第ｋ階層（但し、１≦ｋ＜ｎ）のキャッシュメ
モリは、主記憶からアクセス対象データを第１階層のキ
ャッシュメモリに登録する一連の処理に際して、第（ｋ
−１）階層のキャッシュメモリで登録不可能なデータが
発生した場合は登録不可能なデータを自身に登録すべく
なしてあることを特徴とする。

【００６３】第１２の発明は、データ処理装置と主記憶
との間にｎ階層（但し、ｎ≧２）以上のキャッシュメモ
リが配列されており、キャッシュメモリは全て、データ
処理装置にデータアクセスのためのアドレスバスとデー
タ転送のためのデータバスとで接続されており、データ
処理装置に最も近い第１階層のキャッシュメモリは、主
記憶に他のアドレスバスとデータバスとで接続されたデ
ータ処理システムにおいて、第１階層のキャッシュメモ
リは、データ処理装置からのデータリードアクセス要求
に際して、アクセス対象データが自身に存在しない場合
は第２階層のキャッシュメモリにデータリードアクセス
要求を出力し、第２階層以降のキャッシュメモリ全てに
おいてもアクセス対象データが存在しない場合は主記憶
から直接転送されるアクセス対象データを登録し、第２
階層以降の第ｍ階層（但し、２≦ｍ≦ｎ）のキャッシュ
メモリは、第（ｍ−１）階層のキャッシュメモリからの
データリードアクセス要求に際して、アクセス対象デー
タが自身に存在しない場合には要求に対するデータを取
り込まず、第ｋ階層（但し、１≦ｋ＜ｎ）のキャッシュ
メモリは、主記憶からアクセス対象データを第１階層の
キャッシュメモリに登録する一連の処理に際して、第
（ｋ−１）階層のキャッシュメモリで登録不可能なデー
タが発生した場合は登録不可能なデータを自身に登録す
べくなしてあることを特徴とする。

【００６４】第１３の発明は、データ処理装置と主記憶
との間にｎ階層（但し、ｎ≧２）以上のキャッシュメモ
リが配列されており、データ処理装置に最も近い第１階
層のキャッシュメモリは、データ処理装置と第２階層の
キャッシュメモリとにデータアクセスのためのアドレス
バスとデータ転送のためのデータバスとでそれぞれ接続
されており、主記憶に最も近い第ｎ階層のキャッシュメ
モリは、第（ｎ−１）階層のキャッシュメモリと主記憶
とに他のアドレスバスとデータバスとでそれぞれ接続さ
れており、第ｍ階層（但し、２≦ｍ＜ｎ）のキャッシュ
メモリは、第（ｍ−１）階層のキャッシュメモリと第
（ｍ＋１）階層のキャッシュメモリとに他のアドレスバ
スとデータバスとでそれぞれ接続されたデータ処理シス
テムにおいて、第１階層のキャッシュメモリは、データ
処理装置からのデータリードアクセス要求に際して、ア
クセス対象の第１のデータが自身に存在しない場合は主
記憶から転送される第１のデータを登録し、第２階層以
降の第２のキャッシュメモリは、上位階層の第１キャッ
シュメモリからのデータリードアクセスに際して、アク
セス対象の第２のデータが自身に存在しない場合は下位
階層の第３のキャッシュメモリに第２のデータに対する
データリードアクセス要求と第２のデータに連続する第
３のデータに対するデータリードアクセス要求とを出力
し、主記憶から転送される第２のデータは書き込まず
に、主記憶から転送される第３のデータを登録すべくな
してあることを特徴とする。

【００６５】第１４の発明は、データ処理装置と主記憶
との間にｎ階層以上（但し、ｎ≧１）のキャッシュメモ
リを備え、キャッシュメモリの内少なくとも１つが、デ
ータリードアクセス要求に際して、アクセス対象の第１
のデータが自身に存在しない場合はより下位階層のキャ
ッシュメモリまたは主記憶に第１のデータのリードアク
セス要求を行い、上位階層のキャッシュメモリまたはデ
ータ処理装置からのデータリードアクセス要求が存在し
なくとも、第１のデータの近傍に存在する第２のデータ
をより下位階層のキャッシュメモリまたは主記憶にリー
ドアクセスすべくなしてあるデータ処理システムにおい
て、キャッシュメモリは、第２のデータのリードアクセ
スを行うか否かを判断するためのプリフェッチ抑制回路
を備えたことを特徴とする。

【００６６】第１５の発明は、ｎ個（但し、ｎ≧２）の
データ処理装置と主記憶との間にｍ階層以上（但し、ｍ
≧２）のキャッシュメモリを備えたデータ処理システム
において、第ｉ番（但し、１≦ｉ≦ｎ）のデータ処理装
置に最も近い第ｉ系列の第１階層のキャッシュメモリ
は、第ｉ番のデータ処理装置と第ｉ系列の第２階層のキ
ャッシュメモリとにデータアクセスのためのアドレスバ
スとデータ転送のためのデータバスとで接続されてお
り、主記憶に最も近い第ｍ階層のキャッシュメモリは、
第（ｍ−１）階層のキャッシュメモリと主記憶とに他の
アドレスバスとデータバスとで接続されており、第ｉ系
列の第ｋ階層（但し、２≦ｋ＜ｍ）のキャッシュメモリ
は、第ｉ系列の第（ｋ−１）階層のキャッシュメモリと
第ｊ系列（但し、１≦ｊ≦ｎ）の第ｌ階層（但し、２≦
ｌ＜ｍ−１）のキャッシュメモリと第（ｋ＋１）階層の
キャッシュメモリとに他のアドレスバスとデータバスと
で接続されており、第ｐ階層（但し、２≦ｐ＜ｍ、ｐ≠
ｋ）のキャッシュメモリは、第（ｐ−１）階層のキャッ
シュメモリと第（ｐ＋１）階層のキャッシュメモリとに
他のアドレスバスとデータバスとで接続されたデータ処
理システムにおいて、第１階層のキャッシュメモリはデ
ータ処理装置からのデータリードアクセス要求に際し
て、アクセス対象データが自身に存在しない場合は下位
階層のキャッシュメモリまたは主記憶から転送されるア
クセス対象データを登録し、第ｋ階層のキャッシュメモ
リは、上位階層のキャッシュメモリからのデータリード
アクセス要求に際して、アクセス対象データが自身に存
在しない場合は下位階層のキャッシュメモリまたは主記
憶から転送されるアクセス対象データを登録し、第ｐ階
層のキャッシュメモリは、上位階層のキャッシュメモリ
からのデータリードアクセスに際して、アクセス対象デ
ータが自身に存在しない場合は下位階層のキャッシュメ
モリまたは主記憶から転送されるアクセス対象データを
登録しないようになしてあることを特徴とする。

【００６７】第１６の発明は、ｎ個（但し、ｎ≧２）の
データ処理装置と主記憶との間にｍ階層以上（但し、ｍ
≧２）のキャッシュメモリを備えたデータ処理システム
において、第ｉ番（但し、１≦ｉ≦ｎ）のデータ処理装
置に最も近い第ｉ系列の第１階層のキャッシュメモリ
は、第ｉ番のデータ処理装置と第ｉ系列の第２階層のキ
ャッシュメモリとにデータアクセスのためのアドレスバ
スとデータ転送のためのデータバスとで接続されてお
り、主記憶に最も近い第ｍ階層のキャッシュメモリは、
第（ｍ−１）階層のキャッシュメモリと主記憶とに他の
アドレスバスとデータバスとで接続されており、第ｉ系
列の第ｋ階層（但し、２≦ｋ＜ｍ）のキャッシュメモリ
は、第ｉ系列の第（ｋ−１）階層のキャッシュメモリと
第ｊ系列（但し、１≦ｊ≦ｎ）の第ｌ階層（但し、２≦
ｌ＜ｍ−１）のキャッシュメモリと第（ｋ＋１）階層の
キャッシュメモリとに他のアドレスバスとデータバスと
で接続されており、第ｐ階層（但し、２≦ｐ＜ｍ、ｐ≠
ｋ）のキャッシュメモリは、第（ｐ−１）階層のキャッ
シュメモリと第（ｐ＋１）階層のキャッシュメモリとに
他のアドレスバスとデータバスとで接続されたデータ処
理システムにおいて、第１階層のキャッシュメモリは、
データ処理装置からのデータリードアクセス要求に際し
て、アクセス対象データが自身に存在する場合はデータ
処理装置へアクセス対象データを出力し、第ｋ階層のキ
ャッシュメモリは、上位階層のキャッシュメモリからの
データリードアクセス要求に際して、アクセス対象デー
タが自身に存在する場合はデータ処理装置または上位階
層のキャッシュメモリへアクセス対象データを出力し、
第ｐ階層のキャッシュメモリは、上位階層のキャッシュ
メモリからのデータリードアクセスに際して、アクセス
対象データが自身に存在する場合はデータ処理装置また
は上位階層のキャッシュメモリへアクセス対象データを
出力し、その後、自身に存在しているアクセス対象デー
タを無効化すべくなしてあることを特徴とする。

【００６８】第１７の発明は、データ処理装置と主記憶
との間にｎ階層（但し、ｎ≧２）以上のキャッシュメモ
リを備え、データ処理装置に最も近い第１階層のキャッ
シュメモリは、データ処理装置と第２階層のキャッシュ
メモリとにデータアクセスのためのアドレスバスとデー
タ転送のためのデータバスとで接続されており、主記憶
に最も近い第ｎ階層のキャッシュメモリは、第（ｎ−
１）階層のキャッシュメモリと主記憶とに他のアドレス
バスとデータバスとで接続されており、第ｍ階層（但
し、２≦ｍ＜ｎ）のキャッシュメモリは、第（ｍ−１）
階層のキャッシュメモリと第（ｍ＋１）階層のキャッシ
ュメモリとに他のアドレスバスとデータバスとで接続さ
れたデータ処理システムにおいて、第１階層のキャッシ
ュメモリは、データ処理装置からのデータリードアクセ
ス要求に際して、アクセス対象データが自身に存在しな
い場合は下位階層のキャッシュメモリまたは主記憶から
転送されるアクセス対象データを登録し、第ｍ階層のキ
ャッシュメモリは、上位階層のキャッシュメモリからの
データリードアクセスに際して、アクセス対象データが
自身に存在しない場合は下位階層のキャッシュメモリま
たは主記憶から転送されるアクセス対象データを登録せ
ず、上位階層のキャッシュメモリからのライトデータを
登録するべくなしてあるデータ処理システムにおいて、
データ処理装置またはキャッシュメモリ以外の装置が主
記憶装置のデータを書き換えた場合に、第ｎ階層（但
し、２≦ｍ＜ｎ）のキャッシュメモリは、第（ｍ−１）
階層のキャッシュメモリにデータが登録されていない場
合は第ｎ階層のキャッシュメモリに第１のデータが登録
されているかを検索し、登録されていない場合は次段の
第（ｍ＋１）階層のキャッシュメモリに第１のデータを
検索させ、第ｍ階層のキャッシュメモリに第１のデータ
が登録されている場合は次段の第（ｍ＋１）階層のキャ
ッシュメモリに第１のデータを検索させないようになし
てあることを特徴とする。

【００６９】第１８の発明は、データ処理装置と主記憶
との間にｎ階層（但し、ｎ≧２）以上のキャッシュメモ
リを備え、データ処理装置に最も近い第１階層のキャッ
シュメモリは、データ処理装置と第２階層のキャッシュ
メモリとにデータアクセスのためのアドレスバスとデー
タ転送のためのデータバスとで接続されており、主記憶
に最も近い第ｎ階層のキャッシュメモリは、第（ｎ−
１）階層のキャッシュメモリと主記憶とに他のアドレス
バスとデータバスとで接続されており、第ｍ階層（但
し、２≦ｍ＜ｎ）のキャッシュメモリは、第（ｍ−１）
階層のキャッシュメモリと第（ｍ＋１）階層のキャッシ
ュメモリとに他のアドレスバスとデータバスとで接続さ
れており、第１階層のキャッシュメモリはデータ処理装
置からのデータリードアクセス要求に際して、アクセス
対象データが自身に存在しない場合は下位階層のキャッ
シュメモリまたは主記憶から転送されるデータを登録
し、第ｍ階層のキャッシュメモリは、上位階層のキャッ
シュメモリからのデータリードアクセスに際して、アク
セス対象データが自身に存在しない場合は下位階層のキ
ャッシュメモリまたは主記憶から転送されるデータを登
録せず、上位階層のキャッシュメモリからのライトデー
タを登録すべくなしてあるデータ処理システムにおい
て、データ処理装置またはキャッシュメモリ以外の装置
が主記憶装置のデータを書き換えた場合に、第ｎ階層
（但し、２≦ｍ＜ｎ）のキャッシュメモリは、第（ｍ−
１）階層のキャッシュメモリにデータが登録されていな
い場合は第ｎ階層のキャッシュメモリにデータが登録さ
れているか検索させ、登録されていない場合は次段の第
（ｍ＋１）階層のキャッシュメモリにデータを検索さ
せ、第ｍ階層のキャッシュメモリにデータが登録されて
いる場合は次段の第（ｍ＋１）階層のキャッシュメモリ
にデータの検索をさせないようになしてあることを特徴
とする。

【００７０】

【作用】本発明の複数階層のキャッシュメモリを備えた
データ処理システムでは、データ処理装置からのデータ
リードアクセス要求に対応する主記憶上のデータが全て
のキャッシュメモリに登録されるのではなく、極力ある
いは完全に一つのキャッシュメモリにのみ登録される。
従って、主記憶上の同一データが異なるキャッシュメモ
リに重複して登録される可能性が低くなり、その分だけ
より多くのデータがキャッシュメモリ全体に登録可能に
なる。

【００７１】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。図１のブロック図に、本発明のデータ処
理システムの第１の発明の第１の実施例としての２階層
のキャッシュメモリを備えたデータ処理システムの構成
例を示す。

【００７２】図１において、参照符号100 はデータ処理
装置を、10はデータ処理装置100 に接続された１次キャ
ッシュメモリを、11は１次キャッシュメモリ10に接続さ
れた２次キャッシュメモリを、103 は２次キャッシュメ
モリ11に接続された主記憶をそれぞれ示している。

【００７３】なお、本発明のデータ処理システムにおい
ても前述の従来例と同様に、主記憶103 は数メガバイト
乃至数百メガバイトの容量を有する比較的アクセス速度
の低いメモリで構成されているのに対し、２次キャッシ
ュメモリ11は十数キロバイト乃至数百キロバイトのメモ
リで構成されており、１次キャッシュメモリ10は数キロ
バイトのメモリで構成されている。

【００７４】データアクセス速度に関しては、主記憶10
3 が一般に百数十nsecでデータアクセス可能であるのに
対して、２次キャッシュメモリ11は十数nsec乃至数十ns
ecでデータアクセス可能であり、１次キャッシュメモリ
10は数nsec乃至十数nsecでデータアクセス可能である。
即ち、主記憶103 ，２次キャッシュメモリ11，１次キャ
ッシュメモリ10の順に、小容量になる反面、高速にデー
タアクセス可能となる。従って、主記憶103 のデータの
一部のコピーをキャッシュメモリ10, 11に予め登録して
おくことにより、主記憶103 をアクセスすることなく高
速にデータアクセス可能となる。更に、データ処理装置
100 が１次キャッシュメモリ10をアクセスする場合は、
データ処理装置100 の処理速度以上に高速でアクセス可
能である。

【００７５】また一般に、このようなデータ処理システ
ムにおいては、１次キャッシュメモリ10はデータ処理装
置100 と２次キャッシュメモリ11との間でのみデータの
やり取りが可能であり、また２次キャッシュメモリ11は
１次キャッシュメモリ10と主記憶103 との間でのみデー
タアクセスが可能である。そしてデータ処理装置100と
主記憶103 間との間ではダイレクトなデータアクセスは
出来ない。

【００７６】次に、図１に示されている本発明のデータ
処理システムの動作について説明する。

【００７７】本発明のデータ処理システムのデータアク
セスの動作において、図24に示す従来のデータ処理シス
テムと異なる動作をするのは、２次キャッシュメモリ11
でキャッシュリードヒットした場合のみである。

【００７８】データ処理装置100 においてデータリード
アクセス要求が発生した場合、データ処理装置100 はま
ず１次キャッシュメモリ10に対してデータリードアクセ
ス(104) を行う。そして、１次キャッシュメモリ10にお
いてキャッシュミス (要求されたデータがキャッシュメ
モリ内に登録されていない状態) が発生した場合、１次
キャッシュメモリ10から２次キャッシュメモリ11に対し
てデータリードアクセス(105) が行われる。更に、２次
キャッシュメモリ11においてもキャッシュミスが発生し
た場合には、２次キャッシュメモリ11から主記憶103 に
対してデータリードアクセス(106) が行われる。

【００７９】この２次キャッシュメモリ11から主記憶10
3 に対するデータリードアクセス要求により主記憶103
から読み出されたデータは２次キャッシュメモリ11に転
送・登録(112) され、更に１次キャッシュメモリ10に転
送・登録(111) された上でデータ処理装置100 へ転送(1
10) される。しかし、１次キャッシュメモリ10に対する
データリードアクセス(104) でキャッシュヒットした場
合には、そのデータ（以下、ヒットデータという) はそ
のままデータ処理装置100 へ転送(110) される。この場
合、２次キャッシュメモリ11及び主記憶103 に対するデ
ータリードアクセス(105, 106)は行われない。

【００８０】また、データ処理装置100 においてデータ
ライトアクセス要求が発生した場合、１次，２次キャッ
シュメモリ10, 11共にライトスルー方式のキャッシュメ
モリであれば、必ず１次キャッシュメモリ10に対して
も、２次キャッシュメモリ11に対しても、主記憶103 に
対してもデータライトアクセス(104, 105, 106) が行わ
れる。

【００８１】この際に１次キャッシュメモリ10, ２次キ
ャッシュメモリ11及び主記憶103 にライトされるデータ
は、データ処理装置100 から参照符号107 →108 →109
の経路で転送される。そして、１次，２次キャッシュメ
モリ10, 11、更に主記憶103でキャッシュライトヒット
した場合にはデータの更新が実行される。具体的には、
キャッシュメモリ内のヒットデータがデータ処理装置10
0 から転送されてきたデータにより上書きされる。この
ような処理により、ライトスルー方式のキャッシュメモ
リでは、データの一貫性が維持される。

【００８２】また、データ処理装置100 からのデータリ
ードアクセス要求に対して２次キャッシュメモリ11でキ
ャッシュリードヒットした場合には、２次キャッシュメ
モリ11内のヒットデータ(A) は１次キャッシュメモリ10
へ転送(14)された後に無効化される。つまり、２次キャ
ッシュメモリ11でキャッシュヒットが生じる都度、その
ヒットデータは１次キャッシュメモリ10へ転送されて登
録されると共に、２次キャッシュメモリ11内では無効化
される。このため、本発明のデータ処理システムでは、
キャッシュメモリ全体としては２次キャッシュメモリ11
の容量以上のデータを登録することが可能となる。この
ことはキャッシュメモリ全体としてのヒット率を向上さ
せることになり、ヒット率の向上はデータアクセスの高
速化につながる。即ち、従来のシステムに比して、デー
タ処理装置100 はより多くのデータを高速にアクセスす
ることが可能になる。

【００８３】図２, 図３に、図１に示されている本発明
のデータ処理システムの１次キャッシュメモリ10と２次
キャッシュメモリ11とを接続した場合の回路構成例のブ
ロック図を示す。なお、図２においてはデータ処理装置
100 と２次キャッシュメモリ11との間に接続されている
１次キャッシュメモリ10が、図３においては主記憶103
と１次キャッシュメモリ10との間に接続されている２次
キャッシュメモリ11がそれぞれ示されている。

【００８４】本発明のデータ処理システムの１次キャッ
シュメモリ10及び２次キャッシュメモリ11はいずれも基
本的には前述の図25に示されている従来の一般的なキャ
ッシュメモリと同様の構成であるが、２次キャッシュメ
モリ11のキャッシュヒット／ミス信号生成部36からバリ
ッドビットのインバリデート信号41を出力する点が異な
る。

【００８５】なお、図２, 図３に示されている両キャッ
シュメモリ10, 11はいずれも４ウェイセットアソシアテ
ィブ方式である。但し、２次キャッシュメモリ11の容量
の方が１次キャッシュメモリ10の容量より大きい。

【００８６】図２, 図３において、１次キャッシュメモ
リ10と２次キャッシュメモリ11とはキャッシュヒット／
ミス信号生成部36の構成のみが異なる。参照符号33は主
記憶103 のデータの一部 (１次キャッシュメモリ10では
それに加えて２次キャッシュメモリ11のデータの一部)
をコピーして記憶するデータ部を、31はデータ部33に記
憶されているデータに対するアドレスの一部を記憶する
タグ部を、32はエントリ毎にデータ部33のデータが有効
であるか無効であるかを示すバリッドビットを、30はエ
ントリの一つを選択するデコーダをそれぞれ示してい
る。なお、データ部33へのデータの入出力はエントリ単
位で行われる。

【００８７】また、参照符号36はキャッシュアクセス時
に入力アドレスとタグ情報とを比較した後にキャッシュ
ヒット／ミス信号を生成するキャッシュヒット／ミス信
号生成部を、37はキャッシュヒット時にデータ部33から
データを読み出す出力バッファを、35はキャッシュミス
時にデータバス63または65からデータを取り込むライン
バッファをそれぞれ示している。但し、２次キャッシュ
メモリ11のキャッシュヒット／ミス信号生成部36は、リ
ードヒットした場合にはインバリデート信号41を出力す
る。

【００８８】更にこの図２, 図３に示されている１次キ
ャッシュメモリ10及び２次キャッシュメモリ11はいずれ
もは４ウェイセットアソシアティブ方式であるので、タ
グ部31，データ部33，バリッドビット部32，デコーダ3
0，キャッシュヒット／ミス信号生成部36がそれぞれウ
ェイ０〜３用に４セット備えられている。一般にキャッ
シュミス時に、ラインバッファ35に取り込まれたデータ
を、ウェイ0 〜3 のいずれのウェイに登録するかの選択
はLRU(Least Recently Used)アルゴリズム制御回路等で
行われるが、この LRU制御のための回路は図２, 図３に
は示されていない。

【００８９】また、参照符号60は１次キャッシュメモリ
10とデータ処理装置100 とを接続するアドレスバス（１
次キャッシュメモリ10の入力アドレスバス）を、67は１
次キャッシュメモリ10の出力バッファ37とデータ処理装
置100 とを接続するデータバスを、62は２次キャッシュ
メモリ11と主記憶103 とを接続するアドレスバス（２次
キャッシュメモリ11の出力アドレスバス）を、63は２次
キャッシュメモリ11のラインバッファ35と主記憶103 と
を接続するデータバスを、61は１次キャッシュメモリ10
と２次キャッシュメモリ11とを接続するアドレスバス
（１次キャッシュメモリ10の出力アドレスバスであり且
つ２次キャッシュメモリ11の入力アドレスバス）を、65
は１次キャッシュメモリ10のラインバッファ35と２次キ
ャッシュメモリ11の出力バッファ37とを接続するデータ
バスをそれぞれ示している。

【００９０】なお、データバス67とデータバス65とは１
次キャッシュメモリ10内でバイパス経路66にて、データ
バス63とデータバス65とは２次キャッシュメモリ11内で
バイパス経路64にてそれぞれ接続されている。

【００９１】次に、図２, 図３に示されている両キャッ
シュメモリ10, 11の基本的な動作について説明する。ま
ず、データ処理装置100 または１次キャッシュメモリ10
でデータリードアクセス要求が発生した場合、データを
リードするためのアドレスが入力アドレスバス60または
61から入力される。このアドレスは、キャッシュヒット
／ミス信号生成部36とデコーダ30とキャッシュミス時の
タグ登録用のラッチ34とに入力される。

【００９２】デコーダ30では、アドレスの内の数ビット
をデコードしてエントリ選択信号を出力し、タグ部31，
バリッドビット部32，データ部33それぞれのエントリの
一つを選択する。そしてキャッシュヒット／ミス信号生
成部36では、その選択されたエントリのタグ90a とバリ
ッドビット90b とをタグ部31, バリッドビット部32から
読み込む。

【００９３】タグ90a とアドレスとを比較し、その結果
が一致し且つバリッドビット90b が有効であれば、１次
キャッシュメモリ10のキャッシュヒット／ミス信号生成
部36はキャッシュリードヒット信号39を、２次キャッシ
ュメモリ11のキャッシュヒット／ミス信号生成部36はキ
ャッシュリードヒット信号39及びインバリデート信号41
を出力する。逆に、タグ90a とアドレスとの比較結果が
不一致であるかまたはバリッドビット90b が無効であれ
ば、キャッシュヒット／ミス信号生成部36はキャッシュ
リードミス信号38を出力する。

【００９４】キャッシュヒット／ミス信号生成部36から
キャッシュリードヒット信号39が出力された場合は、デ
コーダ30により選択されたエントリ90c のデータがデー
タ部33から出力されて出力バッファ37に取り込まれる。
この出力バッファ37に取り込まれたデータは、アクセス
要求に対するデータ（ヒットデータ）としてそれぞれの
キャッシュメモリ10または11外部へ出力される。

【００９５】また、キャッシュヒット／ミス信号生成部
36からキャッシュリードミス信号38が出力された場合
は、出力アドレスバス61または62から２次キャッシュメ
モリ11または主記憶103 へアドレスを出力することによ
りそれらに対してりリードアクセスを行う。このデータ
リードアクセス要求に対して転送されてきたデータは、
データバス63から２次キャッシュメモリ11のラインバッ
ファ35またはデータバス65から１次キャッシュメモリ10
のラインバッファ35に取り込まれる。そして、ラインバ
ッファ35へのデータ転送が終了すれば直ちにそのデータ
は選択されたウェイの選択されたエントリ90a, 90cにタ
グと共に登録される。この際、同一のエントリに対応す
るバリッドビット90b もセットされる。

【００９６】このデータの登録の際にいずれのウェイに
データを登録するかの決定は前述したように LRUアルゴ
リズム等で制御される。また、データバス63または65か
ら入力されてきたデータは、２次キャッシュメモリ11の
ラインバッファ35または１次キャッシュメモリ10のライ
ンバッファ35に取り込まれると同時にバイパス経路64を
通じてデータバス65へ、またはバイパス経路66を通じて
データバス67へも直接出力される。このようなキャッシ
ュメモリにより、本発明のデータ処理システムはキャッ
シュミス時にはより高速に要求元にデータを転送するこ
とができる。

【００９７】また、データ処理装置100 においてデータ
ライトアクセス要求が発生した場合には、データをライ
トするためのアドレスが入力アドレスバス60または61か
ら入力される。そのアドレスは、データリード時と同様
にキャッシュヒット／ミス信号生成部36とデコーダ30と
キャッシュミス時のタグ登録用のラッチ34とに入力され
ると同時に、デコーダ30によりタグ部31，バリッドビッ
ト部32，データ部33のエントリの一つが選択される。そ
して、選択されたタグ部31，バリッドビット部32の値は
キャッシュヒット／ミス信号生成部36に読み込まれてキ
ャッシュヒット／ミスの判定に用いられる。

【００９８】キャッシュライトヒットした場合には、キ
ャッシュメモリ内のヒットデータを更新する必要が生じ
る。即ち、データバス67または65から転送されてきたデ
ータがバイパス経路66を通じてデータバス65へ、または
バイパス経路64を通じてデータバス63に出力されてライ
ンバッファ35に取り込まれる。そして、キャッシュライ
トヒット信号40によりそのラインバッファ35内に保持さ
れているデータはタグと共に登録される。キャッシュラ
イトミスした場合には、キャッシュメモリ内のデータを
更新する必要はないのでキャッシュメモリ内では何の処
理も実行されない。

【００９９】次に、図２, 図３に示されている１次，２
次キャッシュメモリ10, 11を接続した場合の構成の動作
について説明する。まずデータ処理装置100 においてデ
ータリードアクセス要求が発生すると、そのデータに対
するアドレスが入力アドレスバス60から１次キャッシュ
メモリ10に入力される。

【０１００】１次キャッシュメモリ10でキャッシュリー
ドミスした場合には、１次キャッシュメモリ10のキャッ
シュヒット／ミス信号生成部36からキャッシュリードミ
ス信号38が出力されることにより、出力アドレスバス61
からアドレスが出力されて２次キャッシュメモリ11に対
してデータリードアクセスが行われる。２次キャッシュ
メモリ11でも同様にキャッシュリードミスした場合に
は、２次キャッシュメモリ11のキャッシュヒット／ミス
信号生成部36からキャッシュリードミス信号38が出力さ
れることにより、出力アドレスバス62からアドレスが出
力されて主記憶103 に対してデータリードアクセス(10
6) が行われる。

【０１０１】そして、このデータリードアクセスに応じ
て主記憶103 から読み出されたデータは、データバス63
から２次キャッシュメモリ11へ転送されてそのラインバ
ッファ35に取り込まれ、２次キャッシュメモリ11の選択
されたエントリに登録されると同時に、バイパス経路64
からデータバス65へ出力されて１次キャッシュメモリ10
へ転送される。

【０１０２】１次キャッシュメモリ10では、データバス
65から転送されてきたデータを選択されたエントリにそ
のラインバッファ35経由で登録すると同時に、バイパス
経路66からデータバス67へ出力してデータ処理装置100
へ転送する。このように１次キャッシュメモリ10及び２
次キャッシュメモリ11のいずれにおいてもキャッシュリ
ードミスした場合には、主記憶103 からリードされたデ
ータが１次，２次キャッシュメモリ10, 11の双方に登録
されてた上でデータ処理装置100 へ転送される。

【０１０３】次に、１次キャッシュメモリ10に対するア
クセスでキャッシュリードミスしたが、２次キャッシュ
メモリ11に対するアクセスではキャッシュリードヒット
した場合について説明する。

【０１０４】２次キャッシュメモリ11でキャッシュリー
ドヒットした場合、そのヒットデータ(A) 、即ち選択さ
れたエントリ90c のデータがキャッシュリードヒット信
号39により出力バッファ37に取り込まれる。そして、そ
のヒットデータ(A) はデータバス65を通じて１次キャッ
シュメモリ10へ転送される。

【０１０５】これと同時に、２次キャッシュメモリ11の
キャッシュヒット／ミス信号生成部36からはインバリデ
ート信号41が２次キャッシュメモリ11内のヒットデータ
(A)が登録されていたデータ部33のライン90c を無効化
するために出力され、対応するバリッドビット部32のバ
リッドビット90b がネゲートされる。これにより、ヒッ
トデータ(A) は１次キャッシュメモリ10にのみ存在する
ことになり、２次キャッシュメモリ11のデータ部33のヒ
ットデータ(A) が存在していたデータ部33の部分90c に
は、新たなデータを主記憶103 から登録することが可能
となる。

【０１０６】即ち、２次キャッシュメモリ11でキャッシ
ュリードヒットした場合は、１次キャッシュメモリ10に
のみそのヒットデータ(A) が登録され、２次キャッシュ
メモリ11には新たなデータを登録することが可能とな
る。従って、本発明のデータ処理システムでは、従来の
データ処理システムに比べてより多くのデータをキャッ
シュメモリ全体に登録することが可能となる。

【０１０７】なお、上述のようにして２次キャッシュメ
モリ11でキャッシュリードヒットしてヒットデータ(A)
が１次キャッシュメモリ10へ転送されると、１次キャッ
シュメモリ10ではそのラインバッファ35を経由して選択
されたエントリにデータを登録すると同時に、バイパス
経路66からデータバス67へ出力しデータ処理装置100へ
転送する。

【０１０８】次に１次キャッシュメモリ10に対するアク
セスに際してキャッシュリードヒットした場合について
説明する。１次キャッシュメモリ10でキャッシュリード
ヒットした場合には、選択されたエントリのデータがキ
ャッシュリードヒット信号39により出力バッファ37に取
り込まれてデータ処理装置100 へ転送される。この場合
には、１次キャッシュメモリ10から２次キャッシュメモ
リ11に対するデータリードアクセスは行われない。

【０１０９】次に、データ処理装置100 においてデータ
ライトアクセス要求が発生した場合について説明する。
１次，２次キャッシュメモリ10, 11共にライトスルー方
式である場合は、データライトアクセスはキャッシュラ
イトヒット／ミスにかかわらず１次，２次キャッシュメ
モリ10, 11の双方に対して実行される。

【０１１０】このため、データライトのためのアドレス
は、アドレスバス60→61→62の経路で１次，２次キャッ
シュメモリ10, 11の双方に入力される。また、両キャッ
シュメモリ10, 11を更新するためのデータは、データバ
スとバイパス経路とを通じて転送される。即ち、参照符
号67→66→65→64→63の経路で転送され、１次，２次キ
ャッシュメモリ10, 11のラインバッファ35にそれぞれ一
旦保持される。

【０１１１】そして１次，２次キャッシュメモリ10, 11
でキャッシュライトヒットすれば、それぞれのラインバ
ッファ35に保持されているデータがキャッシュライトヒ
ット信号40によりタグと共に両キャッシュメモリ10, 11
に登録される。更に、データライトアクセスは、２次キ
ャッシュメモリ11から出力されたアドレスとデータとに
より主記憶103 に対しても実行される。

【０１１２】図４のブロック図に、図１に示されている
本発明のデータ処理システムの第１の発明を実現するた
めの他の実施例を示す。図１に示されている本発明のデ
ータ処理システムでは、２次キャッシュメモリにおいて
キャッシュリードヒットした際にヒットデータが登録さ
れていたデータ部33のデータラインを無効化するための
手段、即ちインバリデート信号41を発生するキャッシュ
ヒット／ミス信号生成部36を２次キャッシュメモリ自身
に内蔵している。

【０１１３】それに対して図４のブロック図に示す実施
例では、図１に示されているデータ処理システムと同一
の機能を実現するために、従来と同様の２次キャッシュ
メモリ102 に外部回路を備えている。具体的には、図24
に示されている従来同様のデータ処理システムに加え
て、図４に示されている本発明の第１の発明の第２の実
施例では、２次キャッシュメモリインバリデート回路２
を備えている。他の構成は図24に示されている従来のデ
ータ処理システムと同様である。

【０１１４】２次キャッシュメモリインバリデート回路
２は１次キャッシュメモリ101 と２次キャッシュメモリ
101 との間を接続するデータバス61にデータバス３で接
続されている。また、２次キャッシュメモリインバリデ
ート回路２は、２次キャッシュメモリ102 からはそのキ
ャッシュヒット／ミス信号生成部36がキャッシュリード
ヒット信号39を出力した場合にそれをヒット信号５とし
て受け取り、インバリデート信号４を２次キャッシュメ
モリ102 へ出力する。

【０１１５】以下、図４のブロック図に示されている本
発明のデータ処理システムの第１の発明の第２の実施例
の動作について説明する。

【０１１６】図４に示されている２次キャッシュメモリ
インバリデート回路２は、２次キャッシュメモリ102 が
ヒットした場合にのみ動作する。それ以外の場合の動作
は従来のデータ処理システムと同様である。データ処理
装置100 においてデータリードアクセス要求が発生した
場合、まず１次キャッシュメモリ101 に対してデータリ
ードアクセス(104) が行われる。そして、１次キャッシ
ュメモリ101 においてキャッシュミスが発生した場合、
２次キャッシュメモリ102 に対してデータリードアクセ
ス(105) が行われる。

【０１１７】この２次キャッシュメモリ102 に対するデ
ータリードアクセス(105) がキャッシュリードヒットし
た場合に、２次キャッシュメモリインバリデート回路２
はそのキャッシュヒット／ミス信号生成部36から出力さ
れるヒット信号５を受け取ると共に、その時点で１次キ
ャッシュメモリ101 からデータバス61を介して２次キャ
ッシュメモリ102 へ出力されているアドレスをアドレス
バス３を介して取り込む。そして、２次キャッシュメモ
リ102 がヒットデータ(A) を１次キャッシュメモリへ転
送(111) した後に、２次キャッシュメモリインバリデー
ト回路２はインバリデート信号４とアドレス３とを２次
キャッシュメモリ102 へ出力する。

【０１１８】このインバリデート信号４とアドレス３と
が与えられることにより、２次キャッシュメモリ102
は、自身のデータ部33内のヒットデータの登録されてい
たラインを無効化する。このような動作により、図４の
ブロック図に示されている本発明のデータ処理システム
の第１の発明の第２の実施例では、図１に示されている
実施例と同様の動作を行うことが出来る。

【０１１９】図１及び図２, 図３に示されている第１の
実施例では、２次キャッシュメモリ11内のキャッシュヒ
ット／ミス信号生成部36を従来とは異なる構成とする必
要があるため、２次キャッシュメモリ11として新たなキ
ャッシュメモリを作成する必要があるが、図４に示され
ている本発明のデータ処理システムの第１の発明の第２
の実施例では、２次キャッシュメモリ自体は従来の２次
キャッシュメモリ102と同一構成のキャッシュメモリを
使用することが出来る。

【０１２０】図５のブロック図に、本発明のデータ処理
システムの第２の発明の実施例としての２階層のキャッ
シュメモリを備えたデータ処理システムの構成例を示
す。図５において、参照符号100 はデータ処理装置を、
10はデータ処理装置100 に接続された１次キャッシュメ
モリを、11は１次キャッシュメモリ10に接続された２次
キャッシュメモリを、103 は２次キャッシュメモリ11に
接続された主記憶をそれぞれ示している。

【０１２１】以下、図５のブロック図に示されている本
発明のデータ処理システムの第２の発明の実施例の動作
について説明する。データ処理装置100 においてデータ
リードアクセス要求が発生した場合、まず１次キャッシ
ュメモリ10に対してデータリードアクセス(104) が行わ
れる。そして、１次キャッシュメモリ10においてキャッ
シュミスが発生した場合、１次キャッシュメモリ10から
２次キャッシュメモリ11に対してデータリードアクセス
(105) が行われる。更に２次キャッシュメモリ11におい
てもキャッシュミスが発生した場合、２次キャッシュメ
モリ11から主記憶103 に対してデータリードアクセス(1
06) が行われる。

【０１２２】このデータリードアクセス要求により主記
憶103 から読み出されたデータは２次キャッシュメモリ
11に転送・登録(112) され、更に１次キャッシュメモリ
10に転送・登録(111) された上でデータ処理装置100 へ
転送(110) される。ここで、図５に示されている本発明
のデータ処理システムの第２の発明の動作が従来のデー
タ処理システムと異なる点は、１次キャッシュメモリ10
に新たなデータを登録するメモリ空間が既に存在しない
場合、換言すれば１次キャッシュメモリ10内の全てのウ
ェイのアクセスラインが埋まっている場合の動作であ
る。

【０１２３】即ち、要求されたデータがキャッシュメモ
リ全体、換言すれば１次キャッシュメモリ10及び２次キ
ャッシュメモリ11のいずれにも登録されていなくて主記
憶103 からデータリードが行われる場合に、１次キャッ
シュメモリ10ではデータ登録可能なメモリ空間が存在し
なければそのデータは登録されない。

【０１２４】また、２次キャッシュメモリ11に対するデ
ータリードアクセス(105) によりキャッシュヒットした
場合には、そのヒットデータは１次キャッシュメモリ10
に転送・登録(111) された上でデータ処理装置100 へ転
送(110) される。この際、主記憶103 へのデータリード
アクセスは行われない。また、１次キャッシュメモリ10
に対するデータリードアクセス(104) によりキャッシュ
ヒットした場合には、そのヒットデータはそのままデー
タ処理装置100へ転送(110) される。この場合、２次キ
ャッシュメモリ11及び主記憶103 に対するデータリード
アクセスは行われない。

【０１２５】また、データ処理装置100 においてデータ
ライトアクセス要求が発生した場合、１次，２次キャッ
シュメモリ10, 11共にライトスルー方式のキャッシュメ
モリであれば、必ず１次キャッシュメモリ10に対して
も、２次キャッシュメモリ11に対しても、主記憶103 に
対してもデータライトアクセス(104, 105, 106) が行わ
れる。

【０１２６】この際にライトされるデータは、データ処
理装置100 から参照符号107 →108→109 の経路で転送
される。そして、１次，２次キャッシュメモリ10, 11、
更に主記憶103 でキャッシュライトヒットした場合には
データの更新、即ちキャッシュメモリ内のヒットデータ
がデータ処理装置100 から転送されてきたデータによっ
て上書きされる処理が実行される。このような処理によ
り、ライトスルー方式のキャッシュメモリでは、データ
の一貫性が維持される。

【０１２７】図６, 図７に、図５に示されている本発明
のデータ処理システムの第２の発明の１次キャッシュメ
モリ10と２次キャッシュメモリ11とを接続した場合の回
路構成例のブロック図を示す。なお、図６においてはデ
ータ処理装置100 と２次キャッシュメモリ11との間に接
続されている１次キャッシュメモリ10が、図７において
は主記憶103 と１次キャッシュメモリ10との間に接続さ
れている２次キャッシュメモリ11がそれぞれ示されてい
る。

【０１２８】図６, 図７に示されている１次キャッシュ
メモリ10及び２次キャッシュメモリ11が従来の構成と異
なる点は、１次キャッシュメモリ10のデータ部33にライ
ンフルビット42が備えられている点である。このライン
フルビット42は、１次キャッシュメモリ10のデータ部33
の各ラインについてそれぞれが全て登録されたデータで
既に埋まっているか否かを示す。そして、ラインフルビ
ット42の全てがイネーブルであれば、換言すればデータ
部33の一つのウェイが登録された有効なデータで全て埋
まっていれば、イネーブルのラインフル信号43がキャッ
シュヒット／ミス信号生成部36へ出力される。

【０１２９】また図６, 図７においては、２次キャッシ
ュメモリ11がキャッシュミスした場合にそのキャッシュ
ヒット／ミス信号生成部36から出力されるキャッシュミ
ス信号38が１次キャッシュメモリ10のキャッシュヒット
／ミス信号生成部36に入力されている。

【０１３０】次に、図５及び図６, 図７に示されている
本発明のデータ処理システムの第２の発明の実施例の動
作、特にキャッシュメモリの動作について説明する。

【０１３１】データ処理装置100 から入力されるデータ
リードアクセス(104) に対して１次キャッシュメモリ10
内にそのデータが登録されていない場合、１次キャッシ
ュメモリ10は２次キャッシュメモリ11に対してデータリ
ードアクセス(105) を出力する。２次キャッシュメモリ
11内にもそのデータが登録されていない場合、２次キャ
ッシュメモリ11は主記憶103 に対してデータリードアク
セス(106) を出力する。同時に２次キャッシュメモリ11
で発生したキャッシュリードミス信号38は、１次キャッ
シュメモリ10のキャッシュヒット／ミス信号生成部36に
入力される。

【０１３２】この際、１次キャッシュメモリ10のライン
フルビット42はラインフル信号43として１次キャッシュ
メモリ10のキャッシュヒット／ミス信号生成部36に入力
される。そして、１次キャッシュメモリ10のキャッシュ
ヒット／ミス信号生成部36ではこのラインフル信号43と
２次キャッシュメモリ11から出力されているキャッシュ
ミス信号38とがイネーブルであれば、主記憶103 から転
送されるデータを登録しない。即ち、主記憶103 からキ
ャッシュメモリ全体へのデータ登録処理過程において、
１次キャッシュメモリ10にデータ登録可能なメモリ容量
が存在しない場合は、１次キャッシュメモリ10に対して
はデータ登録は行われずに２次キャッシュメモリ11に対
してのみ行われる。

【０１３３】従ってこの時点で、１次キャッシュメモリ
10に登録されていないデータが２次キャッシュメモリ11
に登録されることになり、キャッシュメモリ全体として
は２次キャッシュメモリ11の容量以上のデータを登録す
ることが可能となる。

【０１３４】なお、図５及び図６, 図７に示されている
本発明のデータ処理システムの第２の発明の上述以外の
動作は従来のデータ処理システムと同様である。

【０１３５】図８のブロック図に、本発明のデータ処理
システムの第３の発明の一実施例として２階層のキャッ
シュメモリを備えたデータ処理システムの構成例を示
す。図８において、参照符号100 はデータ処理装置を、
10はデータ処理装置100 に接続された１次キャッシュメ
モリを、11は１次キャッシュメモリ10に接続された２次
キャッシュメモリを、103 は２次キャッシュメモリ11に
接続された主記憶それぞれをそれぞれ示す。

【０１３６】以下、図８のブロック図に示されている本
発明のデータ処理システムの第３の発明の実施例の動作
について説明する。データ処理装置100 においてデータ
リードアクセス要求が発生した場合、まず１次キャッシ
ュメモリに対してデータリードアクセス(104) が行われ
る。そして、１次キャッシュメモリにおいてキャッシュ
ミスが発生した場合、１次キャッシュメモリ10から２次
キャッシュメモリに対してデータリードアクセス(105)
が行われる。更に、２次キャッシュメモリにおいてもキ
ャッシュミスが発生した場合、２次キャッシュメモリ11
から主記憶103 に対してデータリードアクセス(106)が
行われる。

【０１３７】この図８に示されている本発明のデータ処
理システムの第３の発明が従来のデータ処理システムと
異なる動作を行うのは、主記憶103 からキャッシュメモ
リ全体へデータを登録する場合である。即ち、１次キャ
ッシュメモリ10中に主記憶103 から転送されてきたデー
タを登録するためのメモリ空間が存在する場合は、その
データは２次キャッシュメモリ11には転送・登録されず
に１次キャッシュメモリ10にのみ転送・登録(9) され
る。一方、１次キャッシュメモリ10にデータを登録する
ためのメモリ空間が存在しない場合は、そのデータは１
次キャッシュメモリ10には転送・登録されずに２次キャ
ッシュメモリ11にのみ転送・登録(112) される。

【０１３８】また、２次キャッシュメモリ11に対するデ
ータリードアクセス(105) に際してキャッシュヒットし
た場合には、そのヒットデータは１次キャッシュメモリ
10に転送・登録(111) された上でデータ処理装置100 へ
転送(110) される。この際、主記憶103 へのデータリー
ドアクセスは行われない。また、１次キャッシュメモリ
10に対するデータリードアクセス(104) に際してキャッ
シュヒットした場合には、そのヒットデータはそのまま
データ処理装置100 へ転送(110) される。この際、２次
キャッシュメモリ11及び主記憶103 のいずれに対しても
データリードアクセスは行われない。

【０１３９】また、データ処理装置100 においてデータ
ライトアクセス要求が発生した場合、１次，２次キャッ
シュメモリ10, 11共にライトスルー方式のキャッシュメ
モリであれば、必ず１次キャッシュメモリ10に対して
も、２次キャッシュメモリ11に対しても、主記憶103 に
対してもデータライトアクセス(104, 105, 106) が行わ
れる。

【０１４０】この際にライトされるデータは、データ処
理装置100 から参照符号107 →108→109 の経路で転送
される。そして、１次，２次キャッシュメモリ10, 11、
更に主記憶103 でキャッシュライトヒットした場合に
は、データの更新、即ちキャッシュメモリ内のヒットし
たデータがデータ処理装置100 から転送されてきたデー
タによって上書きされる処理が実行される。このような
処理により、ライトスルー方式のキャッシュメモリで
は、データの一貫性が維持される。

【０１４１】図９, 図10に、図８に示されている本発明
のデータ処理システムの第３の発明の１次キャッシュメ
モリ10と２次キャッシュメモリ11とを接続した場合の回
路構成例のブロック図を示す。なお、図９においてはデ
ータ処理装置100 と２次キャッシュメモリ11との間に接
続されている１次キャッシュメモリ10が、図10において
は主記憶103 と１次キャッシュメモリ10との間に接続さ
れている２次キャッシュメモリ11がそれぞれ示されてい
る。

【０１４２】図９, 図10に示されている１次キャッシュ
メモリ10及び２次キャッシュメモリ11が従来の構成と異
なる点は、１次キャッシュメモリ10のデータ部33にライ
ンフルビット42が備えられている点である。このライン
フルビット42は、１次キャッシュメモリ10のデータ部33
の各ラインについてそれぞれが全て登録されたデータで
既に埋まっているか否かを示す。そして、前述の第２の
発明と異なる点は、ラインフルビット42の全てがイネー
ブルであれば、換言すればデータ部33の一つのウェイが
登録された有効なデータで全て埋まっていれば、イネー
ブルのラインフル信号43が１次キャッシュメモリ10及び
２次キャッシュメモリ11双方のキャッシュヒット／ミス
信号生成部36へ出力される点である。

【０１４３】次に、図８及び図９, 図10に示されている
本発明のデータ処理システムの第３の発明の実施例の動
作、特にキャッシュメモリの動作について説明する。

【０１４４】データ処理装置100 から入力されるデータ
リードアクセス(104) に対して１次キャッシュメモリ10
内にそのデータが登録されていない場合、１次キャッシ
ュメモリ10は２次キャッシュメモリ11に対してデータリ
ードアクセス(105) を出力する。２次キャッシュメモリ
11内にもそのデータが登録されていない場合、２次キャ
ッシュメモリ11は主記憶103 に対してデータリードアク
セス(106) を出力する。この際、１次キャッシュメモリ
10のラインフルビット42がセットされておらずラインフ
ル信号43がディセーブルであれば、１次キャッシュメモ
リ10ではキャッシュヒット／ミス信号生成部36がそのラ
インフル信号43を検知してデータ登録を実行する。それ
に対して２次キャッシュメモリ11では、キャッシュヒッ
ト／ミス信号生成部36がラインフル信号43がディセーブ
ルであることを検知してデータ登録を実行しない。

【０１４５】一方、１次キャッシュメモリ10のラインフ
ルビット42がセットされておりラインフル信号43がイネ
ーブルである場合は、１次キャッシュメモリ10ではデー
タ登録が実行されないが、２次キャッシュメモリ11では
データ登録が実行される。即ち、主記憶103 からのデー
タ登録は、１次キャッシュメモリ10にデータ登録のメモ
リ容量が存在する場合は１次キャッシュメモリ10に対し
てのみ実行され、１次キャッシュメモリ10にデータ登録
のメモリ容量が存在しない場合は２次キャッシュメモリ
11に対してのみ実行される。

【０１４６】従ってこの時点で、１次キャッシュメモリ
10に登録されていないデータが２次キャッシュメモリ11
に登録されることになり、キャッシュメモリ全体として
は２次キャッシュメモリ11の容量以上のデータを登録す
ることが可能となる。

【０１４７】なお、図８及び図９, 図10に示されている
本発明のデータ処理システムの第３の発明の上述以外の
動作は従来のデータ処理システムと同様である。

【０１４８】図11のブロック図に、本発明のデータ処理
システムの第４の発明の一実施例として２階層のキャッ
シュメモリを備えたデータ処理システムの構成例を示
す。図11において、参照符号100 はデータ処理装置を、
10はデータ処理装置100 に接続された１次キャッシュメ
モリを、11は１次キャッシュメモリ10に接続された２次
キャッシュメモリを、103 は２次キャッシュメモリ11に
接続された主記憶それぞれをそれぞれ示す。

【０１４９】以下、図11のブロック図に示されている本
発明のデータ処理システムの第４の発明の実施例の動作
について説明する。

【０１５０】データ処理装置100 においてデータリード
アクセス要求が発生した場合、まず１次キャッシュメモ
リ10に対してデータリードアクセス(104) が行われる。
そして、１次キャッシュメモリ10においてキャッシュミ
スが発生した場合、１次キャッシュメモリ10から２次キ
ャッシュメモリ11に対してデータリードアクセス(105)
が行われる。更に、２次キャッシュメモリ11においても
キャッシュミスが発生した場合、２次キャッシュメモリ
11から主記憶103 に対してデータリードアクセス(106)
が行われる。

【０１５１】そして、そのデータリードアクセス(106)
に対して主記憶103 から読み出されたデータは、２次キ
ャッシュメモリ11には登録されず１次キャッシュメモリ
10にのみ転送・登録(9) された上でデータ処理装置100
へ転送(110) される。

【０１５２】この一連の処理において、２次キャッシュ
メモリ11に対するデータリードアクセス(105) に際して
キャッシュヒットした場合、そのヒットデータは２次キ
ャッシュメモリ11から１次キャッシュメモリ10に転送・
登録(111) された上でデータ処理装置100 へ転送(110)
される。この際、主記憶103 に対するデータリードアク
セスは行われない。

【０１５３】一方、１次キャッシュメモリ10に対するデ
ータリードアクセス(104) に際してキャッシュヒットし
た場合、そのヒットデータは１次キャッシュメモリ10か
らそのままデータ処理装置100 へ転送(110) される。こ
の際、２次キャッシュメモリ11及び主記憶103 に対する
データリードアクセスは行われない。

【０１５４】また主記憶103 から１次キャッシュメモリ
10へデータを直接転送・登録(9) する際に、１次キャッ
シュメモリ10に登録不可能なデータが発生した場合は、
そのデータは１次キャッシュメモリ10から２次キャッシ
ュメモリ11へ転送・登録(8)される。

【０１５５】また、データ処理装置100 においてデータ
ライトアクセス要求が発生した場合、１次，２次キャッ
シュメモリ10, 11共にライトスルー方式のキャッシュメ
モリであれば、必ず１次キャッシュメモリ10に対して
も、２次キャッシュメモリ11に対しても、主記憶103 に
対してもデータライトアクセス(104, 105, 106) が行わ
れる。

【０１５６】この際にライトされるデータは、データ処
理装置100 から参照符号107 →108→109 の経路で１
次，２次キャッシュメモリ10, 11、更に主記憶103 へ転
送される。このような処理により、ライトスルー方式の
キャッシュメモリでは、データの一貫性が維持される。

【０１５７】この図11に示されている本発明のデータ処
理システムの第４の発明では、以上に説明したように、
主記憶103 のデータの内の１次キャッシュメモリ10の容
量分のデータコピーの一部113 がまず１次キャッシュメ
モリ10に登録される。そして１次キャッシュメモリ10の
容量全てにデータが登録された後に主記憶103 のデータ
の２次キャッシュメモリ11の容量分のデータコピー112
がが２次キャッシュメモリ11に登録される。

【０１５８】このようなデータアクセスの手順を採るこ
とにより、１次，２次キャッシュ10, 11全体としては、
重複して登録されるデータを極力少なくすることが可能
となる。

【０１５９】図12, 13に、図11に示されている本発明の
データ処理システムの第４の発明の１次キャッシュメモ
リ10と２次キャッシュメモリ11とを接続した場合の回路
構成例のブロック図を示す。なお、図12においてはデー
タ処理装置100 と２次キャッシュメモリ11との間に接続
されている１次キャッシュメモリ10が、図13においては
主記憶103 と１次キャッシュメモリ10との間に接続され
ている２次キャッシュメモリ11がそれぞれ示されてい
る。

【０１６０】図12, 13に示されている１次キャッシュメ
モリ10及び２次キャッシュメモリ11が従来の構成と異な
る点は、１次キャッシュメモリ10及び２次キャッシュメ
モリ11の双方に出力バッファ制御回路45が備えられてい
る点である。この出力バッファ制御回路45は出力バッフ
ァ37に取り込まれたデータをデータバス65, 67へ出力す
るか否かを制御する。

【０１６１】また、図12, 13に示されている１次キャッ
シュメモリ10及び２次キャッシュメモリ11では、従来は
参照符号36で示されていたキャッシュヒット／ミス信号
生成部が参照符号44で示されている。このキャッシュヒ
ット／ミス信号生成部44は、キャッシュミス発生時にそ
のデータ部33のラインがフルであればそのライン上のあ
るデータを出力バッファに出力する機能を付加したもの
である。更に、図12, 13に示されている２次キャッシュ
メモリ11では、そのキャッシュヒット／ミス信号生成部
44から出力されるキャッシュミス信号47が１次キャッシ
ュメモリ10の出力バッファ制御回路45にも入力されてい
る。

【０１６２】次に、図11及び図12, 13に示されている本
発明のデータ処理システムの第４の発明の実施例の動
作、特にキャッシュメモリの動作について説明する。

【０１６３】本発明のデータ処理システムでは、データ
処理装置100 からのデータリードアクセスに対して１
次，２次キャッシュメモリ10, 11内にデータが登録され
ていない場合に、主記憶103 からデータが登録されるの
は１次キャッシュメモリ10のみである。即ち、１次キャ
ッシュメモリ10においてキャッシュミスが発生した場
合、キャッシュヒット／ミス信号生成部44から出力され
るキャッシュミス信号47によりラインバッファ35等のデ
ータをキャッシュメモリに登録する。この際、２次キャ
ッシュメモリ11では、キャッシュヒット／ミス信号生成
部44からキャッシュ登録用の信号は出力されず、キャッ
シュメモリへのデータの登録は行われない。

【０１６４】また、本実施例の１次キャッシュメモリ10
では、主記憶103 から直接転送されてきたデータをライ
ンバッファ35を通じて登録する際に登録しきれないデー
タが発生した場合、即ち４ウェイ共に同一ラインにデー
タが登録されている場合は、その登録しきれないデータ
が出力バッファ37へ転送されて一旦保持される。出力バ
ッファ37に保持されたデータは、データバス67へ出力さ
れ、更にバイパス経路66, データバス65, バイパス経路
64, データバス63を経て２次キャッシュメモリ11のライ
ンバッファ35へてんそうされる。

【０１６５】１次キャッシュメモリ10の出力バッファ37
からデータをデータバス67へ出力する制御は出力バッフ
ァ制御回路45により実行される。出力バッファ制御回路
45はタイミングを見計らって、即ち主記憶103 から転送
されてきたデータが１次キャッシュメモリ10に登録され
る処理とバスの競合が生じないタイミングでデータライ
トアクセス信号48, 49を出力する。これにより、出力バ
ッファ45に保持されているデータがデータバス67へ出力
されると同時に、上述の経路で２次キャッシュメモリ11
のラインバッファ35へ転送されて２次キャッシュメモリ
11に登録される。

【０１６６】また、データ処理装置100 からのデータリ
ードアクセスに際して、アクセス対象のデータが１次キ
ャッシュメモリ10には登録されていないが２次キャッシ
ュメモリ11には登録されている場合、２次キャッシュメ
モリ11のキャッシュヒット／ミス信号生成部44からキャ
ッシュヒット信号46が出力されて２次キャッシュメモリ
11のデータ部33から出力バッファ37にデータが出力され
て一旦保持される。そして、この２次キャッシュメモリ
11の出力バッファ37に保持されているデータは、２次キ
ャッシュメモリ11の出力バッファ制御回路45から出力さ
れる信号49によりデータバス65へ出力されて１次キャッ
シュメモリ10のラインバッファ35に保持された後、１次
キャッシュメモリ10に登録されると共に、バイパス経路
66からデータバス67を通じてデータ処理装置100 へ転送
される。

【０１６７】また、データ処理装置100 においてデータ
リードアクセス要求が発生した際に、１次キャッシュメ
モリ10にアクセス対象のデータが登録されている場合、
１次キャッシュメモリ10のキャッシュヒット／ミス信号
生成部44からキャッシュヒット信号46が出力されて１次
キャッシュメモリ10のデータ部33から出力バッファ37に
データが出力されて一旦保持される。そして、この１次
キャッシュメモリ10の出力バッファ37に保持されている
データは、１次キャッシュメモリ10の出力バッファ制御
回路45から出力される信号49によりデータバス67へ出力
されてそのままデータ処理装置100 へ転送される。

【０１６８】また、データ処理装置100 においてデータ
ライトアクセス要求が発生した場合について説明する。
１次，２次キャッシュメモリ10, 11共にライトスルー方
式である場合は、キャッシュライトヒット／ミスにかか
わらず１次，２次キャッシュメモリ10, 11に対してデー
タライトアクセス(104, 105)が実行される。そのため、
データライトのためのアドレスは、アドレスバス60→61
→62の経路で１次，２次キャッシュ10,11、更に主記憶1
03 に入力される。

【０１６９】また、キャッシュメモリに登録されるデー
タは、データバスとバイパス経路とを通じて転送され
る。即ち、データバス67→66→65→64→63の経路で入力
され、１次，２次キャッシュメモリ10, 11のラインバッ
ファ35にそれぞれ一旦保持される。そして１次，２次キ
ャッシュメモリ10, 11でキャッシュライトヒットした場
合には、ラインバッファ35に保持されているデータがタ
グと共にキャッシュライトヒット信号40によりそれぞれ
のキャッシュメモリ10, 11に登録される。更に、データ
ライトアクセスは、２次キャッシュメモリ11から出力さ
れたアドレスとデータとにより主記憶103 に対しても実
行(106) される。

【０１７０】この図11及び図12, 13に示されている本発
明のデータ処理システムの第４の発明では、上述の説明
のように、主記憶103 から最初にデータを取り込むのは
１次キャッシュメモリ10のみである。そして、容量の面
で１次キャッシュメモリ10に登録不可能となったデータ
がその後は２次キャッシュメモリ11に登録される。この
ため、２次キャッシュメモリ11でキャッシュヒットが発
生しない限り、１次，２次キャッシュメモリ10, 11に取
り込まれているデータは重複しない。但し、２次キャッ
シュメモリ11でキャッシュヒットが発生した場合、１次
キャッシュメモリ10にもそのヒットデータが登録される
ため、同一データの二重登録が発生する。

【０１７１】図14のブロック図に、本発明のデータ処理
システムの第５の発明の一実施例として２階層のキャッ
シュメモリを備えたデータ処理システムの構成例を示
す。図14において、参照符号100 はデータ処理装置を、
10はデータ処理装置100 に接続された１次キャッシュメ
モリを、11は１次キャッシュメモリ10に接続された２次
キャッシュメモリを、103 は２次キャッシュメモリ11に
接続された主記憶それぞれをそれぞれ示す。

【０１７２】以下、図14のブロック図に示されている本
発明のデータ処理システムの第５の発明の実施例の動作
について説明する。

【０１７３】データ処理装置100 においてデータリード
アクセス要求が発生した場合、まず１次キャッシュメモ
リ10に対してデータリードアクセス(104) が行われる。
そして、１次キャッシュメモリ10においてキャッシュミ
スが発生した場合、１次キャッシュメモリ10から２次キ
ャッシュメモリ11に対してデータリードアクセス(105)
が行われる。更に、２次キャッシュメモリ11においても
キャッシュミスした場合、２次キャッシュメモリ11から
主記憶103 に対してデータリードアクセス(106) が行わ
れる。

【０１７４】そして、そのデータリードアクセス(106)
に対して主記憶103 から読み出されたデータは、まず２
次キャッシュメモリ11に転送・登録(112) され、次に１
次キャッシュメモリ10に転送・登録(111) された上でデ
ータ処理装置100 へ転送(110) される。

【０１７５】この図14に示されているデータ処理システ
ムが従来のデータ処理システムと異なる動作をする場合
は、２次キャッシュメモリ11でキャッシュリードヒット
した場合である。

【０１７６】即ち、２次キャッシュメモリ11に対するデ
ータリードアクセス(105) に際してキャッシュヒットし
た場合、そのヒットデータ(A) は１次キャッシュメモリ
10に転送・登録(12a) された後、２次キャッシュメモリ
11では無効化される。しかしこの場合に、ヒットデータ
(A) を１次キャッシュメモリ10に登録するために、１次
キャッシュメモリ10に既に登録されているデータ(B) を
消去する必要が発生した場合（即ち、１次キャッシュメ
モリ10においてヒットデータ(A) を登録するためのライ
ンが全て埋まっており、ヒットデータ(A) を登録するた
めにはデータ(B) に上書きしなければならない場合）、
１次キャッシュメモリ10はそのデータ(B) のライトアク
セス(12b) を２次キャッシュメモリ11に行う。このデー
タ(B) の１次キャッシュメモリ10からのライトアクセス
12b に応じて、２次キャッシュメモリ11では、データ
(B) が既に登録されている場合にはデータ(B) を登録せ
ず、登録されていない場合にのみ転送・登録する。

【０１７７】また、データ処理装置100 で発生したデー
タライトアクセス要求に対して１次キャッシュメモリ10
でキャッシュリードヒットした場合、そのデータはその
ままデータ処理装置100 へ転送(110) される。この際、
２次キャッシュメモリ11及び主記憶103 に対するデータ
リードアクセスは行われない。

【０１７８】また、データ処理装置100 においてデータ
ライトアクセス要求が発生した場合、１次，２次キャッ
シュメモリ10, 11共にライトスルー方式のキャッシュメ
モリであれば、必ず１次キャッシュメモリ10に対して
も、２次キャッシュメモリ11に対しても、主記憶103 に
対してもデータライトアクセス(104, 105, 106) が行わ
れる。

【０１７９】この際にライトされるデータは、データ処
理装置100 から参照符号107 →108→109 の経路で１
次，２次キャッシュメモリ10, 11そして主記憶103 へ転
送される。このような処理により、ライトスルー方式の
キャッシュメモリでは、データの一貫性が維持される。

【０１８０】この本発明のデータ処理システムの第５の
発明では上述の説明のように、２次キャッシュメモリ11
でキャッシュリードヒットし、且つ１次キャッシュメモ
リ10の容量に新たにヒットデータを登録する余裕がない
場合に、１次キャッシュメモリ10においてそのヒットデ
ータを上書きして古いデータを無効にするのではなく、
古いデータを２次キャッシュメモリ11に転送・登録す
る。このような処理により、キャッシュメモリ全体とし
てのヒット率が向上する。

【０１８１】図15, 図16に、図14に示されている本発明
のデータ処理システムの第５の発明の１次キャッシュメ
モリ10と２次キャッシュメモリ11とを接続した場合の回
路構成例のブロック図を示す。なお、図15においてはデ
ータ処理装置100 と２次キャッシュメモリ11との間に接
続されている１次キャッシュメモリ10が、図16において
は主記憶103 と１次キャッシュメモリ10との間に接続さ
れている２次キャッシュメモリ11がそれぞれ示されてい
る。

【０１８２】図15, 図16に示されている１次キャッシュ
メモリ10及び２次キャッシュメモリ11が従来の構成と異
なる点は、１次キャッシュメモリ10に出力バッファ制御
回路45及びアドレス用のラッチ51が備えられている点で
ある。出力バッファ制御回路45は出力バッファ37に取り
込まれたデータをデータバスに出力するか否かを制御す
る。ラッチ51は上述の出力バッファ制御回路45の制御に
より出力バッファ37に取り込まれたデータに対応するア
ドレスを保持するラッチである。

【０１８３】また、図15, 図16に示されている１次キャ
ッシュメモリ10及び２次キャッシュメモリ11では、従来
は参照符号36で示されていたキャッシュヒット／ミス信
号生成部が参照符号44で示されている。このキャッシュ
ヒット／ミス信号生成部44は、キャッシュミス発生時に
そのデータ部33のラインがフルであればそのライン上の
あるデータ(A) を出力バッファ37へ出力する機能を付加
したものである。更に、図15, 図16に示されている２次
キャッシュメモリ11では、そのキャッシュヒット／ミス
信号生成部44から出力されるキャッシュヒット信号46が
１次キャッシュメモリ10のキャッシュヒット／ミス信号
生成部44にも入力されている。

【０１８４】次に、図14及び図15, 図16に示されている
本発明のデータ処理システムの第５の発明の実施例の動
作、特にキャッシュメモリの動作について説明する。

【０１８５】データ処理装置100 においてデータリード
アクセス要求が発生した場合、１次キャッシュメモリ10
に対してデータリードアクセス(104) が行われる。その
アクセス要求に対して１次キャッシュメモリ10にデータ
が登録されていない場合、１次キャッシュメモリ10のキ
ャッシュヒット／ミス信号生成部44からキャッシュミス
信号47が出力されて２次キャッシュメモリ11に対してデ
ータリードアクセス(105) が行われる。２次キャッシュ
メモリ11にもデータが登録されていない場合、２次キャ
ッシュメモリ11のキャッシュヒット／ミス信号生成部44
からキャッシュミス信号47が出力されて主記憶103 に対
してデータリードアクセス(106) が行われる。

【０１８６】このデータリードアクセス(106) により主
記憶103 から読み出されたデータは、データバス63から
２次キャッシュメモリ11に入力され、ラインバッファ35
を通じて２次キャッシュメモリ11に登録される。また、
データバス65からバイパス経路64とデータバス65とをへ
てデータが１次キャッシュメモリ10にも入力され、ライ
ンバッファ35を通じて１次キャッシュメモリ10に登録さ
れる。更に、データバス65からバイパス経路66とデータ
バス67とをへてデータがデータ処理装置100 へも転送さ
れる。

【０１８７】この主記憶103 からキャッシュメモリにデ
ータを登録する一連の処理において１次キャッシュメモ
リ10に新たなデータを登録する容量が無くなった場合に
は、そのデータは１次キャッシュメモリ10に上書きされ
る。

【０１８８】また、２次キャッシュメモリ11に対するデ
ータリードアクセス(105) の結果、アクセス対象のデー
タが２次キャッシュメモリ11に登録されている場合は、
２次キャッシュメモリ11のキャッシュヒット／ミス信号
生成部44からキャッシュヒット信号46が出力されること
によりそのヒットデータ(A) が出力バッファ37に一旦保
持される。２次キャッシュメモリ11の出力バッファ37に
保持されたヒットデータ(A) は、データバス65を経由し
て１次キャッシュメモリ10へ転送されて登録される。そ
れと同時に、２次キャッシュメモリ11のキャッシュヒッ
ト／ミス信号生成部44から出力されたヒット信号46は１
次キャッシュメモリ10のキャッシュヒット／ミス信号生
成部44にもに入力される。

【０１８９】２次キャッシュメモリ11から転送されたヒ
ットデータを登録する容量が１次キャッシュメモリ10に
なくなった場合、ヒットデータ(A) が登録されるべき１
次キャッシュメモリ10のデータ部33からあるデータ(B)
とそれに対応するタグ値とが１次キャッシュメモリ10の
出力バッファ37とタグ用のラッチ51とに取り込まれる。
１次キャッシュメモリ10の出力バッファ制御回路45は、
アドレスバス60とデータバス67とが競合しないタイミン
グを見計らって、出力バッファ37とタグ用のラッチ51と
からそれぞれデータ(B) とタグ値を信号49, 52を出力す
ることによりアドレスバス60，データバス67へ出力させ
る。

【０１９０】アドレスバス60へ出力されたタグ値はアド
レスバス61を経由して２次キャッシュメモリ11のデコー
ダ３１へ入力され、データバス67へ出力されたデータ
(B) はバイパス経路66, データバス65, バイパス経路6
4, データバス63を経由して２次キャッシュメモリ11の
ラインバッファ35へ転送されて一旦保持される。

【０１９１】それと同時に、１次キャッシュメモリ10の
出力バッファ制御回路45は２次キャッシュメモリ11のキ
ャッシュヒット／ミス信号生成部44に対してデータライ
ト用の信号48を出力する。２次キャッシュメモリ11のキ
ャッシュヒット／ミス信号生成部44では、その信号48を
受けつけると、１次キャッシュメモリ10からのライトア
クセスに対するキャッシュライトヒット／ミスを判定す
る。そして、２次キャッシュメモリ11はキャッシュライ
トヒットであればラインバッファ35に保持されているデ
ータ(B) のデータ部33への登録を行わず、キャッシュラ
イトミスであればデータの登録を行う。

【０１９２】このように、図14及び図15, 図16に示され
ている本発明のデータ処理システムの第５の発明では、
２次キャッシュメモリ11がヒットした場合は、そのヒッ
トデータを１次キャッシュメモリ10に登録するために１
次キャッシュメモリ10で無効化されるデータを２次キャ
ッシュメモリ11に登録する。従って、より多くのデータ
をキャッシュメモリ全体に登録することができるので、
キャッシュメモリ全体のヒット率の向上につながる。

【０１９３】図17のブロック図に、本発明のデータ処理
システムの第６の発明の一実施例として２階層のキャッ
シュメモリを備えたデータ処理システムの構成例を示
す。図17において、参照符号100 はデータ処理装置を、
10はデータ処理装置100 に接続された１次キャッシュメ
モリを、11は１次キャッシュメモリ10に接続された２次
キャッシュメモリを、103 は２次キャッシュメモリ11に
接続された主記憶をそれぞれ示している。

【０１９４】以下、図17のブロック図に示されている本
発明のデータ処理システムの第６の発明の実施例の動作
について説明する。

【０１９５】データ処理装置100 においてデータリード
アクセス要求が発生した場合、まず１次キャッシュメモ
リ10に対してデータリードアクセス(104) が行われる。
そして、１次キャッシュメモリ10においてキャッシュミ
スが発生した場合、１次キャッシュメモリ10から２次キ
ャッシュメモリ11に対してデータリードアクセス(105)
が行われる。更に、２次キャッシュメモリ11においても
キャッシュミスが発生した場合、２次キャッシュメモリ
11から主記憶103 に対してデータリードアクセス(106)
が行われる。

【０１９６】そして、そのデータリードアクセス(106)
に対して主記憶103 から読み出されたデータは、まず２
次キャッシュメモリ11に転送・登録(112) され、次に１
次キャッシュメモリ10に転送・登録(111) された上でデ
ータ処理装置100 へ転送(110) される。

【０１９７】この図17に示されている本発明のデータ処
理システムの第６の発明が従来のデータ処理システムと
異なる動作をするのは、２次キャッシュメモリ11でキャ
ッシュリードヒットした場合である。

【０１９８】即ち、２次キャッシュメモリ11に対するデ
ータリードアクセス(105) に際してキャッシュヒットし
た場合、そのヒットデータ(A) は１次キャッシュメモリ
10に転送・登録(13)される。しかし１次キャッシュメモ
リ10でのヒットデータ(A) の登録に際して、１次キャッ
シュメモリ10に新たなヒットデータ(A) を登録する容量
が無い場合、従来であれば無効化されるデータ(B) のラ
イトアクセス(13)が２次キャッシュメモリ11に対して行
われる。

【０１９９】このライトアクセス(13)に応じて、２次キ
ャッシュメモリ11では、データ(B)が既に存在していれ
ば登録せず、存在していなければそれまでヒットデータ
(A)が登録されていた位置にデータ(B) を登録する。即
ち、１次キャッシュメモリ10と２次キャッシュメモリ11
との間でデータ(A) とデータ(B) とが交換されることに
なる。

【０２００】また、データ処理装置100 から発生したデ
ータライトアクセス要求に対して１次キャッシュメモリ
10においてキャッシュリードヒットした場合、そのデー
タはそのままデータ処理装置100 へ転送(110) される。
この際、２次キャッシュメモリ11及び主記憶103 に対す
るデータリードアクセスは行われない。

【０２０１】また、データ処理装置100 においてデータ
ライトアクセス要求が発生した場合、１次，２次キャッ
シュメモリ10, 11共にライトスルー方式のキャッシュメ
モリであれば、必ず１次キャッシュメモリ10に対して
も、２次キャッシュメモリ11に対しても、主記憶103 に
対してもデータライトアクセス(104, 105, 106) が行わ
れる。

【０２０２】この際にライトされるデータは、データ処
理装置100 から参照符号107 →108→109 の経路で１
次，２次キャッシュメモリ10, 11、更に主記憶103 へ転
送される。このような処理により、ライトスルー方式の
キャッシュメモリでは、データの一貫性が維持される。

【０２０３】この図17に示されている本発明のデータ処
理システムの第６の発明では上述の説明のように、２次
キャッシュメモリ11においてキャッシュリードヒット
し、且つそのヒットデータが容量の面から１次キャッシ
ュメモリ10に登録不可能な場合に、そのまま１次キャッ
シュメモリ10に上書きして古いデータを無効にするので
はなく、古いデータが２次キャッシュメモリ11のヒット
データが登録されていた位置に登録される。従って、キ
ャッシュメモリ全体としてのヒット率がより向上する。

【０２０４】以上の図１乃至図17を参照して説明した本
発明のデータ処理システムの第１乃至第６の発明では、
何らかの処理が発生した場合にそれに伴って１次キャッ
シュメモリと２次キャッシュメモリとで登録データが不
一致になる場合があり得る。換言すれば、主記憶103 に
記憶されているデータの内のあるデータコピーが、２次
キャッシュメモリ11には存在しないが、１次キャッシュ
メモリ10には存在する場合が発生する。このため、キャ
ッシュメモリ全体としては２次キャッシュの容量以上の
容量のデータのコピーを登録することが可能になる。し
かし、上述のような何らかの処理が発生しない場合は、
１次キャッシュメモリに登録されているデータコピーは
その全てが２次キャッシュメモリにも登録された状態に
なる。

【０２０５】以下の図18乃至図15に示されている本発明
のデータ処理システムの第７乃至第９の発明は、上述の
問題を解決するためのものである。即ち、以下の各発明
では１次キャッシュメモリと２次キャッシュメモリとに
同一のデータが全く登録されないような構成として、キ
ャッシュメモリ全体として１次キャッシュメモリの容量
と２次キャッシュメモリの容量とを加えた容量に等しい
データコピーを主記憶103 から取り込めるようにしてい
る。

【０２０６】図18のブロック図に、本発明のデータ処理
システムの第７の発明の一実施例として２階層のキャッ
シュメモリを備えたデータ処理システムの構成例を示
す。

【０２０７】図18において、参照符号100 はデータ処理
装置を、10はデータ処理装置100 に接続された１次キャ
ッシュメモリを、11は１次キャッシュメモリ10に接続さ
れた２次キャッシュメモリを、103 は２次キャッシュメ
モリ11に接続された主記憶をそれぞれ示している。

【０２０８】以下、図18のブロック図に示されている本
発明のデータ処理システムの第７の発明の実施例の動作
について説明する。この図18に示されている本発明のデ
ータ処理システムは、図１に示されている第１の発明の
データ処理システムと図11に示されている第４の発明の
データ処理システムとの双方の機能を兼ね備えた構成に
なっている。

【０２０９】データ処理装置100 においてデータリード
アクセス要求が発生した場合、まず１次キャッシュメモ
リ10に対してデータリードアクセス(104) が行われる。
そして、１次キャッシュメモリ10においてキャッシュミ
スが発生した場合、１次キャッシュメモリ10から２次キ
ャッシュメモリ11に対してデータリードアクセス(105)
が行われる。更に、２次キャッシュメモリ11においても
キャッシュミスが発生した場合、２次キャッシュメモリ
11から主記憶103 に対してデータリードアクセス(106)
が行われる。

【０２１０】そして、そのデータリードアクセス(106)
に対して主記憶103 から読み出されたデータは、２次キ
ャッシュメモリ11には登録されず１次キャッシュメモリ
10にのみ直接転送・登録(9) された上でデータ処理装置
100 へ転送(110) される。この主記憶103 から１次キャ
ッシュメモリ10にデータを直接登録する一連の処理(9)
の過程において、１次キャッシュメモリ10に登録不可能
なデータが発生した場合は、１次キャッシュメモリ10か
ら２次キャッシュメモリ11にそのデータが転送・登録
(8) される。

【０２１１】また、データ処理装置100 からのデータリ
ードアクセス要求に対して２次キャッシュメモリ11にお
いてキャッシュヒットした場合、２次キャッシュメモリ
11内のヒットデータ(A) は、１次キャッシュメモリ10へ
転送・登録(14)された後に無効化される。

【０２１２】また、データ処理装置100 からのデータリ
ードアクセス要求に対して１次キャッシュメモリ10にお
いてキャッシュヒットした場合、そのヒットデータはそ
のままデータ処理装置100 へ転送(110) される。この
際、２次キャッシュメモリ11及び主記憶103 に対するデ
ータリードアクセスは行われない。

【０２１３】また、データ処理装置100 においてデータ
ライトアクセス要求が発生した場合、１次，２次キャッ
シュメモリ10, 11共にライトスルー方式のキャッシュメ
モリであれば、必ず１次キャッシュメモリ10に対して
も、２次キャッシュメモリ11に対しても、主記憶103 に
対してもデータライトアクセス(104, 105, 106) が行わ
れる。

【０２１４】この際にライトされるデータは、データ処
理装置100 から参照符号107 →108→109 の経路で１
次，２次キャッシュメモリ10, 11、更に主記憶103 へ転
送される。このような処理により、ライトスルー方式の
キャッシュメモリでは、データの一貫性が維持される。

【０２１５】この図18に示されている本発明のデータ処
理システムの第７の発明では、上述の説明のように、１
次，２次キャッシュメモリ10, 11の双方に同一データが
登録されそうになった場合に、そのデータが１次キャッ
シュメモリ10にのみ登録されるように制御するので、１
次，２次キャッシュメモリ10, 11双方への同一データの
重複登録が回避される。従って、キャッシュメモリ全体
として、１次，２次キャッシュメモリ10, 11双方の容量
を加えた容量に等しいデータコピーを主記憶103 から登
録することが可能になる。

【０２１６】このことは、１次，２次キャッシュメモリ
10, 11自体の容量が従来と同一である場合に、従来に比
して１次キャッシュメモリ10のメモリ領域を有効に利用
することが可能となるので、データアクセスの平均アク
セスタイムが減少する。

【０２１７】図19のブロック図に、本発明のデータ処理
システムの第８の発明の一実施例として２階層のキャッ
シュメモリを備えたデータ処理システムの構成例を示
す。図19において、参照符号100 はデータ処理装置を、
10はデータ処理装置100 に接続された１次キャッシュメ
モリを、11は１次キャッシュメモリ10に接続された２次
キャッシュメモリを、103 は２次キャッシュメモリ11に
接続された主記憶をそれぞれ示している。

【０２１８】以下、図19のブロック図に示されている本
発明のデータ処理システムの第８の発明の実施例の動作
について説明する。この図19に示されている本発明のデ
ータ処理システムは、図18に示されている第７の発明の
データ処理システムに付加的な機能を持たせたものであ
る。具体的には、図19に示されている第８の発明のデー
タ処理システムは、図１に示されている第１の発明のデ
ータ処理システムと図14に示されている第５の発明のデ
ータ処理システムとの双方の機能を兼ね備えた構成にな
っている。

【０２１９】データ処理装置100 においてデータリード
アクセス要求が発生した場合、まず１次キャッシュメモ
リ10に対してデータリードアクセス(104) が行われる。
そして、１次キャッシュメモリ10においてキャッシュミ
スが発生した場合、１次キャッシュメモリ10から２次キ
ャッシュメモリ11に対してデータリードアクセス(105)
が行われる。更に、２次キャッシュメモリ11においても
キャッシュミスが発生した場合、２次キャッシュメモリ
11から主記憶103 に対してデータリードアクセス(106)
が行われる。

【０２２０】そして、そのデータリードアクセス(106)
に対して主記憶103 から読み出されたデータは、２次キ
ャッシュメモリ11には登録されず１次キャッシュメモリ
10にのみ直接転送・登録(9) された上でデータ処理装置
100 へ転送(110) される。この主記憶103 から１次キャ
ッシュメモリ10にデータを直接登録する一連の処理(9)
の過程において、１次キャッシュメモリ10に登録不可能
なデータが発生した場合は、１次キャッシュメモリ10か
ら２次キャッシュメモリ11にそのデータが転送・登録
(8) される。

【０２２１】また、データ処理装置100 からのデータリ
ードアクセス要求に対して２次キャッシュメモリ11にお
いてキャッシュヒットした場合、２次キャッシュメモリ
11内のヒットデータ(A) は１次キャッシュメモリ10へ転
送・登録(12a) された後に無効化される。しかしこの場
合に、ヒットデータ(A) を１次キャッシュメモリ10に登
録するために、１次キャッシュメモリ10に既に登録され
ているデータ(B) を消去する必要が発生した場合（即
ち、１次キャッシュメモリ10においてヒットデータ(A)
を登録するためのラインが全て埋まっており、ヒットデ
ータ(A) を登録するためにはデータ(B) に上書きしなけ
ればならない場合）、１次キャッシュメモリ10はそのデ
ータ(B) のライトアクセス(12b) を２次キャッシュメモ
リ11に行う。このデータ(B) の１次キャッシュメモリ10
からのライトアクセス(12b) に応じて、２次キャッシュ
メモリ11では、データ(B) が既に登録されている場合に
はデータ(B) を登録せず、登録されていない場合にのみ
転送・登録する。

【０２２２】また、データ処理装置100 からのデータリ
ードアクセス要求に対して１次キャッシュメモリ10でキ
ャッシュヒットした場合、そのヒットデータはそのまま
データ処理装置100 へ転送(110) される。この際、２次
キャッシュメモリ11及び主記憶103 に対するデータリー
ドアクセスは行われない。

【０２２３】また、データ処理装置100 においてデータ
ライトアクセス要求が発生した場合、１次，２次キャッ
シュメモリ10, 11共にライトスルー方式のキャッシュメ
モリであれば、必ず１次キャッシュメモリ10に対して
も、２次キャッシュメモリ11に対しても、主記憶103 に
対してもデータライトアクセス(104, 105, 106) が行わ
れる。

【０２２４】この際にライトされるデータは、データ処
理装置100 から参照符号107 →108→109 の経路で１
次，２次キャッシュメモリ10, 11、更に主記憶103 へ転
送される。このような処理により、ライトスルー方式の
キャッシュメモリでは、データの一貫性が維持される。

【０２２５】この図19に示されている本発明のデータ処
理システムの第８の発明では、図18に示されている第７
の発明のデータ処理システムが備える特徴、即ち１次，
２次キャッシュメモリ10, 11双方に同一のデータが登録
されることはないという特徴を有している。更に、１次
キャッシュメモリ10に登録不可能になったデータを２次
キャッシュメモリ11に登録する機能を備えることによ
り、キャッシュメモリ全体としてのヒット率が向上す
る。

【０２２６】図20のブロック図に、本発明のデータ処理
システムの第９の発明の一実施例として２階層のキャッ
シュメモリを備えたデータ処理システムの構成例を示
す。図20において、参照符号100 はデータ処理装置を、
10はデータ処理装置100 に接続された１次キャッシュメ
モリを、11は１次キャッシュメモリ10に接続された２次
キャッシュメモリを、103 は２次キャッシュメモリ11に
接続された主記憶をそれぞれ示している。

【０２２７】以下、図20のブロック図に示されている本
発明のデータ処理システムの第９の発明の実施例の動作
について説明する。この図20に示されている本発明のデ
ータ処理システムは、図18に示されている第７の発明の
データ処理システムに付加的な機能を持たせたものであ
る。具体的には、図20に示されている第９の発明のデー
タ処理システムは、図１に示されている第１の発明のデ
ータ処理システムと図14に示されている第５の発明のデ
ータ処理システムとの双方の機能を兼ね備えた構成にな
っている。

【０２２８】データ処理装置100 においてデータリード
アクセス要求が発生した場合、まず１次キャッシュメモ
リ10に対してデータリードアクセス(104) が行われる。
そして、１次キャッシュメモリ10においてキャッシュミ
スが発生した場合、１次キャッシュメモリ10から２次キ
ャッシュメモリ11に対してデータリードアクセス(105)
が行われる。更に、２次キャッシュメモリ11においても
キャッシュミスが発生した場合、２次キャッシュメモリ
11から主記憶103 に対してデータリードアクセス(106)
が行われる。

【０２２９】そして、そのデータリードアクセス(106)
に対して主記憶103 から読み出されたデータは、２次キ
ャッシュメモリ11には登録されず１次キャッシュメモリ
10にのみ直接転送・登録(9) された上でデータ処理装置
100 へ転送(110) される。この主記憶103 から１次キャ
ッシュメモリ10にデータを直接登録する一連の処理(9)
の過程において、１次キャッシュメモリ10に登録不可能
なデータが発生した場合は、１次キャッシュメモリ10か
ら２次キャッシュメモリ11にそのデータが転送・登録
(8) される。

【０２３０】また、データ処理装置100 からのデータリ
ードアクセス要求に対して２次キャッシュメモリ11でキ
ャッシュヒットした場合、そのヒットデータ(A) は１次
キャッシュメモリ10に転送・登録(13)される。しかし１
次キャッシュメモリ10でのヒットデータ(A) の登録に際
して、１次キャッシュメモリ10に新たなヒットデータ
(A) を登録する容量が無い場合、従来であれば無効化さ
れるデータ(B) のライトアクセス(13)が２次キャッシュ
メモリ11に対して行われる。

【０２３１】このライトアクセス(13)に応じて、２次キ
ャッシュメモリ11では、データ(B)が既に存在していれ
ば登録せず、存在していなければそれまでヒットデータ
(A)が登録されていた位置にデータ(B) を登録する。即
ち、１次キャッシュメモリ10と２次キャッシュメモリ11
との間でデータ(A) とデータ(B) とが交換されることに
なる。

【０２３２】また、データ処理装置100 からのデータリ
ードアクセス要求に対して１次キャッシュメモリ10でキ
ャッシュヒットした場合、そのヒットデータはそのまま
データ処理装置100 へ転送(110) される。この際、２次
キャッシュメモリ11及び主記憶103 に対するデータリー
ドアクセスは行われない。

【０２３３】また、データ処理装置100 においてデータ
ライトアクセス要求が発生した場合、１次，２次キャッ
シュメモリ10, 11共にライトスルー方式のキャッシュメ
モリであれば、必ず１次キャッシュメモリ10に対して
も、２次キャッシュメモリ11に対しても、主記憶103 に
対してもデータライトアクセス(104, 105, 106) が行わ
れる。

【０２３４】この際にライトされるデータは、データ処
理装置100 から参照符号107 →108→109 の経路で１
次，２次キャッシュメモリ10, 11、更に主記憶103 へ転
送される。このような処理により、ライトスルー方式の
キャッシュメモリでは、データの一貫性が維持される。

【０２３５】この図20に示されている本発明のデータ処
理システムの第９の発明では、図18に示されている第７
の発明のデータ処理システムが備える特徴、即ち１次，
２次キャッシュメモリ10, 11双方に同一のデータが登録
されることはないという特徴を有している。更に、１次
キャッシュメモリ10に登録不可能になったデータを２次
キャッシュメモリ11に登録する機能を備えることによ
り、キャッシュメモリ全体としてのヒット率が向上す
る。また、それを１次キャッシュメモリ10と２次キャッ
シュメモリ11との間でのデータの交換という無駄の少な
い処理で実現しているので、より低消費電力化が図られ
る。

【０２３６】以上に説明した図１乃至図20に示されてい
る第１乃至第９の発明のデータ処理システムは、データ
処理装置100 と主記憶103 との間にピラミッド型に複
数、具体的な実施例としては２個のキャッシュメモリを
備えている。即ち、１次キャッシュメモリ10(101) はデ
ータ処理装置100 と２次キャッシュメモリ11(102) とに
のみ直接接続されている。このため、１次キャッシュメ
モリ10(101) からは２次キャッシュメモリ11(102) を介
さなければ主記憶103 に対してアクセスできない。ま
た、２次キャッシュメモリ11(102) は１次キャッシュメ
モリ10(101) と主記憶103 とにのみ直接接続されてい
る。このため、２次キャッシュメモリ11(102)は１次キ
ャッシュメモリ10(101) を介さなければデータ処理装置
100 に対してアクセスすることができない。

【０２３７】これに対して、以下の図21乃至図25に示さ
れている第10乃至第12の発明では、上述とは異なるアク
セスが可能な本発明のデータ処理システムの構成例とそ
の動作概要について説明する。

【０２３８】図21のブロック図に、本発明のデータ処理
システムの第10の発明の一実施例として２階層のキャッ
シュメモリを備えたデータ処理システムの構成例を示
す。図21において、参照符号100 はデータ処理装置を、
10はデータ処理装置100 に接続された１次キャッシュメ
モリを、11は同じくデータ処理装置100 に接続された２
次キャッシュメモリを、103 は２次キャッシュメモリ11
に接続された主記憶をそれぞれ示している。

【０２３９】以下、図21のブロック図に示されている本
発明のデータ処理システムの第10の発明の実施例の動作
について説明する。

【０２４０】データ処理装置100 においてデータリード
アクセス要求が発生した場合、そのデータリードアクセ
ス要求は１次，２次キャッシュメモリ10, 11双方に同時
に行われる。１次，２次キャッシュメモリ10, 11双方共
にデータリードアクセス(104) に対するヒットデータが
存在しない場合、２次キャッシュメモリ11は主記憶103
に対してデータリードアクセス(106) を行う。

【０２４１】このデータリードアクセス(106) に対して
主記憶103 から読み出されたデータは、２次キャッシュ
メモリ11には登録されず１次キャッシュメモリ10にのみ
直接転送・登録(9) された上でデータ処理装置100 へ転
送(110) される。このようにして主記憶103 から１次キ
ャッシュメモリ10にデータ登録が行われる際に、１次キ
ャッシュメモリ10に登録不可能なデータが発生した場
合、そのデータは２次キャッシュメモリ11に転送・登録
(8) される。

【０２４２】また、データ処理装置100 からのデータリ
ードアクセス要求に対して２次キャッシュメモリ11でキ
ャッシュリードヒットした場合、そのヒットデータはデ
ータ処理装置100 に転送・登録(110) されると同時に１
次キャッシュメモリ10にも転送・登録(111) される。こ
の際、主記憶103 に対するデータリードアクセスは行わ
れない。また、データ処理装置100 からのデータリード
アクセス要求に対して１次キャッシュメモリ10でキャッ
シュリードヒットした場合、そのヒットデータはデータ
処理装置100 へ直接転送(110) されると同時に２次キャ
ッシュメモリ11からのデータ出力は禁止される。この
際、主記憶103 に対するデータリードアクセスは行われ
ない。

【０２４３】また、データ処理装置100 においてデータ
ライトアクセス要求が発生した場合、１次，２次キャッ
シュメモリ10, 11共にライトスルー方式のキャッシュメ
モリであれば、必ず１次，２次キャッシュメモリ10, 11
に対しても、主記憶103 に対してもデータライトアクセ
ス(104, 106) が行われる。

【０２４４】この際にライトされるデータは、データ処
理装置100 から参照符号107 →109の経路で２次キャッ
シュメモリ11から主記憶103 へ、また同時に１次キャッ
シュメモリ10へ転送される。このような処理により、ラ
イトスルー方式のキャッシュメモリでは、データの一貫
性が維持される。

【０２４５】図22, 図23に、図21に示されている本発明
のデータ処理システムの第10の発明の１次キャッシュメ
モリ10と２次キャッシュメモリ11とを接続した場合の回
路構成例のブロック図を示す。

【０２４６】図22, 図23に示されている本発明のデータ
処理システムの第10の発明に用いられている１次，２次
キャッシュメモリ10, 11は、図12, 13に示されている第
４の発明のデータ処理システムに用いられているキャッ
シュメモリと同一構成であるが、両キャッシュメモリ1
0, 11相互間の接続が異なっている。即ち、図22, 図23
に示されている本発明のデータ処理システムの第10の発
明では、１次，２次キャッシュメモリ10, 11はデータ処
理装置100 に対しては入力アドレスバス60及びデータバ
ス67を介して接続されており、データ処理装置100 から
１次，２次キャッシュメモリ10, 11に対して同時にデー
タアクセス可能になっている。

【０２４７】また、２次キャッシュメモリ11は主記憶10
3 に対してはアドレスバス62とデータバス63とを介して
に接続されている。そして、１次，２次キャッシュメモ
リ10, 11間は、アドレスバス60とアドレスバス62とが接
続されており、データバス67はバイパス経路66を介して
１次キャッシュメモリ10のデータバス65と、またバイパ
ス経路64を介して２次キャッシュメモリ11のデータバス
63とそれぞれ接続されている。従って、主記憶103 から
同時に１次，２次キャッシュメモリ10, 11に対して同時
にデータ転送可能になっている。

【０２４８】次に、図21及び図22, 図23に示されている
本発明のデータ処理システムの第10の発明の実施例の動
作、特にキャッシュメモリの動作について説明する。

【０２４９】データ処理装置100 においてデータリード
アクセス要求が発生した場合、アドレスバス60を介して
１次，２次キャッシュメモリ10, 11双方に対して同時に
データリードアクセスが実行される。このデータリード
アクセス(104) に対するデータが１次キャッシュメモリ
10に存在しない場合、１次キャッシュメモリ10のキャッ
シュヒット／ミス信号生成部44からディセーブルのキャ
ッシュリードヒット信号46が出力されて２次キャッシュ
メモリ11のキャッシュヒット／ミス信号生成部44に入力
される。２次キャッシュメモリ11内にもそのデータ存在
しない場合、２次キャッシュメモリ11のキャッシュヒッ
ト／ミス信号生成部44からキャッシュミス信号50が出力
されて、主記憶103 に対してデータリードアクセス(10
6) が行われる。

【０２５０】このデータリードアクセス(106) により主
記憶103 から読み出されたデータは、データバス63から
２次キャッシュメモリ11のラインバッファ35に入力さ
れ、更にバイパス経路64を通じてデータバス67へ出力さ
れてデータ処理装置100 へ転送される。これと同時に、
データバス67のデータはバイパス経路66とデータバス65
とを通じて１次キャッシュメモリ10のラインバッファ35
へ転送されて一旦保持される。そして、１次キャッシュ
メモリ10のラインバッファ35に保持されたデータは、１
次キャッシュメモリ10のキャッシュヒット／ミス信号生
成部44から出力されたキャッシュミス信号47によりラッ
チ34に登録されているタグと共に１次キャッシュメモリ
10に登録される。

【０２５１】以上のように、データ処理装置100 からの
データリードアクセス要求に対するデータがいずれのキ
ャッシュメモリ10, 11にも存在しない場合には、主記憶
103から読み出されたデータが１次キャッシュメモリ10
にのみ転送・登録(9) される。

【０２５２】また、その登録の際に１次キャッシュメモ
リ10に登録不可能なデータが発生した場合、換言すれば
１次キャッシュメモリ10の４ウェイの全てのラインにデ
ータが登録されており、更に新たなデータ登録が行われ
るために４ウェイのいずれかのデータに上書きしなけれ
ばならない場合、そのデータは１次キャッシュメモリ10
の出力バッファ36に一時的に保持される。そして、デー
タバス67が使用されていないタイミングを見計らって、
１次キャッシュメモリ10の出力バッファ制御回路45が信
号49を出力することにより出力バッファ36のデータはデ
ータバス67へ出力される。

【０２５３】このようにしてデータバス67へ出力された
データはバイパス経路64とデータバス63とを通じて２次
キャッシュメモリ11のラインバッファに35に保持され、
１次キャッシュメモリ10の出力バッファ制御回路から出
力される信号48によりタグと共に２次キャッシュメモリ
11に登録される。

【０２５４】図24のブロック図に、本発明のデータ処理
システムの第11の発明の一実施例として２階層のキャッ
シュメモリを備えたデータ処理システムの構成例を示
す。図24において、参照符号100 はデータ処理装置を、
10はデータ処理装置100 に接続された１次キャッシュメ
モリを、11は１次キャッシュメモリ10に接続された２次
キャッシュメモリを、103 は１次キャッシュメモリ10に
接続された主記憶をそれぞれ示している。

【０２５５】以下、図24のブロック図に示されている本
発明のデータ処理システムの第11の発明の実施例の動作
について説明する。

【０２５６】データ処理装置100 においてデータリード
アクセス要求が発生した場合、まず１次キャッシュメモ
リ10に対してデータリードアクセス(104) が行われる。
そして、１次キャッシュメモリ10においてキャッシュミ
スが発生した場合、１次キャッシュメモリ10から２次キ
ャッシュメモリ11と主記憶103 とに対して同時にデータ
リードアクセス(105) が行われる。

【０２５７】２次キャッシュメモリ11でキャッシュリー
ドミスが発生した場合、主記憶103から読み出されたデ
ータは２次キャッシュメモリ11を介さずに直接１次キャ
ッシュメモリ10に転送・登録(9) された上でデータ処理
装置100 へ転送(110) される。この主記憶103 から１次
キャッシュメモリ10にデータを直接登録する一連の処理
(9) の過程において１次キャッシュメモリ10に登録不可
能なデータが発生した場合、２次キャッシュメモリ11に
そのデータが転送・登録(8) される。

【０２５８】また、データ処理装置100 からのデータリ
ードアクセス要求に対して２次キャッシュメモリ11でキ
ャッシュリードヒットした場合、そのヒットデータは１
次キャッシュメモリ10に転送・登録(111) され、その
後、データ処理装置100 へ転送(110) される。この際、
主記憶103 から読み出されたデータはキャンセルされ
る。

【０２５９】また、データ処理装置100 からのデータリ
ードアクセス要求に対して１次キャッシュメモリ10でキ
ャッシュリードヒットした場合、そのヒットデータはデ
ータ処理装置100 へ直接転送(110) される。この際、２
次キャッシュメモリ11と主記憶103 とに対するデータリ
ードアクセスは行われない。

【０２６０】また、データ処理装置100 においてデータ
ライトアクセス要求が発生した場合、１次，２次キャッ
シュメモリ10, 11共にライトスルー方式のキャッシュメ
モリであれば、必ず１次キャッシュメモリ10に対して
も、２次キャッシュメモリ11と主記憶103 とに対しても
データライトアクセス(104, 105) が行われる。

【０２６１】この際にライトされるデータは、データ処
理装置100 から参照符号107 →108の経路で１次，２次
キャッシュメモリ10, 11、更に主記憶103 へ転送され
る。このような処理により、ライトスルー方式のキャッ
シュメモリでは、データの一貫性が維持される。

【０２６２】図25のブロック図に、本発明のデータ処理
システムの第12の発明の一実施例として２階層のキャッ
シュメモリを備えたデータ処理システムの構成例を示
す。図25において、参照符号100 はデータ処理装置を、
10はデータ処理装置100 に接続された１次キャッシュメ
モリを、11は同様にデータ処理装置100 に接続された２
次キャッシュメモリを、103 は１次キャッシュメモリ10
に接続された主記憶をそれぞれ示している。

【０２６３】以下、図25のブロック図に示されている本
発明のデータ処理システムの第12の発明の実施例の動作
について説明する。

【０２６４】データ処理装置100 においてデータリード
アクセス要求が発生した場合、その要求は１次，２次キ
ャッシュメモリ10, 11双方に同時に行われる。１次，２
次キャッシュメモリ10, 11双方でそのデータリードアク
セス要求に対するデータが存在しない場合、１次キャッ
シュメモリ10は主記憶103 に対してデータリードアクセ
ス(106) を行う。

【０２６５】そして主記憶103 から読み出されたデータ
は、直接１次キャッシュメモリ10に転送・登録(9) され
た上でデータ処理装置100 へ転送(110) される。主記憶
103から１次キャッシュメモリ10にデータ登録が行われ
る際に１次キャッシュメモリ10に登録不可能なデータが
発生した場合、そのデータは２次キャッシュメモリ１１
に転送・登録（８） される。

【０２６６】また、データ処理装置100 からのデータリ
ードアクセスに対して２次キャッシュメモリ11でキャッ
シュリードヒットした場合には、そのヒットデータはデ
ータ処理装置100 へ転送(110) されると同時に１次キャ
ッシュメモリ10にも転送・登録(111) される。この際、
主記憶103 に対するデータリードアクセスは行われな
い。

【０２６７】また、データ処理装置100 からのデータリ
ードアクセス要求に対して１次キャッシュメモリ10でキ
ャッシュリードヒットした場合、そのヒットデータはデ
ータ処理装置100 に直接転送(110) されると同時に２次
キャッシュメモリ11からのデータ出力は禁止される。こ
の際、主記憶103 に対するデータリードアクセスは行わ
れない。

【０２６８】また、データ処理装置100 においてデータ
ライトアクセス要求が発生した場合、１次，２次キャッ
シュメモリ10, 11共にライトスルー方式のキャッシュメ
モリであれば、必ず１次，２次キャッシュメモリ10, 11
に対しても、主記憶103 に対してもデータライトアクセ
ス(104, 106)が行われる。

【０２６９】この際にライトされるデータは、データ処
理装置100 から参照符号107 →108の経路で１次，２次
キャッシュメモリ10, 11、更に主記憶103 へ転送され
る。このような処理により、ライトスルー方式のキャッ
シュメモリでは、データの一貫性が維持される。

【０２７０】図26のブロック図に、本発明のデータ処理
システムの第13の発明の一実施例としてディマンド型の
１次キャッシュメモリ20とプリフェッチ型の２次キャッ
シュメモリ21とをデータ処理装置100 と主記憶103 との
間に階層的に備えたデータ処理システムの構成例を示
す。

【０２７１】図26において、参照符号 100はデータ処理
装置を、20はデータ処理装置100 に接続されたディマン
ド型の１次キャッシュメモリを、21は１次キャッシュメ
モリ20に接続されたプリフェッチ型の２次キャッシュメ
モリを、103 は２次キャッシュメモリに接続された主記
憶をそれぞれ示している。

【０２７２】ここで、ディマンド型のキャッシュメモリ
とは、外部からアクセス要求されたデータのみを登録す
るキャッシュメモリのことである。一方、プリフェッチ
型のキャッシュメモリとは、外部からアクセス要求され
たデータのみならず、そのデータに連続するいくつかの
データをも前もって登録するキャッシュメモリのことで
ある。

【０２７３】以下、図26のブロック図に示されている本
発明のデータ処理システムの第13の発明の実施例の動作
について説明する。

【０２７４】データ処理装置100 においてデータ(A) に
対するリードアクセス要求が発生した場合、まず１次キ
ャッシュメモリ20に対してデータリードアクセス(104)
が行われる。１次キャッシュメモリ20内にデータ(A) が
存在せずキャッシュミスが発生した場合、１次キャッシ
ュメモリ20から２次キャッシュメモリ21に対してデータ
リードアクセス(105) が行われる。この際のデータリー
ドアクセス(105) は、１次キャッシュメモリ20がディマ
ンド型のキャッシュメモリであるので、データ(A) のみ
に対するリードアクセスが出力される。２次キャッシュ
メモリ21においてもキャッシュミスが発生した場合、２
次キャッシュメモリ21から主記憶103 に対してデータリ
ードアクセス(106) が行われる。

【０２７５】この際のデータリードアクセス(106) は、
２次キャッシュメモリ21がプリフェッチ型のキャッシュ
メモリであるので、データ(A) とそれに連続するデータ
(B)とに対しても行われる。このデータリードアクセス
(106) に対して主記憶103 から読み出されたデータ(A)
は、２次キャッシュメモリ21には登録されずに１次キャ
ッシュメモリ20にのみ転送・登録(9) された上でデータ
処理装置100 へ転送(110) される。また、データ(A) に
連続するデータ(B) も主記憶103 から読み出されて２次
キャッシュメモリ21にのみ転送・登録(15)される。

【０２７６】また、データ処理装置100 からのデータリ
ードアクセス要求に対して２次キャッシュメモリ21でキ
ャッシュヒットした場合、そのヒットデータは１次キャ
ッシュメモリ20に転送・登録(111) された上でデータ処
理装置100 へ転送(110) される。この際、主記憶103 に
対するデータリードアクセスは行われない。

【０２７７】また、データ処理装置100 からのデータリ
ードアクセス要求に対して１次キャッシュメモリ20でキ
ャッシュヒットした場合、そのヒットデータはそのまま
データ処理装置100 へ転送(110) される。この際、２次
キャッシュメモリ21及び主記憶103 に対するデータリー
ドアクセスは行われない。

【０２７８】また、主記憶103 から１次キャッシュメモ
リ20にデータを転送・登録(9) する際に１次キャッシュ
メモリ20に登録不可能なデータが発生した場合は、２次
キャッシュメモリ21にそのデータが登録(8) される。

【０２７９】また、データ処理装置100 においてデータ
ライトアクセス要求が発生した場合、１次，２次キャッ
シュメモリ20, 21共にライトスルー方式のキャッシュメ
モリであれば、必ず１次キャッシュメモリ20に対して
も、２次キャッシュメモリ21に対しても、主記憶103 に
対してもデータライトアクセス(104, 105, 106) が行わ
れる。

【０２８０】この際にライトされるデータは、データ処
理装置100 から参照符号107 →108→109 の経路で１
次，２次キャッシュメモリ20, 21、更に主記憶103 へ転
送される。このような処理により、ライトスルー方式の
キャッシュメモリでは、データの一貫性が維持される。

【０２８１】図27の回路図に、本発明のデータ処理シス
テムの第14の発明の一実施例に備えられているプリフェ
ッチ型の２次キャッシュメモリ21がプリフェッチを行う
べきか否かを判断するプリフェッチ抑制回路の構成につ
いて説明する。

【０２８２】この第14の発明のデータ処理システムは、
図26に示されている第13の発明のデータ処理システムに
おいて、データ(A) に連続するデータ(B) が主記憶103
上になく、カウンタ等のキャッシング不適当な領域に存
在する場合があるため、そのような場合にプリフェッチ
型の２次キャッシュメモリ21がプリフェッチを行うべき
か否かを判断するためである。

【０２８３】図27において、参照符号70はプリフェッチ
抑制回路を示しており、２次キャッシュメモリ21内に備
えられている。このプリフェッチ抑制回路70は、キャッ
シング不適当なアドレス、たとえば I/Oアドレスを記憶
する I/Oレジスタ71と、 I/Oレジスタが有効である場合
にセットされるレジスタイネーブルビット72とで主とし
て構成されている。また、参照符号73はプリフェッチ抑
制回路イネーブル信号を、74はプリフェッチ禁止信号74
をそれぞれ示している。

【０２８４】I/Oレジスタ71は図27において左右方向の
一列で一つのアドレスを記憶するレジスタを構成し、そ
れぞれにレジスタイネーブルビット72が付属している。
そして、このプリフェッチ抑制回路70にアクセス対象の
アドレス (フェッチアドレス) が入力されると、レジス
タイネーブルビット72がアクティブであり且つアドレス
が一致するとそれぞれのレジスタが付属するレジスタイ
ネーブルビット72を介して接地される。従って、プリフ
ェッチ抑制回路イネーブル信号73がハイレベルであれ
ば、フェッチアドレスが I/Oアドレスと一致する場合に
はプリフェッチ禁止信号74としてローレベルの信号が、
不一致である場合にはハイレベルの信号がそれぞれ出力
される。

【０２８５】次に、図26及び図27に示されている本発明
のデータ処理システムの第14の発明の実施例の動作、特
にプリフェッチ抑制回路70の動作について説明する。

【０２８６】データ処理装置100 においてデータ(A) に
対するリードアクセス要求が発生した場合、まず１次キ
ャッシュメモリ20に対してデータリードアクセス(104)
が行われる。そして、１次キャッシュメモリ20内にデー
タ(A) が存在せずキャッシュミスが発生した場合、１次
キャッシュメモリ20から２次キャッシュメモリ21に対し
てデータリードアクセス(105) が行われる。この際のデ
ータリードアクセス(105) は、１次キャッシュメモリ20
がディマンド型のキャッシュメモリであるので、データ
(A) のみに対して行われる。更に、２次キャッシュメモ
リ21においてもキャッシュミスが発生した場合、２次キ
ャッシュメモリ21から主記憶103 に対してデータリード
アクセス(106) が行われる。

【０２８７】この際のデータリードアクセス(106) は、
２次キャッシュメモリ21がプリフェッチ型のキャッシュ
メモリであるので、本来のアクセス対象であるデータ
(A) のみならずそれに連続するデータ(B) に対しても行
われる。このため、プリフェッチされるデータ(B) のア
ドレスがプリフェッチ抑制回路70で I/Oレジスタ71と比
較される。この際、プリフェッチ抑制回路イネーブル信
号73はハイレベルにされるので、データ(B) のアドレス
が I/O領域であればプリフェッチ禁止信号74はハイレベ
ルになり、データ(B) のアドレスが I/O領域でなければ
プリフェッチ禁止信号74はローレベルになる。

【０２８８】２次キャッシュメモリ21では、プリフェッ
チ禁止信号74がローレベルである場合にそのフェッチア
ドレスはプリフェッチ可能と判断して主記憶103 に対す
るアクセスを実行する。そして、データリードアクセス
(106) に対して主記憶103 から読み出されたデータ(A)
は２次キャッシュメモリ21には登録されずに１次キャッ
シュメモリ20にのみ転送・登録(9) されてデータ処理装
置100 へ転送(110) される。また、データ(A) に連続す
るデータ(B) は２次キャッシュメモリ21にのみ転送・登
録(15)される。

【０２８９】また、データ(B) が I/O領域である場合は
プリフェッチ禁止信号74はハイレベルになってデータ
(A) に連続するデータ(B) はアクセスされず、２次キャ
ッシュメモリ21には登録されない。以上のようなプリフ
ェッチ抑制回路70の動作によりI/O領域のフェッチが回
避される。

【０２９０】図28のブロック図に、本発明のデータ処理
システムの第15及び第16の発明の一実施例としてマルチ
プロセッサシステムに適用した場合の実施例を示す。図
28において、参照符号100aは第１のデータ処理装置を、
100bは第２のデータ処理装置を、100cは内蔵キャッシュ
メモリを備えた第３のデータ処理装置をそれぞれ示して
いる。

【０２９１】参照符号 20aは第１のデータ処理装置100a
と接続された第１系列の１次キャッシュメモリを、 20b
は第２のデータ処理装置100bと接続された第２系列の１
次キャッシュメモリを、 21aは第１系列の１次キャッシ
ュメモリ20a と接続された第１系列の２次キャッシュメ
モリを、 21bは第２系列の１次キャッシュメモリ20bと
接続された第２系列の２次キャッシュメモリを、 21cは
第３のデータ処理装置100cと接続された第３系列の２次
キャッシュメモリをそれぞれ示している。

【０２９２】また、参照符号22は第１系列の２次キャッ
シュメモリ21a,び第２系列の２次キャッシュメモリ21b
及び第３系列の２次キャッシュメモリ21c と接続された
３次キャッシュメモリを、23は３次キャッシュメモリ22
と接続された４次キャッシュメモリを、 103は４次キャ
ッシュメモリ23と接続された主記憶をそれぞれ示してい
る。

【０２９３】以下、図28のブロック図に示されている本
発明のデータ処理システムの第15及び第16の発明の実施
例の動作について説明する。なお、第15の発明は前述の
図11及び図12, 13に示されている第４の発明をマルチプ
ロセッサシステムに適用した発明であり、第16の発明は
前述の図１及び図２, 図３に示されている第１の発明を
マルチプロセッサシステムに適用した例である。

【０２９４】第15の発明のデータ処理システムでは、第
１のデータ処理装置100aが主記憶103 にのみ存在するデ
ータ(A) のデータリードアクセス要求を発生すると、ま
ず第１系列の１次キャッシュメモリ20a はキャッシュミ
スを発生して第１系列の２次キャッシュメモリ21a をア
クセスする。しかし、この第１系列の２次キャッシュメ
モリ21a もキャッシュミスを発生して３次キャッシュメ
モリ22をアクセスする。更に、この３次キャッシュメモ
リ22もキャッシュミスを発生して４次キャッシュメモリ
23をアクセスする。しかし、この４次キャッシュメモリ
23もキャッシュミスを発生して主記憶103 をアクセスす
る。これにより、主記憶103 からデータ(A) が３次キャ
ッシュメモリ22と第１系列の１次キャッシュメモリ20a
とに登録される。

【０２９５】次に、上述の状態で第２のデータ処理装置
100bがデータ(A) のデータリードアクセス要求を発生す
ると、まず第２系列の１次キャッシュメモリ20b がキャ
ッシュミスを発生して第２系列の２次キャッシュメモリ
21b をアクセスする。しかし、この第２系列の２次キャ
ッシュメモリ21b もキャッシュミスを発生して３次キャ
ッシュメモリ22をアクセスする。

【０２９６】第15の発明までの各発明のデータ処理シス
テムでは、次に主記憶103 がアクセスされるが、第15の
発明のデータ処理システムでは３次キャッシュメモリ22
でキャッシュヒットするので、第２のデータ処理装置10
0bはデータ(A) をより迅速にリードする事ができる。

【０２９７】また、上述の第２のデータ処理装置100bに
よるデータのアクセスで３次キャッシュメモリ22がキャ
ッシュヒットしたが、第15の発明のデータ処理システム
では３次キャッシュメモリ22のデータ(A) は無効化され
ない。従って、第３のデータ処理装置100cによるデータ
(A) のデータリードアクセスが発生した場合にも、主記
憶103 までアクセスされずに３次キャッシュメモリ22で
キャッシュヒットするため、高速なデータアクセスが可
能になる。

【０２９８】図29のブロック図に、本発明のデータ処理
システムの第17及び第18の発明の一実施例として多階層
のキャッシュメモリを備え、且つアドレススヌープ機能
を有するデータ処理システムの構成例を示す。

【０２９９】図29において、参照符号100 はデータ処理
装置を、20はデータ処理装置100 と接続された１次キャ
ッシュメモリを、21は１次キャッシュメモリ20と接続さ
れた２次キャッシュメモリを、22は２次キャッシュメモ
リ21と接続された３次キャッシュメモリを、103 は３次
キャッシュメモリ22及びデータ処理装置100 と接続され
た主記憶を、 115は主記憶103 と接続されていて主記憶
103 の内容を書き換えることが可能な他の処理装置をそ
れぞれ示している。

【０３００】以下、図29のブロック図に示されている本
発明のデータ処理システムの第17及び第18の発明の実施
例の動作について説明する。

【０３０１】まず説明の簡略化のために、アドレススヌ
ープの基本的な機能について説明する。主記憶103 のデ
ータ(A) をたとえば２次キャッシュメモリ21が記憶して
いる状態において他の処理装置115 が主記憶103 のデー
タ(A) を(AA)に書き換えた場合、２次キャッシュメモリ
21に登録されている内容と主記憶103 の内容とが異なる
状態が生じる。このような主記憶103 と各キャッシュメ
モリとの間でのデータの不一致を回避するため、各キャ
ッシュメモリは主記憶103 中のデータがデータ処理装置
100 以外の装置によって書き換えられた場合には対応す
るデータを書き換える必要が生じる。

【０３０２】従来の複数のキャッシュメモリを備えたデ
ータ処理システムであれば、複数のキャッシュメモリが
同一のデータを保持しているので、上述のようなアドレ
ススヌープに際しては全てのキャッシュメモリにデータ
書換えのための起動がかけられる。このように、全ての
キャッシュメモリを一斉に起動するとデータ処理システ
ム全体としての消費電力が増大する。

【０３０３】しかし、本発明のデータ処理システムの第
17及び第18の発明では、複数のキャッシュメモリが重複
してデータを持つことはないので、全てのキャッシュメ
モリを起動する必要はない。以下に具体的に説明する。

【０３０４】第17の発明のデータ処理システムでは、他
の処理装置115 が主記憶103 のデータ(A) を(AA)に書き
換えた場合、まず１次キャッシュメモリ20は自身がデー
タ(A) を保持しているか否かを判断する。この結果、１
次キャッシュメモリ20はデータ(A) を保持していないの
で、下段の２次キャッシュメモリ21にデータ(A) の書き
換えを指示する。

【０３０５】次に２次キャッシュメモリ21は自身がデー
タ(A) を保持しているか否かを判断する。この結果、２
次キャッシュメモリ21はデータ(A) を保持しているの
で、データ(A) を無効化する。２次キャッシュメモリ21
より下段の各キャッシュメモリにはデータ(A) は保持さ
れていないので、３次キャッシュメモリ22は起動されな
い。従って、消費電力の低減が計れる。

【０３０６】また第18の発明のデータ処理システムで
は、他の処理装置115 が主記憶103 のデータ(A) を(AA)
に書き換えた場合、まず３次キャッシュメモリ22は自身
がデータ(A) を保持しているか否かを判断する。この結
果、３次キャッシュメモリ22はデータ(A) を保持してい
ないので、上段の２次キャッシュメモリ21にデータ(A)
の書き換えを指示する。

【０３０７】次に２次キャッシュメモリ21は自身がデー
タ(A) を保持しているか否かを判断する。この結果、２
次キャッシュメモリ21はデータ(A) を保持しているの
で、データ(A) を(AA)に書き換える。２次キャッシュメ
モリ21より上段の各キャッシュメモリにはデータ(A) は
保持されていないので、１次キャッシュメモリ20は起動
されない。従って、消費電力の低減が計れる。

【０３０８】

【発明の効果】以上に詳述したように本発明のデータ処
理システムによれば、より上段のキャッシュメモリが要
求したデータとより下段のキャッシュメモリが要求した
データとが重複する場合、上段側のキャッシュメモリが
要求したデータ領域は上段側のキャッシュメモリにのみ
登録され、下段側のキャッシュメモリには上段側のキャ
ッシュメモリが要求したデータ領域を除いたデータが登
録される。このようなデータアクセスの手順を採ること
により、キャッシュメモリ全体としては重複するデータ
を保持することを極力少なくすることが可能になる。

【０３０９】従って、より多くのデータコピーを主記憶
からキャッシュメモリ全体へ取り込むことが可能とな
り、データ処理装置からのデータアクセスに対するキャ
ッシュヒット率が向上すると共に、データ処理装置から
キャッシュメモリに対してより高速にデータアクセス可
能になる。

【図面の簡単な説明】

【図１】第１の発明の第１の実施例としての２階層のキ
ャッシュメモリを備えたデータ処理システムの構成例を
示すブロック図である。

【図２】第１の発明のデータ処理システムの第１の実施
例の１次キャッシュメモリを２次キャッシュメモリと接
続した場合の回路構成例を示すブロック図である。

【図３】第１の発明のデータ処理システムの第１の実施
例の２次キャッシュメモリを１次キャッシュメモリと接
続した場合の回路構成例を示すブロック図である。

【図４】第１の発明の第２の実施例としての２階層のキ
ャッシュメモリを備えたデータ処理システムの構成例を
示すブロック図である。

【図５】第２の発明の実施例としての２階層のキャッシ
ュメモリを備えたデータ処理システムの構成例を示すブ
ロック図である。

【図６】第２の発明のデータ処理システムの１次キャッ
シュメモリを２次キャッシュメモリと接続した場合の回
路構成例を示すブロック図である。

【図７】第２の発明のデータ処理システムの２次キャッ
シュメモリを１次キャッシュメモリと接続した場合の回
路構成例を示すブロック図である。

【図８】第３の発明の実施例としての２階層のキャッシ
ュメモリを備えたデータ処理システムの構成例を示すブ
ロック図である。

【図９】第３の発明のデータ処理システムの１次キャッ
シュメモリを２次キャッシュメモリと接続した場合の回
路構成例を示すブロック図である。

【図１０】第３の発明のデータ処理システムの２次キャ
ッシュメモリを１次キャッシュメモリと接続した場合の
回路構成例を示すブロック図である。

【図１１】第４の発明の実施例としての２階層のキャッ
シュメモリを備えたデータ処理システムの構成例を示す
ブロック図である。

【図１２】第４の発明のデータ処理システムの１次キャ
ッシュメモリを２次キャッシュメモリと接続した場合の
回路構成例を示すブロック図である。

【図１３】第４の発明のデータ処理システムの２次キャ
ッシュメモリを１次キャッシュメモリと接続した場合の
回路構成例を示すブロック図である。

【図１４】第５の発明の実施例としての２階層のキャッ
シュメモリを備えたデータ処理システムの構成例を示す
ブロック図である。

【図１５】第５の発明のデータ処理システムの１次キャ
ッシュメモリを２次キャッシュメモリと接続した場合の
回路構成例を示すブロック図である。

【図１６】第５の発明のデータ処理システムの２次キャ
ッシュメモリを１次キャッシュメモリと接続した場合の
回路構成例を示すブロック図である。

【図１７】第６の発明の実施例としての２階層のキャッ
シュメモリを備えたデータ処理システムの構成例を示す
ブロック図である。

【図１８】第７の発明の実施例としての２階層のキャッ
シュメモリを備えたデータ処理システムの構成例を示す
ブロック図である。

【図１９】第８の発明の実施例としての２階層のキャッ
シュメモリを備えたデータ処理システムの構成例を示す
ブロック図である。

【図２０】第９の発明の実施例としての２階層のキャッ
シュメモリを備えたデータ処理システムの構成例を示す
ブロック図である。

【図２１】第１０の発明の実施例としての２階層のキャ
ッシュメモリを備えたデータ処理システムの構成例を示
すブロック図である。

【図２２】第１０の発明のデータ処理システムの１次キ
ャッシュメモリを２次キャッシュメモリと接続した場合
の回路構成例を示すブロック図である。

【図２３】第１０の発明のデータ処理システムの２次キ
ャッシュメモリを１次キャッシュメモリと接続した場合
の回路構成例を示すブロック図である。

【図２４】第１１の発明の実施例としての２階層のキャ
ッシュメモリを備えたデータ処理システムの構成例を示
すブロック図である。

【図２５】第１２の発明の実施例としての２階層のキャ
ッシュメモリを備えたデータ処理システムの構成例を示
すブロック図である。

【図２６】第１３の発明の実施例としての２階層のキャ
ッシュメモリを備えたデータ処理システムの構成例を示
すブロック図である。

【図２７】第１４の発明の実施例としての２階層のキャ
ッシュメモリを備えたデータ処理システムの構成例を示
すブロック図である。

【図２８】第１５及び第１６の発明の実施例としての２
階層のキャッシュメモリを備えたデータ処理システムの
構成例を示すブロック図である。

【図２９】第１７及び第１８の発明の実施例としての２
階層のキャッシュメモリを備えたデータ処理システムの
構成例を示すブロック図である。

【図３０】従来の２階層のキャッシュメモリを備えたデ
ータ処理システムの構成例を示すブロック図である。

【図３１】従来のデータ処理システムのキャッシュメモ
リの一般的な回路構成例を示すブロック図である。

【図３２】従来のデータ処理システムの１次キャッシュ
メモリを２次キャッシュメモリと接続した場合の回路構
成例を示すブロック図である。

【図３３】従来のデータ処理システムの２次キャッシュ
メモリを１次キャッシュメモリと接続した場合の回路構
成例を示すブロック図である。

【図３４】従来のデータ処理システムのキャッシュメモ
リにおけるデータアクセス過程の詳細を説明するための
模式図である。

【符号の説明】

10 １次キャッシュメモリ 11 ２次キャッシュメモリ 20 １次キャッシュメモリ 20a １次キャッシュメモリ 20b １次キャッシュメモリ 21 ２次キャッシュメモリ 21a ２次キャッシュメモリ 21b ２次キャッシュメモリ 21c ２次キャッシュメモリ 22 ３次キャッシュメモリ 23 ４次キャッシュメモリ 60 アドレスバス 61 アドレスバス 62 アドレスバス 63 データバス 65 データバス 67 データバス 70 プリフェッチ抑制回路 100 データ処理装置 100a データ処理装置 100b データ処理装置 100c データ処理装置 101 １次キャッシュメモリ 102 ２次キャッシュメモリ 103 主記憶 115 他の処理装置

【手続補正書】

【提出日】平成５年６月１４日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】この一連の処理において、２次キャッシュ
メモリ102 へのデータリードアクセス(105) でキャッシ
ュヒット（要求されたデータがキャッシュメモリ内に登
録されている状態）した場合、その要求されたデータ
（以下、ヒットデータという)は１次キャッシュメモリ1
01 へ転送(111) されて登録された上でデータ処理装置1
00 へ転送(110) される。なお上述のような２次キャッ
シュメモリ102 へのデータリードアクセス(105)でキャ
ッシュヒットした場合には、主記憶103 へのデータリー
ドアクセス(106)は行われない。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０１６４

【補正方法】変更

【補正内容】

【０１６４】また、本実施例の１次キャッシュメモリ10
では、主記憶103 から直接転送されてきたデータをライ
ンバッファ35を通じて登録する際に登録しきれないデー
タが発生した場合、即ち４ウェイ共に同一ラインにデー
タが登録されている場合は、その登録しきれないデータ
が出力バッファ37へ転送されて一旦保持される。出力バ
ッファ37に保持されたデータは、データバス67へ出力さ
れ、更にバイパス経路66, データバス65, バイパス経路
64, データバス63を経て２次キャッシュメモリ11のライ
ンバッファ35へ転送される。

Claims (18)

【特許請求の範囲】
1. 【請求項１】 データ処理装置と主記憶との間にｎ階層
   （但し、ｎ≧２）以上のキャッシュメモリが配列されて
   おり、 前記データ処理装置に最も近い第１階層のキャッシュメ
   モリは、前記データ処理装置と第２階層のキャッシュメ
   モリとにデータアクセスのためのアドレスバスとデータ
   転送のためのデータバスとでそれぞれ接続されており、 前記主記憶に最も近い第ｎ階層のキャッシュメモリは、
   第（ｎ−１）階層のキャッシュメモリと前記主記憶とに
   他のアドレスバスとデータバスとでそれぞれ接続されて
   おり、 第ｍ階層（但し、２≦ｍ＜ｎ）のキャッシュメモリは、
   第（ｍ−１）階層のキャッシュメモリと第（ｍ＋１）階
   層のキャッシュメモリとに他のアドレスバスとデータバ
   スとでそれぞれ接続されたデータ処理システムにおい
   て、 前記第２階層以降の第ｍ階層（但し、２≦ｍ≦ｎ）のキ
   ャッシュメモリは、第（ｍ−１）階層のキャッシュメモ
   リからのデータリードアクセス要求に際して、アクセス
   対象データが自身に存在している場合は前記アクセス対
   象データを前記第（ｍ−１）階層のキャッシュメモリへ
   転送し、その後、自身に存在する前記アクセス対象デー
   タを無効化すべくなしてあることを特徴とするデータ処
   理システム。
2. 【請求項２】 データ処理装置と主記憶との間にｎ階層
   （但し、ｎ≧２）以上のキャッシュメモリが配列されて
   おり、 前記データ処理装置に最も近い第１階層のキャッシュメ
   モリは、前記データ処理装置と第２階層のキャッシュメ
   モリとにデータアクセスのためのアドレスバスとデータ
   転送のためのデータバスとでそれぞれ接続されており、 前記主記憶に最も近い第ｎ階層のキャッシュメモリは、
   第（ｎ−１）階層のキャッシュメモリと前記主記憶とに
   他のアドレスバスとデータバスとでそれぞれ接続されて
   おり、 第ｍ階層（但し、２≦ｍ＜ｎ）のキャッシュメモリは、
   第（ｍ−１）階層のキャッシュメモリと第（ｍ＋１）階
   層のキャッシュメモリとに他のアドレスバスとデータバ
   スとでそれぞれ接続されたデータ処理システムにおい
   て、 第ｋ階層（但し、１≦ｋ≦ｎ）のキャッシュメモリは、
   第（ｋ−１）階層のキャッシュメモリからのデータリー
   ドアクセス要求に際して、アクセス対象データが自身以
   降の階層の全てのキャッシュメモリ内に存在しない場合
   にデータ登録が可能なメモリ空間の存否を検出し、デー
   タ登録が可能なメモリ空間が存在する場合は前記主記憶
   から転送されるアクセス対象データを登録し、データ登
   録が可能なメモリ空間が存在しない場合は登録を禁じる
   べくなしてあることを特徴とするデータ処理システム。
3. 【請求項３】 データ処理装置と主記憶との間にｎ階層
   （但し、ｎ≧２）以上のキャッシュメモリが配列されて
   おり、 前記データ処理装置に最も近い第１階層のキャッシュメ
   モリは、前記データ処理装置と第２階層のキャッシュメ
   モリとにデータアクセスのためのアドレスバスとデータ
   転送のためのデータバスとでそれぞれ接続されており、 前記主記憶に最も近い第ｎ階層のキャッシュメモリは、
   第（ｎ−１）階層のキャッシュメモリと前記主記憶とに
   他のアドレスバスとデータバスとでそれぞれ接続されて
   おり、 第ｍ階層（但し、２≦ｍ＜ｎ）のキャッシュメモリは、
   第（ｍ−１）階層のキャッシュメモリと第（ｍ＋１）階
   層のキャッシュメモリとに他のアドレスバスとデータバ
   スとでそれぞれ接続されたデータ処理システムにおい
   て、 第ｍ階層のキャッシュメモリは、第（ｍ−１）階層のキ
   ャッシュメモリからのデータリードアクセス要求に際し
   て、アクセス対象データが自身以降の階層の全てのキャ
   ッシュメモリ内に存在しない場合にデータ登録が可能な
   メモリ空間の存否を第（ｍ−１）階層以上のキャッシュ
   メモリで検出し、データ登録が可能なメモリ空間が前記
   第（ｍ−１）階層以上のキャッシュメモリに存在しない
   場合は自身に前記アクセス対象データを登録すべくなし
   てあることを特徴とするデータ処理システム。
4. 【請求項４】 データ処理装置と主記憶との間にｎ階層
   （但し、ｎ≧２）以上のキャッシュメモリが配列されて
   おり、 前記データ処理装置に最も近い第１階層のキャッシュメ
   モリは、前記データ処理装置と第２階層のキャッシュメ
   モリとにデータアクセスのためのアドレスバスとデータ
   転送のためのデータバスとでそれぞれ接続されており、 前記主記憶に最も近い第ｎ階層のキャッシュメモリは、
   第（ｎ−１）階層のキャッシュメモリと前記主記憶とに
   他のアドレスバスとデータバスとでそれぞれ接続されて
   おり、 第ｍ階層（但し、２≦ｍ＜ｎ）のキャッシュメモリは、
   第（ｍ−１）階層のキャッシュメモリと第（ｍ＋１）階
   層のキャッシュメモリとに他のアドレスバスとデータバ
   スとでそれぞれ接続されたデータ処理システムにおい
   て、 前記第１階層のキャッシュメモリは、前記データ処理装
   置からのデータリードアクセス要求に際して、アクセス
   対象データが自身に存在しない場合は第２階層のキャッ
   シュメモリに前記データリードアクセス要求を出力し、
   第２階層以降のキャッシュメモリ全てにおいても前記ア
   クセス対象データが存在しない場合は前記主記憶から転
   送される前記アクセス対象データを登録し、 前記第２階層以降の第ｍ階層（但し、２≦ｍ≦ｎ）のキ
   ャッシュメモリは、第（ｍ−１）階層のキャッシュメモ
   リからのデータリードアクセス要求に際して、前記アク
   セス対象データが自身に存在しない場合は第（ｍ＋１）
   階層のキャッシュメモリから転送される前記アクセス対
   象データの登録を禁じ、 第ｋ階層（但し、１≦ｋ＜ｎ）のキャッシュメモリは、
   前記主記憶から前記アクセス対象データを前記第１階層
   のキャッシュメモリに登録する前記一連の処理に際し
   て、第（ｋ−１）階層のキャッシュメモリで登録不可能
   なデータが発生した場合は前記登録不可能なデータを自
   身に登録すべくなしてあることを特徴とするデータ処理
   システム。
5. 【請求項５】 データ処理装置と主記憶との間にｎ階層
   （但し、ｎ≧２）以上のキャッシュメモリが配列されて
   おり、 前記データ処理装置に最も近い第１階層のキャッシュメ
   モリは、前記データ処理装置と第２階層のキャッシュメ
   モリとにデータアクセスのためのアドレスバスとデータ
   転送のためのデータバスとでそれぞれ接続されており、 前記主記憶に最も近い第ｎ階層のキャッシュメモリは、
   第（ｎ−１）階層のキャッシュメモリと前記主記憶とに
   他のアドレスバスとデータバスとでそれぞれ接続されて
   おり、 第ｍ階層（但し、２≦ｍ＜ｎ）のキャッシュメモリは、
   第（ｍ−１）階層のキャッシュメモリと第（ｍ＋１）階
   層のキャッシュメモリとに他のアドレスバスとデータバ
   スとでそれぞれ接続されたデータ処理システムにおい
   て、 前記第２階層以降の第ｍ階層（但し、２≦ｍ≦ｎ）のキ
   ャッシュメモリは、第（ｍ−１）階層のキャッシュメモ
   リからのデータリードアクセス要求に際して、アクセス
   対象データが自身に存在する場合は前記アクセス対象デ
   ータを前記第１階層のキャッシュメモリへ転送し、 第（ｋ−１）階層（但し、１≦ｋ＜ｎ）のキャッシュメ
   モリは、前記主記憶から前記アクセス対象データを前記
   第１階層のキャッシュメモリに登録する前記一連の処理
   に際して自身に登録不可能なデータが発生した場合は前
   記登録不可能なデータを第ｋ階層のキャッシュメモリへ
   転送し、 前記第ｋ階層のキャッシュメモリは、前記登録不可能な
   データが自身に存在しない場合にのみ登録すべくなして
   あることを特徴とするデータ処理システム。
6. 【請求項６】 データ処理装置と主記憶との間にｎ階層
   （但し、ｎ≧２）以上のキャッシュメモリが配列されて
   おり、 前記データ処理装置に最も近い第１階層のキャッシュメ
   モリは、前記データ処理装置と第２階層のキャッシュメ
   モリとにデータアクセスのためのアドレスバスとデータ
   転送のためのデータバスとでそれぞれ接続されており、 前記主記憶に最も近い第ｎ階層のキャッシュメモリは、
   第（ｎ−１）階層のキャッシュメモリと前記主記憶とに
   他のアドレスバスとデータバスとでそれぞれ接続されて
   おり、 第ｍ階層（但し、２≦ｍ＜ｎ）のキャッシュメモリは、
   第（ｍ−１）階層のキャッシュメモリと第（ｍ＋１）階
   層のキャッシュメモリとに他のアドレスバスとデータバ
   スとでそれぞれ接続されたデータ処理システムにおい
   て、 前記第２階層以降の第ｍ階層（但し、２≦ｍ≦ｎ）のキ
   ャッシュメモリは、第（ｍ−１）階層のキャッシュメモ
   リからのデータリードアクセス要求に際して、自身にア
   クセス対象データが存在する場合に前記アクセス対象デ
   ータを前記第１階層のキャッシュメモリへ転送し、 第（ｋ−１）階層（但し、１≦ｋ＜ｎ）のキャッシュメ
   モリは、前記アクセス対象データを前記第１階層のキャ
   ッシュメモリに登録する前記一連の処理に際して、登録
   不可能なデータが自身に発生した場合は前記登録不可能
   なデータを前記第ｋ階層のキャッシュメモリへ転送し、 前記第ｋ階層のキャッシュメモリは、前記登録不可能な
   データが自身に存在しない場合にのみ前記アクセス対象
   データが存在していた部分に登録すべくなしてあること
   を特徴とするデータ処理システム。
7. 【請求項７】 データ処理装置と主記憶との間にｎ階層
   （但し、ｎ≧２）以上のキャッシュメモリが配列されて
   おり、 前記データ処理装置に最も近い第１階層のキャッシュメ
   モリは、前記データ処理装置と第２階層のキャッシュメ
   モリとにデータアクセスのためのアドレスバスとデータ
   転送のためのデータバスとでそれぞれ接続されており、 前記主記憶に最も近い第ｎ階層のキャッシュメモリは、
   第（ｎ−１）階層のキャッシュメモリと前記主記憶とに
   他のアドレスバスとデータバスとでそれぞれ接続されて
   おり、 第ｍ階層（但し、２≦ｍ＜ｎ）のキャッシュメモリは、
   第（ｍ−１）階層のキャッシュメモリと第（ｍ＋１）階
   層のキャッシュメモリとに他のアドレスバスとデータバ
   スとでそれぞれ接続されたデータ処理システムにおい
   て、 前記第１階層のキャッシュメモリは前記データ処理装置
   からのデータリードアクセス要求に際して、アクセス対
   象データが自身に存在しない場合は第２階層のキャッシ
   ュメモリに前記データリードアクセス要求を出力し、第
   ２階層以降のキャッシュメモリ全てにおいても前記アク
   セス対象データが存在しない場合は前記主記憶から転送
   されくる前記アクセス対象データを登録し、 前記第２階層以降の第ｍ階層（但し、２≦ｍ≦ｎ）のキ
   ャッシュメモリは、第（ｍ−１）階層のキャッシュメモ
   リからのデータリードアクセス要求に際して、前記アク
   セス対象データが自身に存在しない場合は第（ｍ＋１）
   階層のメモリから転送されてくる前記アクセス対象デー
   タの登録を禁じ、 第ｋ階層（但し、１≦ｋ＜ｎ）のキャッシュメモリは、
   前記主記憶から前記アクセス対象データを前記第１階層
   のキャッシュメモリに登録する前記一連の処理に際し
   て、第（ｋ−１）階層のキャッシュメモリに登録不可能
   なデータが発生した場合は前記登録不可能なデータを自
   身に登録し、 前記第２階層以降の第ｍ階層（但し、２≦ｍ≦ｎ）のキ
   ャッシュメモリは、第（ｍ−１）階層のキャッシュメモ
   リからのデータリードアクセス要求に際して、アクセス
   対象データが自身に存在している場合は前記アクセス対
   象データを前記第（ｍ−１）階層のキャッシュメモリへ
   転送し、その後、自身に存在している前記アクセス対象
   データを無効化すべくなしてあることを特徴とするデー
   タ処理システム。
8. 【請求項８】 データ処理装置と主記憶との間にｎ階層
   （但し、ｎ≧２）以上のキャッシュメモリが配列されて
   おり、 前記データ処理装置に最も近い第１階層のキャッシュメ
   モリは、前記データ処理装置と第２階層のキャッシュメ
   モリとにデータアクセスのためのアドレスバスとデータ
   転送のためのデータバスとでそれぞれ接続されており、 前記主記憶に最も近い第ｎ階層のキャッシュメモリは、
   第（ｎ−１）階層のキャッシュメモリと前記主記憶とに
   他のアドレスバスとデータバスとでそれぞれ接続されて
   おり、 第ｍ階層（但し、２≦ｍ＜ｎ）のキャッシュメモリは、
   第（ｍ−１）階層のキャッシュメモリと第（ｍ＋１）階
   層のキャッシュメモリとに他のアドレスバスとデータバ
   スとでそれぞれ接続されたデータ処理システムにおい
   て、 前記第１階層のキャッシュメモリは前記データ処理装置
   からのデータリードアクセス要求に際して、アクセス対
   象の第１のデータが自身に存在しない場合は第２階層の
   キャッシュメモリに前記データリードアクセス要求を出
   力し、第２階層以降のキャッシュメモリ全てにおいても
   前記第１の対象データが存在しない場合は前記主記憶か
   ら転送されくる前記第１のデータを登録し、 前記第２階層以降の第ｍ階層（但し、２≦ｍ≦ｎ）のキ
   ャッシュメモリは、第（ｍ−１）階層のキャッシュメモ
   リからの前記第１のデータのデータリードアクセス要求
   に際して、前記第１のデータが自身に存在しない場合は
   第（ｍ＋１）階層のメモリから転送されてくる前記第１
   のデータの登録を禁じ、 第ｋ階層（但し、１≦ｋ＜ｎ）のキャッシュメモリは、
   前記主記憶から前記第１のデータを前記第１階層のキャ
   ッシュメモリに登録する前記一連の処理に際して、第
   （ｋ−１）階層のキャッシュメモリに登録不可能な第２
   のデータが発生した場合は前記第２のデータを自身に登
   録し、 前記第２階層以降の第ｍ階層（但し、２≦ｍ≦ｎ）のキ
   ャッシュメモリは、第（ｍ−１）階層のキャッシュメモ
   リからのデータリードアクセス要求に際して、アクセス
   対象の第３のデータが自身に存在している場合は前記第
   ３のデータを前記第（ｍ−１）階層のキャッシュメモリ
   へ転送し、その後、自身に存在している前記第３のデー
   タを無効化し、 第ｋ階層（但し、１≦ｋ＜ｎ）のキャッシュメモリは、
   前記第３のデータを前記第１階層のキャッシュメモリに
   登録する前記一連の処理に際して、第（ｋ−１）階層の
   キャッシュメモリに登録不可能な第４のデータが発生し
   た場合は前記第４のデータを自身に登録すべくなしてあ
   ることを特徴とするデータ処理システム。
9. 【請求項９】 データ処理装置と主記憶との間にｎ階層
   （但し、ｎ≧２）以上のキャッシュメモリが配列されて
   おり、 前記データ処理装置に最も近い第１階層のキャッシュメ
   モリは、前記データ処理装置と第２階層のキャッシュメ
   モリとにデータアクセスのためのアドレスバスとデータ
   転送のためのデータバスとでそれぞれ接続されており、 前記主記憶に最も近い第ｎ階層のキャッシュメモリは、
   第（ｎ−１）階層のキャッシュメモリと前記主記憶とに
   他のアドレスバスとデータバスとでそれぞれ接続されて
   おり、 第ｍ階層（但し、２≦ｍ＜ｎ）のキャッシュメモリは、
   第（ｍ−１）階層のキャッシュメモリと第（ｍ＋１）階
   層のキャッシュメモリとに他のアドレスバスとデータバ
   スとでそれぞれ接続されたデータ処理システムにおい
   て、 前記第１階層のキャッシュメモリは前記データ処理装置
   からのデータリードアクセス要求に際して、アクセス対
   象の第１のデータが自身に存在しない場合は第２階層の
   キャッシュメモリに前記データリードアクセス要求を出
   力し、第２階層以降のキャッシュメモリ全てにおいても
   前記第１の対象データが存在しない場合は前記主記憶か
   ら転送されくる前記第１のデータを登録し、 前記第２階層以降の第ｍ階層（但し、２≦ｍ≦ｎ）のキ
   ャッシュメモリは、第（ｍ−１）階層のキャッシュメモ
   リからの前記第１のデータのデータリードアクセス要求
   に際して、前記第１のデータが自身に存在しない場合は
   第（ｍ＋１）階層のメモリから転送されてくる前記第１
   のデータの登録を禁じ、 第ｋ階層（但し、１≦ｋ＜ｎ）のキャッシュメモリは、
   前記主記憶から前記第１のデータを前記第１階層のキャ
   ッシュメモリに登録する前記一連の処理に際して、第
   （ｋ−１）階層のキャッシュメモリに登録不可能な第２
   のデータが発生した場合は前記第２のデータを自身に登
   録し、 前記第２階層以降の第ｍ階層（但し、２≦ｍ≦ｎ）のキ
   ャッシュメモリは、第（ｍ−１）階層のキャッシュメモ
   リからのデータリードアクセス要求に際して、アクセス
   対象の第３のデータが自身に存在している場合は前記第
   ３のデータを前記第（ｍ−１）階層のキャッシュメモリ
   へ転送し、その後、自身に存在している前記第３のデー
   タを無効化し、 前記第ｋ階層のキャッシュメモリは、前記第３のデータ
   を前記第１階層のキャッシュメモリに登録する前記一連
   の処理に際して、第（ｋ−１）階層（但し、１≦ｋ＜
   ｎ）のキャッシュメモリに登録不可能な第４のデータが
   発生した場合は自身の前記第３のデータが存在していた
   部分に前記第４のデータを登録すべくなしてあることを
   特徴とするデータ処理システム。
10. 【請求項１０】 データ処理装置と主記憶との間にｎ階
    層（但し、ｎ≧２）以上のキャッシュメモリが配列され
    ており、 前記キャッシュメモリは全て、前記データ処理装置にデ
    ータアクセスのためのアドレスバスとデータ転送のため
    のデータバスとで接続されており、 前記主記憶に最も近い第ｎ階層のキャッシュメモリは、
    前記主記憶に他のアドレスバスとデータバスとで接続さ
    れたデータ処理システムにおいて、 前記第１階層のキャッシュメモリは、前記データ処理装
    置からのデータリードアクセス要求に際して、アクセス
    対象データが自身に存在しない場合は第２階層のキャッ
    シュメモリに前記データリードアクセス要求を出力し、
    第２階層以降のキャッシュメモリ全てにおいても前記ア
    クセス対象データが存在しない場合は前記主記憶から直
    接転送される前記アクセス対象データを登録し、 前記第２階層以降の第ｍ階層（但し、２≦ｍ≦ｎ）のキ
    ャッシュメモリは、第（ｍ−１）階層のキャッシュメモ
    リからのデータリードアクセス要求に際して、前記アク
    セス対象データが自身に存在しない場合には前記要求に
    対する前記データを取り込まず、 第ｋ階層（但し、１≦ｋ＜ｎ）のキャッシュメモリは、
    前記主記憶から前記アクセス対象データを前記第１階層
    のキャッシュメモリに登録する前記一連の処理に際し
    て、第（ｋ−１）階層のキャッシュメモリで登録不可能
    なデータが発生した場合は前記登録不可能なデータを自
    身に登録すべくなしてあることを特徴とするデータ処理
    システム。
11. 【請求項１１】 データ処理装置と主記憶との間にｎ階
    層（但し、ｎ≧２）以上のキャッシュメモリが配列され
    ており、 前記データ処理装置に最も近い第１階層のキャッシュメ
    モリは、前記データ処理装置と前記主記憶とにデータア
    クセスのためのアドレスバスとデータ転送のためのデー
    タバスとでそれぞれ接続されており、 前記主記憶に最も近い第ｎ階層のキャッシュメモリは、
    第（ｎ−１）階層のキャッシュメモリに他のアドレスバ
    スとデータバスとで接続されており、 第ｍ階層（但し、２≦ｍ＜ｎ）のキャッシュメモリは、
    第（ｍ−１）階層のキャッシュメモリと第（ｍ＋１）階
    層のキャッシュメモリとに他のアドレスバスとデータバ
    スとでそれぞれ接続されたデータ処理システムにおい
    て、 前記第１階層のキャッシュメモリは、前記データ処理装
    置からのデータリードアクセス要求に際して、アクセス
    対象データが自身に存在しない場合は第２階層のキャッ
    シュメモリに前記データリードアクセス要求を出力し、
    第２階層以降のキャッシュメモリ全てにおいても前記ア
    クセス対象データが存在しない場合は前記主記憶から直
    接転送される前記アクセス対象データを登録し、 前記第２階層以降の第ｍ階層（但し、２≦ｍ≦ｎ）のキ
    ャッシュメモリは、第（ｍ−１）階層のキャッシュメモ
    リからのデータリードアクセス要求に際して、前記アク
    セス対象データが自身に存在しない場合には前記要求に
    対する前記データを取り込まず、 第ｋ階層（但し、１≦ｋ＜ｎ）のキャッシュメモリは、
    前記主記憶から前記アクセス対象データを前記第１階層
    のキャッシュメモリに登録する前記一連の処理に際し
    て、第（ｋ−１）階層のキャッシュメモリで登録不可能
    なデータが発生した場合は前記登録不可能なデータを自
    身に登録すべくなしてあることを特徴とするデータ処理
    システム。
12. 【請求項１２】 データ処理装置と主記憶との間にｎ階
    層（但し、ｎ≧２）以上のキャッシュメモリが配列され
    ており、 前記キャッシュメモリは全て、前記データ処理装置にデ
    ータアクセスのためのアドレスバスとデータ転送のため
    のデータバスとで接続されており、 前記データ処理装置に最も近い第１階層のキャッシュメ
    モリは、前記主記憶に他のアドレスバスとデータバスと
    で接続されたデータ処理システムにおいて、 前記第１階層のキャッシュメモリは、前記データ処理装
    置からのデータリードアクセス要求に際して、アクセス
    対象データが自身に存在しない場合は第２階層のキャッ
    シュメモリに前記データリードアクセス要求を出力し、
    第２階層以降のキャッシュメモリ全てにおいても前記ア
    クセス対象データが存在しない場合は前記主記憶から直
    接転送される前記アクセス対象データを登録し、 前記第２階層以降の第ｍ階層（但し、２≦ｍ≦ｎ）のキ
    ャッシュメモリは、第（ｍ−１）階層のキャッシュメモ
    リからのデータリードアクセス要求に際して、前記アク
    セス対象データが自身に存在しない場合には前記要求に
    対する前記データを取り込まず、 第ｋ階層（但し、１≦ｋ＜ｎ）のキャッシュメモリは、
    前記主記憶から前記アクセス対象データを前記第１階層
    のキャッシュメモリに登録する前記一連の処理に際し
    て、第（ｋ−１）階層のキャッシュメモリで登録不可能
    なデータが発生した場合は前記登録不可能なデータを自
    身に登録すべくなしてあることを特徴とするデータ処理
    システム。
13. 【請求項１３】 データ処理装置と主記憶との間にｎ階
    層（但し、ｎ≧２）以上のキャッシュメモリが配列され
    ており、 前記データ処理装置に最も近い第１階層のキャッシュメ
    モリは、前記データ処理装置と第２階層のキャッシュメ
    モリとにデータアクセスのためのアドレスバスとデータ
    転送のためのデータバスとでそれぞれ接続されており、 前記主記憶に最も近い第ｎ階層のキャッシュメモリは、
    第（ｎ−１）階層のキャッシュメモリと前記主記憶とに
    他のアドレスバスとデータバスとでそれぞれ接続されて
    おり、 第ｍ階層（但し、２≦ｍ＜ｎ）のキャッシュメモリは、
    第（ｍ−１）階層のキャッシュメモリと第（ｍ＋１）階
    層のキャッシュメモリとに他のアドレスバスとデータバ
    スとでそれぞれ接続されたデータ処理システムにおい
    て、 前記第１階層のキャッシュメモリは、前記データ処理装
    置からのデータリードアクセス要求に際して、アクセス
    対象の第１のデータが自身に存在しない場合は前記主記
    憶から転送される前記第１のデータを登録し、 前記第２階層以降の第２のキャッシュメモリは、上位階
    層の第１キャッシュメモリからのデータリードアクセス
    に際して、前記アクセス対象の第２のデータが自身に存
    在しない場合は下位階層の第３のキャッシュメモリに前
    記第２のデータに対するデータリードアクセス要求と前
    記第２のデータに連続する第３のデータに対するデータ
    リードアクセス要求とを出力し、主記憶から転送される
    前記第２のデータは書き込まずに、主記憶から転送され
    る前記第３のデータを登録すべくなしてあることを特徴
    とするデータ処理システム。
14. 【請求項１４】 データ処理装置と主記憶との間にｎ階
    層以上（但し、ｎ≧１）のキャッシュメモリを備え、 前記キャッシュメモリの内少なくとも１つが、 データリードアクセス要求に際して、アクセス対象の第
    １のデータが自身に存在しない場合はより下位階層のキ
    ャッシュメモリまたは前記主記憶に前記第１のデータの
    リードアクセス要求を行い、 上位階層のキャッシュメモリまたは前記データ処理装置
    からのデータリードアクセス要求が存在しなくとも、前
    記第１のデータの近傍に存在する第２のデータをより下
    位階層のキャッシュメモリまたは前記主記憶にリードア
    クセスすべくなしてあるデータ処理システムにおいて、 前記キャッシュメモリは、前記第２のデータのリードア
    クセスを行うか否かを判断するためのプリフェッチ抑制
    回路を備えたことを特徴とするデータ処理システム。
15. 【請求項１５】 ｎ個（但し、ｎ≧２）のデータ処理装
    置と主記憶との間にｍ階層以上（但し、ｍ≧２）のキャ
    ッシュメモリを備えたデータ処理システムにおいて、 第ｉ番（但し、１≦ｉ≦ｎ）のデータ処理装置に最も近
    い第ｉ系列の第１階層のキャッシュメモリは、前記第ｉ
    番のデータ処理装置と第ｉ系列の第２階層のキャッシュ
    メモリとにデータアクセスのためのアドレスバスとデー
    タ転送のためのデータバスとで接続されており、 前記主記憶に最も近い第ｍ階層のキャッシュメモリは、
    第（ｍ−１）階層のキャッシュメモリと前記主記憶とに
    他のアドレスバスとデータバスとで接続されており、 第ｉ系列の第ｋ階層（但し、２≦ｋ＜ｍ）のキャッシュ
    メモリは、第ｉ系列の第（ｋ−１）階層のキャッシュメ
    モリと第ｊ系列（但し、１≦ｊ≦ｎ）の第ｌ階層（但
    し、２≦ｌ＜ｍ−１）のキャッシュメモリと第（ｋ＋
    １）階層のキャッシュメモリとに他のアドレスバスとデ
    ータバスとで接続されており、 第ｐ階層（但し、２≦ｐ＜ｍ、ｐ≠ｋ）のキャッシュメ
    モリは、第（ｐ−１）階層のキャッシュメモリと第（ｐ
    ＋１）階層のキャッシュメモリとに他のアドレスバスと
    データバスとで接続されたデータ処理システムにおい
    て、 前記第１階層のキャッシュメモリは前記データ処理装置
    からのデータリードアクセス要求に際して、アクセス対
    象データが自身に存在しない場合は下位階層のキャッシ
    ュメモリまたは前記主記憶から転送される前記アクセス
    対象データを登録し、 前記第ｋ階層のキャッシュメモリは、上位階層のキャッ
    シュメモリからのデータリードアクセス要求に際して、
    アクセス対象データが自身に存在しない場合は下位階層
    のキャッシュメモリまたは前記主記憶から転送される前
    記アクセス対象データを登録し、 前記第ｐ階層のキャッシュメモリは、上位階層のキャッ
    シュメモリからのデータリードアクセスに際して、アク
    セス対象データが自身に存在しない場合は下位階層のキ
    ャッシュメモリまたは前記主記憶から転送される前記ア
    クセス対象データを登録しないようになしてあることを
    特徴とするデータ処理システム。
16. 【請求項１６】 ｎ個（但し、ｎ≧２）のデータ処理装
    置と主記憶との間にｍ階層以上（但し、ｍ≧２）のキャ
    ッシュメモリを備えたデータ処理システムにおいて、 第ｉ番（但し、１≦ｉ≦ｎ）のデータ処理装置に最も近
    い第ｉ系列の第１階層のキャッシュメモリは、前記第ｉ
    番のデータ処理装置と第ｉ系列の第２階層のキャッシュ
    メモリとにデータアクセスのためのアドレスバスとデー
    タ転送のためのデータバスとで接続されており、 前記主記憶に最も近い第ｍ階層のキャッシュメモリは、
    第（ｍ−１）階層のキャッシュメモリと前記主記憶とに
    他のアドレスバスとデータバスとで接続されており、 第ｉ系列の第ｋ階層（但し、２≦ｋ＜ｍ）のキャッシュ
    メモリは、第ｉ系列の第（ｋ−１）階層のキャッシュメ
    モリと第ｊ系列（但し、１≦ｊ≦ｎ）の第ｌ階層（但
    し、２≦ｌ＜ｍ−１）のキャッシュメモリと第（ｋ＋
    １）階層のキャッシュメモリとに他のアドレスバスとデ
    ータバスとで接続されており、 第ｐ階層（但し、２≦ｐ＜ｍ、ｐ≠ｋ）のキャッシュメ
    モリは、第（ｐ−１）階層のキャッシュメモリと第（ｐ
    ＋１）階層のキャッシュメモリとに他のアドレスバスと
    データバスとで接続されたデータ処理システムにおい
    て、 前記第１階層のキャッシュメモリは、前記データ処理装
    置からのデータリードアクセス要求に際して、アクセス
    対象データが自身に存在する場合は前記データ処理装置
    へ前記アクセス対象データを出力し、 前記第ｋ階層のキャッシュメモリは、上位階層のキャッ
    シュメモリからのデータリードアクセス要求に際して、
    アクセス対象データが自身に存在する場合は前記データ
    処理装置または上位階層のキャッシュメモリへ前記アク
    セス対象データを出力し、 前記第ｐ階層のキャッシュメモリは、上位階層のキャッ
    シュメモリからのデータリードアクセスに際して、アク
    セス対象データが自身に存在する場合は前記データ処理
    装置または上位階層のキャッシュメモリへ前記アクセス
    対象データを出力し、その後、自身に存在している前記
    アクセス対象データを無効化すべくなしてあることを特
    徴とするデータ処理システム。
17. 【請求項１７】 データ処理装置と主記憶との間にｎ階
    層（但し、ｎ≧２）以上のキャッシュメモリを備え、 前記データ処理装置に最も近い第１階層のキャッシュメ
    モリは、前記データ処理装置と第２階層のキャッシュメ
    モリとにデータアクセスのためのアドレスバスとデータ
    転送のためのデータバスとで接続されており、 前記主記憶に最も近い第ｎ階層のキャッシュメモリは、
    第（ｎ−１）階層のキャッシュメモリと前記主記憶とに
    他のアドレスバスとデータバスとで接続されており、 第ｍ階層（但し、２≦ｍ＜ｎ）のキャッシュメモリは、
    第（ｍ−１）階層のキャッシュメモリと第（ｍ＋１）階
    層のキャッシュメモリとに他のアドレスバスとデータバ
    スとで接続されたデータ処理システムにおいて、 前記第１階層のキャッシュメモリは、前記データ処理装
    置からのデータリードアクセス要求に際して、アクセス
    対象データが自身に存在しない場合は下位階層のキャッ
    シュメモリまたは前記主記憶から転送される前記アクセ
    ス対象データを登録し、 前記第ｍ階層のキャッシュメモリは、上位階層のキャッ
    シュメモリからのデータリードアクセスに際して、アク
    セス対象データが自身に存在しない場合は下位階層のキ
    ャッシュメモリまたは前記主記憶から転送される前記ア
    クセス対象データを登録せず、上位階層のキャッシュメ
    モリからのライトデータを登録するべくなしてあるデー
    タ処理システムにおいて、 前記データ処理装置または前記キャッシュメモリ以外の
    装置が前記主記憶装置のデータを書き換えた場合に、 前記第ｎ階層（但し、２≦ｍ＜ｎ）のキャッシュメモリ
    は、第（ｍ−１）階層のキャッシュメモリに前記データ
    が登録されていない場合は前記第ｎ階層のキャッシュメ
    モリに前記第１のデータが登録されているかを検索し、
    登録されていない場合は次段の第（ｍ＋１）階層のキャ
    ッシュメモリに前記第１のデータを検索させ、前記第ｍ
    階層のキャッシュメモリに前記第１のデータが登録され
    ている場合は次段の第（ｍ＋１）階層のキャッシュメモ
    リに前記第１のデータを検索させないようになしてある
    ことを特徴とするデータ処理システム。
18. 【請求項１８】 データ処理装置と主記憶との間にｎ階
    層（但し、ｎ≧２）以上のキャッシュメモリを備え、 前記データ処理装置に最も近い第１階層のキャッシュメ
    モリは、前記データ処理装置と第２階層のキャッシュメ
    モリとにデータアクセスのためのアドレスバスとデータ
    転送のためのデータバスとで接続されており、 前記主記憶に最も近い第ｎ階層のキャッシュメモリは、
    第（ｎ−１）階層のキャッシュメモリと前記主記憶とに
    他のアドレスバスとデータバスとで接続されており、 第ｍ階層（但し、２≦ｍ＜ｎ）のキャッシュメモリは、
    第（ｍ−１）階層のキャッシュメモリと第（ｍ＋１）階
    層のキャッシュメモリとに他のアドレスバスとデータバ
    スとで接続されており、 前記第１階層のキャッシュメモリは前記データ処理装置
    からのデータリードアクセス要求に際して、アクセス対
    象データが自身に存在しない場合は下位階層のキャッシ
    ュメモリまたは前記主記憶から転送される前記データを
    登録し、 前記第ｍ階層のキャッシュメモリは、上位階層のキャッ
    シュメモリからのデータリードアクセスに際して、アク
    セス対象データが自身に存在しない場合は下位階層のキ
    ャッシュメモリまたは前記主記憶から転送される前記デ
    ータを登録せず、上位階層のキャッシュメモリからのラ
    イトデータを登録すべくなしてあるデータ処理システム
    において、 前記データ処理装置または前記キャッシュメモリ以外の
    装置が前記主記憶装置のデータを書き換えた場合に、 前記第ｎ階層（但し、２≦ｍ＜ｎ）のキャッシュメモリ
    は、第（ｍ−１）階層のキャッシュメモリに前記データ
    が登録されていない場合は前記第ｎ階層のキャッシュメ
    モリに前記データが登録されているか検索させ、登録さ
    れていない場合は次段の第（ｍ＋１）階層のキャッシュ
    メモリに前記データを検索させ、前記第ｍ階層のキャッ
    シュメモリに前記データが登録されている場合は次段の
    第（ｍ＋１）階層のキャッシュメモリに前記データの検
    索をさせないようになしてあることを特徴とするデータ
    処理システム。