JPH10501914A - 共用キャッシュ・メモリ装置 - Google Patents

Abstract

(57)【要約】 本発明はマルチプロセッサ・システムにおいて共用キャッシュ３として使用するためのキャッシュ・メモリ装置に関する。キャッシュ・メモリ３は複数の記憶ブロックによって編成され、記憶ブロックの有効データ又は共用データを表すステータス情報を記憶するための記憶手段１３を有する。キャッシュ・メモリ３は、更に、記憶ブロックの１つにデータを選択的に記憶するための及びそれに対応してステータス情報をセットするための論理手段１５を含む。

Description

【発明の詳細な説明】 共用キャッシュ・メモリ装置 技術分野 本発明は、マルチプロセッサ・システムにおける共用キャッシュとして使用す るためのキャッシュ・メモリ装置に関するものである。なお、そのメモリ・スペ ースは複数の記憶ブロックでもって編成される。更に、本発明は、そのようなマ ルチプロセッサ・システムを組み込んだコンピュータ・システム及びそのような マルチプロセッサ・システムにおける共用キャッシュ・メモリ装置を操作する方 法に関するものである。 背景技術 米国特許第５，０２５，３６５号から、マルチプロセッサ・ネットワークのた めのスヌーピング・コヒーレンシ・プロトコルが知られている。いずれのプロセ ッサも、それ自身のプライベート・キャッシュ及びバス・インターフェース装置 を有し、ネットワークが通常のシステム・バスを介して接続される。各プロセッ サは、それ自身のキャッシュ・ディレクトリ及びイメージ・ディレクトリを有し 、それらディレクトリは非アトミック的に相互に複写し合っている。そのスヌー ピング・プロトコルは、ディレクトリ更新の非アトミック性と 結合されたディレクトリの二重性を利用してプロセッサ−キャッシュの使用可能 度を最大にすると共にプロセッサ−キャッシュのアクセス・タイムを最小にし、 従って、高パフォーマンスのプロセッサをサポートする。 ヨーロッパ特許出願第０３４９１２３号には、共用メモリ及びプライベート・ キャッシュ・メモリを有するマルチプロセッサ・コンピュータ・システムが開示 されている。一般的に行われているように、このマルチプロセッサ・システムは 、ＣＰＵ、メモリ、及びＩ／Ｏアダプタの間のコミュニケーション機構として共 通のシステム・バスを使用して実施される。命令実行のパフォーマンスを向上す るキャッシュ・メモリのようなフィーチャを各ＣＰＵモジュールに包含すること も一般的なことである。多くのアーキテクチャは、ハードウエアが個々のＣＰＵ キャッシュ・メモリにおけるデータとメイン・メモリにおけるデータ及び他のキ ャッシュ・メモリにおけるデータとの整合性を維持する機構を使用することを必 要とする。そのような方法の１つは、各ＣＰＵがシステム・バス上のトランザク ションを監視すること、及び当該ＣＰＵのキャッシュをインコヒーレントにする トランザクションがそのバス上に現れる時に各ＣＰＵが適当なアクションをとる ことを含む。ＣＰＵが入力トランザクション情報をサービスすることができるま でそのＣＰＵがそれらの情報を保持するために待ち行列を使用する場合、バス・ インターフェースは、その待ち行列化された項目が正しい順序でキャッシュによ り処 理されることを保証しなければならない。これが行われない場合、或タイプの共 用データ・プロトコルは正しく動作することができない。 そのヨーロッパ特許出願第０３４９１２３号は、ＣＰＵキャッシュによるサー ビスを必要とするトランザクションの直列化をハードウエアが保証する方法を開 示している。その開示された直列化方法は、共用メモリ・プロトコルが正しく動 作すること保証する。 既知の信号プロセッサ・システムでは、プロセッサは、現在実行中のプログラ ムの変数に対する高速アクセスを行うために、命令及びデータをシステム・メモ リからキャッシュ・メモリに転送する。そのキャッシュ・メモリにない更なるデ ータが必要である場合、そのようなデータがメイン・メモリから転送されてその キャッシュ・メモリにおける選択されたデータと置換される。どのデータが置換 されるかを決定するために、種々の技法又はアルゴリズムが利用される。キャッ シュ・メモリにおけるデータはメイン・メモリにおけるデータの複製であるので 、一方のメモリにおけるデータに対する変更は他方のメモリにおいても同様に変 更或いは通知されなければならない。キャッシュ・メモリのデータとメイン・メ モリのデータとの間の整合性を維持するという問題はコヒーレンシと呼ばれる。 例えば、キャッシュ・メモリにおけるデータが修正される場合、メイン・メモリ における対応するデータも同様に修正されなければならない。キャッシュ・メモ リにおけるデータと同時にメイン・メモリにおけるデータを修正するためのスキ ームはライトスルー・キャッシュとして知られている。別の方法として、キャッ シュ・メモリのデータだけが修正される場合、そのような修正されたキャッシュ ・データはメイン・メモリのデータを、それが置換される時に上書きしなければ ならない。 多くのコンピュータ・システム、一般的には、大型システムでは、メイン・メ モリはシステム・プロセッサ以外の装置によってもアクセス可能である。例えば 、プロセッサがそれのキャッシュ・メモリにおけるデータを操作している時、他 の装置がデータをメイン・メモリに書き込むことが可能である。メイン・メモリ に書き込まれたデータが現在そのキャッシュ・メモリにあるデータを上書きする 場合、コヒーレンシ問題が惹起される。この問題を処理するために、バス・スヌ ーピングのような方法を使用することがその分野では知られている。これは、メ イン・メモリに書き込むためのバスを監視し、データがキャッシュ・メモリにあ るかどうかを知るためにそのキャッシュ・メモリと関連したタグ・ディレクトリ をチェックすることを含む。そのデータがキャッシュ・メモリに存在する場合、 古いデータがプロセッサによって使用されないようそのエントリを無効化するた めのフラッグがキャッシュ・タグ・ディレクトリにおいてセットされる。 一般に、マルチプロセッサ・システムでは、処理装置、メイン・メモリ、周辺 装置、及び他の装置が、すべて、メッセ ージ、命令、データ、アドレス、プロトコル信号等をすべての装置へ及びすべて の装置から搬送するマルチドロップ・システム・バスによって結合される。大き いメモリ容量を持ったマルチプロセッサ・システムでは、メイン・メモリは安価 な低速メモリ素子から構成される。データを得るためのメイン・メモリへの各ア クセスは、システム・バスのデータ及びアドレス部分の使用及びかなりの量のメ モリ・アクセス・タイムを必要とし、従って、コンピュータ・システムのパフォ ーマンスを厳しく阻害する。大きいメイン・メモリ容量を持ったコンピュータ・ システムでは、そのメモリのかなりの部分が非常にまれにしか使用されないとい うことがわかっている。一方、或データ・ブロック、即ち、メモリ・ロケーショ ンは処理装置（又は、プロセッサ）によって非常に頻繁に使用される。 この特徴のために、多くの大メモリ容量のコンピュータ・システムは、頻繁に 使用されるデータのコピーを処理装置にとってはローカル的に記憶するための小 容量の高速度メモリ・バッファ、即ち、キャッシュを使用する。頻繁に使用され るデータを高速のローカル・メモリ・キャッシュに配置することによって、処理 時間及びシステム・バスの使用を大いに減少させることができる。処理装置が或 アドレスからデータを読み取る必要がある時、それは高速のデータ・キャッシュ をアクセスする。そのリクエストされたデータ・アドレスがそのデータ・キャッ シュにない場合、その時だけ、システム ・バスを介して低速のメイン・メモリへのアクセスが行われる。キャッシュ・メ モリの付加を効率的にするためには、キャッシュ・メモリのアクセス・タイムは 、メイン・メモリのアクセス・タイムよりも約５乃至１５倍も速くなければなら ない。 更に、最も最近にアクセスされたデータは、最近アクされていないデータより もずっと処理装置によって再びアクセスされる易いことがわかっている。 データ・キャッシュは処理装置と、処理装置、メイン・メモリ、及びそのシス テムにおける他のすべての装置の間を結合するシステム・バスとの間に挿入され る。一般に、或形式の仮想アドレシングはデータ・キャッシュにおけるスペース をアドレスするために使用される。 処理装置からの読取り命令時におけるデータ・キャッシュのオペレーションは 簡単である。リクエストされたデータがキャッシュ・メモリにある場合、それは 直接に処理装置へ送られる。しかし、そのデータがキャッシュ・メモリにない場 合、キャッシュ・メモリはそのデータをメイン・メモリから取り出し、それをそ のキャッシュ・メモリに記憶し、更にそれを処理装置へ送る。メモリへの書込み の場合、種々の可能な実施方法がある。１つの可能な方法では、データをキャッ シュ及びメイン・メモリの両方に書き込むことができる。しかし、書込みオペレ ーション時にキャッシュ・メモリにだけ書き込むこと及びキャッシュ・メモリに おけるそのロケーシ ョンのデータが更新されてしまって最早メイン・メモリにおけるデータと整合し ないということを表すフラッグをキャッシュ・メモリにおけるそのロケーション に与えることによって、かなりの量のプロセッサ・タイムが節約される。そこで 、メイン・メモリは、このメモリ・ブロックが新しいブロックのために場所をあ けるためにキャッシュ・メモリから除去されるべき時だけ更新可能である。この 方法は、所与のキャッシュ・ワードがキャッシュ・メモリにおいて置換される前 に何回も更新される時、メイン・メモリに対する不必要な書込みオペレーション を節約する。 今日では、多数のマルチプロセッサ・システム、即ち、複数の処理装置を有す るコンピュータ・システムが市場で入手可能である。メモリ・キャッシュを使用 するマルチプロセッサ・システムでは、各プロセッサがそれ自身の専用のメモリ ・キャッシュを有すること、或いは、それらすべてが単一のメモリ・キャッシュ を共用することが可能である。これらのシステムにおけるデータ・キャッシュの 使用は、複数のプロセッサをサービスする必要があるため、しかも各プロセッサ がそれ自身のデータ・キャッシュを持つ場合には複数のキャッシュの間でデータ の整合性を維持する必要もあるため、前述のものよりも更に複雑である。更に、 或製造業者は、今や、２つのレベルのキャッシュ・メモリ、即ち、小型で非常に 高速の一次キャッシュと、大型でわずかに低速であることの多い二次キャッシュ とを持ったコンピュータ・システムを製造 している。 マルチコンピュータ・システムにおけるシステム・バス及びシステム・バス・ プロトコルの設計に関する種々の従来技術の方法が、ACM Transactions on Comp uter Systems，Vol．4，No.4(November 1986)において「キャッシュ・コヒーレ ンス・プロトコル：マルチプロセッサ・シミュレーション・モデルを使用した評 価（Cache Coherence Protocols: Evaluation Using A Multiprocessor Simulat ion Model）」と題して J．Archibald及び J．Baer により検討されている。 データの整合性を維持するためのもう１つの概念が、North-Holland 社の mic roprocessing and microprogramming 32（1991）の２１５乃至２２０ページにお ける「ストア・イン・キャッシュの概念を持ったマルチプロセッサ・システムに おけるデータ整合性（Data Consistency In A Multiprocessor System With Sto re-In Cache Concept）」と題した G．Doettling による記事及び米国特許第５ ，１１３，５１４号から知られている。ＭＥＳＩプロトコルとしても知られてい る G.Doettling による記事で説明されている方法は、ヨーロッパ特許出願第０ ５７５６５１及び国際公開番号第９５／０３５６８号から知られたマルチプロセ ッサ・システムにおいても使用されている。 ＭＥＳＩプロトコルは４つの状態、即ち、修正（Ｍｏｄｉｆｉｅｄ）、排他（ Ｅｘｃｌｕｓｉｖｅ）、共用（Ｓｈａｒｅｄ）、及び無効（Ｉｎｖａｌｉｄ）を 有する。修正キャッ シュ・ラインは、実際のコピーを自らのキャッシュに保持するプロセッサの１つ によって変更されるキャッシュ・ラインである。排他キャッシュ・ラインは、こ のラインに書き込み得る唯一のプロセッサによって所持されるキャッシュ・ライ ンである。共用キャッシュ・ラインは、複数のプロセッサのキャッシュにコピー されるキャッシュ・ラインである。無効キャッシュ・ラインは、キャッシュ・ラ インの無効コピーである。 これらのキャッシュ・ラインの状態は３ビット、即ち、多重コピー・ビット（ ＭＣ−ビット）、変更ビット（Ｃ−ビット）、及び有効ビット（Ｖ−ビット）を 使用して各プライベート・キャッシュに記録可能である。バス・スヌーピング・ アクションが各プロセッサにおいて開始され、しかる後、コマンド及びそれのア ドレスがバス上に置かれる。コマンド及びそれのアドレスがスヌーピング・プロ セッサによって検査され、必要なアクションがとられる。プロセッサの各々は、 そのアドレスを求めてそれのキャッシュ・ディレクトリをサーチする。キャッシ ュ・ライン・ヒット、即ち、バス上のアドレスとディレクトリに記憶されたアド レスとの一致は、自らのキャッシュ・ライン・ディレクトリにおけるキャッシュ ・ライン・ヒットを検出したプロセッサによって他のプロセッサへ信号される。 ヒットが生じたこのキャッシュ・ラインが有効でありそして変更される場合、こ のキャッシュ・ラインはそのシステムでは実際のコピーを表す。この場合、実際 のキャッシュ・ラインがメイン・メモリに再伝送される。これは、「キャスト・ アウト（ｃａｓｔ−ｏｕｔ）」とも呼ばれる。キャッシュ・ライン・ヒットを有 するキャッシュのキャッシュ・ディレクトリにおけるキャッシュ・ライン・ステ ータスがそれに対応して更新される。 このスヌーピング・アクションはバス・アドレス及びディレクトリを問い合わ せるために、及びその結果を他のプロセッサへ信号するために数サイクルを必要 とする。それは、通常は、同期的オペレーションである。 発明の開示 本発明の目的は、マルチプロセッサ・システムにおいて共用キャッシュとして 使用するための改良キャッシュ・メモリ装置、そのようなキャッシュ・メモリ装 置を組み込んだ改良マルチプロセッサ・システム及び改良コンピュータ・システ ムを提供すること、並びに、マルチプロセッサ・システムにおいて共用キャッシ ュ・メモリ装置を動作させるための方法を提供することにある。その本発明の目 的は本願の請求の範囲における独立項に示された特徴によって解決される。 本発明のキャッシュ・メモリ装置は、記憶ラインのような複数の記憶ブロック の形で編成される。それらの記憶ブロックは、キャッシュ・メモリ装置における スペースの仮想アドレシングのために使用可能である。キャッシュ・メモリ装置 は、各記憶ブロックに対するステータス情報を記憶するため の記憶手段を有する。そのような記憶手段は、各記憶ブロックに関するそのよう なステータス情報が記憶可能である専用の記憶スペースによって、そのキャッシ ュ・メモリ装置において実現可能である。ステータス情報は、それぞれのステー タス情報が属する記憶ブロックに記憶されている或いは記憶されるべき有効デー タ又は共用データを表す。キャッシュ・メモリ装置は、更に、記憶ブロックにデ ータを選択的に記憶するための、及びそれに対応したステータス情報をセットす るための論理手段を含んでいる。共用データを表すステータス情報を設けること は、マルチプロセッサ・システムにおけるプロセッサのプライベート・キャッシ ュに比べて、これが共用キャッシュ・メモリ装置の短いアクセス・タイムを利用 することを可能にするので有益である。プロセッサの１つが共用キャッシュ・メ モリ装置の１つの記憶ブロックに存在するデータをリクエストする場合、及びこ れらのデータのステータスが「共用」である場合、共用キャッシュ・メモリ装置 はそのブロックに記憶されたデータを更なるアクセス・タイム・ペナルティなし に、即ち、リクエスティング・プロセッサにより要求されたこれらのデータがス ヌーピング・プロセッサのプライベート・キャッシュ・メモリの１つ又は複数個 にも存在すること又は存在しないことを他のプロセッサが信号するのを待つこと なく、バスを通して出力することができる。これは、スヌーピング・プロセッサ のプライベート・キャッシュからのそのリクエストされたデータのキャスト・ア ウトがプロトコルの定義によって生じ得ないためである。リクエストされたデー タのステータスが有効であり且つキャッシュ・メモリ装置において共用される場 合、これは、スヌーピング・プロセッサのプライベート・キャッシュにおけるこ れらのデータの他のどのような更なるコピーに対しても真実でなければならない 。なぜならば、そうでない場合、プライベート・キャッシュ及び共用キャッシュ ・メモリ装置に記憶されたデータの整合性が維持され得ないためである。 マルチプロセッサ・システムのオペレーション中、プロセッサの１つが有効デ ータをフェッチする場合、これらのデータは共用キャッシュ・メモリ装置にも記 憶される。これは、変更されたデータがメイン・メモリを更新するためにスヌー ピング・プロセッサの１つによってキャスト・アウトされる場合にも行われる。 この場合、共用キャッシュ・メモリ装置はその変更されたデータの更新されたコ ピーを対応する記憶ブロックに記憶する。これは、そのキャッシュ・メモリ装置 に組み込まれた論理手段、即ち、複数の論理ゲートによって制御される。 本発明の好適な実施例によれば、ＭＥＳＩプロトコルは、プライベート・キャ ッシュ・メモリ装置及び共用キャッシュ・メモリ装置に記憶されるデータの整合 性を維持するために使用される。この場合、共用キャッシュ・メモリ装置の各記 憶ブロックに対するステータス情報は、有効ビット（Ｖ−ビット）及び多重コピ ー・ビット（ＭＣ−ビット）より成る。 記憶ブロックの１つの多重コピー・ビットが論理的に１である場合、これは、そ の記憶ブロックのデータが共用されること、即ち、異なるプロセッサの少なくと も２つのプライベート・キャッシュ・メモリ装置がこれらのデータのコピーをそ こに記憶されていることを表す。 本発明の好適な実施例によれば、共用キャッシュ・メモリ装置における共用デ ータを表すステータス情報は、命令のような一般に変更されないままになってい るデータがプロセッサの１つによってリクエストされる場合、論理的１にセット される。これは、そのリクエストされたデータが他のプロセッサのプライベート ・キャッシュ・メモリ装置の１つによって既に共用されているかどうかに無関係 である。命令のようなデータは、一般に、変更されないままであるものと仮定す る。一般的には、プライベート・キャッシュ・メモリ装置の１つが変更される（ キャスト・アウト状態を生じさせる）有効データを保持するという状態はまれに しか生じないであろうということを意味する。従って、同じデータに対する他の プロセッサによる第２のリクエストに応答するために共用キャッシュ・メモリ装 置の短いアクセス・タイムを利用することが、大抵の場合、可能である。 以下では、本発明の好適な実施例が図面を参照して更に詳細に説明される。 図面の簡単な説明 第１図は、本発明による共用キャッシュ・メモリ装置及びマルチプロセッサ・ システムの概略的なブロック図である。 第２図は、共用キャッシュ・メモリ装置の利用が行われない時のマルチプロセ ッサ・システムの信号図である。 第３図は、共用キャッシュ・メモリ装置の利用が行われる時のマルチプロセッ サ・システムの信号図である。 発明を実施するための最良の形態 第１図のマルチプロセッサ・システムは複数のプロセッサＰ１、Ｐ２、・・・ 、Ｐｎより成る。第１図には、それらのプロセッサのうちの２つだけ、即ち、Ｐ １及びＰ２が例として示される。そのマルチプロセッサ・システムのプロセッサ は、システム・バス１を介して相互に、及びそのシステムのメイン・メモリ２及 び共用キャッシュ・メモリ３とコミュニケートする。それらプロセッサの各々は プライベート・キャッシュ・メモリを有する。プロセッサＰ１及びＰ２は、それ ぞれ、プライベート・キャッシュ・メモリ４及び５を有する。プライベート・キ ャッシュ・メモリの各々は複数の記憶ブロックより成る記憶用の記憶アレイを有 する。この場合、記憶ブロックは記憶ライン、即ち、ライン１乃至ｎとして実現 される。更に、プライベート・キャッシュ・メモリの各々は、それらのラインの 各々に対する有効ビット（Ｖ−ビット）、多重コピー・ビット（ＭＣ−ビット） 、及び変更ビット（Ｃ−ビット）を記憶するための記憶スペースを有する。第１ 図 に示された例では、記憶スペース７の第１行は、記憶アレイ６の記憶ライン１に 対するＶ−ビット、ＭＣ−ビット、及びＣ−ビットを保持する。同じことが更な るライン２乃至ｎに対しても同様に適用する。この例では、ライン１のＶ−ビッ ト、ＭＣ−ビット、及びＣ−ビットは、それぞれ、論理的１、０、０に等しい。 ライン２に対する対応するビットは１、１、０であり、ライン３に対するビット は１、０、１であり、そしてラインｎに対するビットは０、Ｘ、Ｘである。「Ｘ 」は、このビット位置が「無指定」ビットであることを表す。これは、有効ビッ トが論理的０である場合に現実となる。 プライベート・キャッシュ・メモリ５の記憶アレイ８における記憶ライン１の 対応するビットは０、Ｘ、Ｘであり、更なるライン２乃至ｎに対するビットは１ 、１、０；０、Ｘ、Ｘ；・・・・；１、１、０である。これらのビットはプライ ベート・キャッシュ・メモリ５の記憶スペース９に記憶される。そのプライベー ト・キャッシュ・メモリの各々は、それらの記憶ラインに記憶されたデータの論 理的アドレスを保持するディレクトリを有する。例えば、プライベート・キャッ シュ・メモリ４のディレクトリ１０は、記憶ライン１に記憶されたデータの論理 的アドレス及び更なるライン２乃至ｎに記憶されたデータの更なるアドレスを保 持する。同じことがプライベート・キャッシュ・メモリ５のディレクトリ１１及 び図面には示されていないそのマルチプロセッサ・システムにおける他のプロセ ッサの他のプライベート・キャッシュ・ メモリのディレクトリにも同様に適用する。 共用キャッシュ・メモリ３は、記憶ライン１乃至ｍを記憶するための記憶アレ イ１２を有する。その共用キャッシュ・メモリ３に記憶可能な記憶ラインの数ｍ は、一般には、プライベート・キャッシュ・メモリの記憶ラインの数ｎよりもず っと大きい。しかし、共用キャッシュ・メモリ３の記憶アレイ１２の記憶ライン におけるビット位置の数は、プライベート・キャッシュ・メモリの１つの記憶ラ インにおけるビット位置の数に等しい。これは、この例において使用されるアド レシングの方法にとって必須である。共用キャッシュ・メモリ３は、更に、記憶 アレイ１２の記憶ラインの各々に対するステータス情報を記憶するように働く記 憶スペース１３を含んでいる。その記憶スペース１３は、記憶アレイ１２の各記 憶ラインに対する２ビットのステータス情報、即ち、Ｖ−ビット及びＭＣ−ビッ トを有する。第１図に示された例では、記憶アレイ１２の記憶ライン１は論理的 ０に等しい有効ビットＶを有する。その結果、多重コピー・ヒットＭＣは「無指 定」（Ｘ）である。ライン２乃至ｍの対応するステータス・ビットは１、１；０ 、Ｘ；・・・・；０、Ｘである。更に、共用キャッシュ・メモリ３は、記憶アレ イ１２における記憶ライン１乃至ｍに記憶されたデータの論理的アドレス、即ち 、記憶ライン１に記憶されたデータの論理的アドレス及び更なる記憶ライン２乃 至ｍにそれぞれ対する論理的アドレスを保持したディレクトリ１４を含んでいる 。共用キャッシュ・メ モリ３のオペレーションは論理装置１５によって制御される。論理装置１５は、 記憶アレイ１２の記憶ラインのうちの選択された１つにデータを記憶することを 可能にし、それに対応して記憶スペース１３にステータス情報をセットする。 プロセッサＰ１、Ｐ２、・・・、Ｐｎ及び共用キャッシュ・メモリ３は信号線 １６及び１７によって相互接続される。信号線１６がプロセッサの１つによって 付勢される場合、これは他のプロセッサの及び共用キャッシュ・メモリ３のバス ・スヌーピング・オペレーションを生じさせる。共用キャッシュ・メモリ３のバ ス・スヌーピングは論理装置１５によっても得られる。 信号線１７は、ヒットを検出したスヌーピング・プロセッサ、即ち、それのデ ィレクトリにおいてアドレス一致を検出したプロセッサによって付勢される。信 号線１７が付勢され且つキャスト・アウトが必要とされる場合、この信号は、キ ャスト・アウト・オペレーションが終了するまでアクティブのままである。 後掲の表１には、キャッシュに記憶されたデータの整合性を維持するために本 願において使用されるＭＥＳＩプロトコルに従って、リクエスティング・プロセ ッサ及びスヌーピング・プロセッサにおけるステータス情報の可能な状態に対す る８つの例が示される。第１グループの例（例１乃至例４）では、リクエスティ ング・プロセッサは、読取り参照のためにそれの記憶アレイ６のラインの１つ、 例えば、ラインｊに 記憶するための論理アドレスｉを有するデータ・シーケンスを必要とする。これ は、リクエスティング・プロセッサＰ１はその必要なデータ・シーケンスをフェ ッチするだけなので、これは「フェッチのためのライン・フェッチ」と呼ばれる 。これに対して、例５乃至例８の「記憶のためのライン・フェッチ」では、リク エスティング・プロセッサは、書込みのためのデータ・シーケンスを必要とする 。 初期状態は、論理的アドレスｉを持ったデータがリクエスティング・プロセッ サのプライベート・キャッシュ・メモリに存在しないか、或いは論理的アドレス ｉを持ったデータがプライベート・キャッシュ・メモリに存在する場合にＶ−ビ ットが論理的に０であるということである。 その結果、リクエスティング・プロセッサは論理的アドレスｉと共にライン・ フェッチ・コマンドをバス上に与え、他のプロセッサＰ２乃至Ｐｎ及び共用キャ ッシュ・メモリ３のバス・スヌーピング・オペレーションを開始させる。そのバ ス・スヌーピングはプロセッサＰ１により信号線１６を介して開始される。 第１の例では、ここで考察されるスヌーピング・プロセッサは、リクエストさ れたデータ・ラインの論理的アドレスｉに一致した論理的アドレスをそれのディ レクトリに持っていない。そのような一致が生じる場合、対応データは有効では なく、それは論理的０に等しいＶ−ビットによって表される。この場合、このス ヌーピング・プロセッサが必要とするアクション又はステータス情報の変更はな い。 次の例２、３、及び４に対しては、ここで考察されるスヌーピング・プロセッ サのディレクトリはリクエストされたデータの論理的アドレスｉと一致する論理 的アドレスを保持するものと仮定する。第２の例では、対応するデータ・ライン は次のようなステータス情報を有する。 Ｖ−ビットは１であり、ＭＣ−ビットは０であり、そして Ｃ−ビットも０である。これは、スヌーピング・プロセッサがそのリクエストさ れたデータ・ラインの有効なコピーを有すること、メイン・メモリ２に記憶され る同じ論理的アドレスｉの対応するデータに関してこのデータ・ラインが未変更 であること、及びＭＣ−ビットによって表される更なるコピーが他のスヌーピン グ・プロセッサには存在しないことを意味する。この場合、リクエストされたデ ータ・ラインは、メイン・メモリ２によって或いは共用キャッシュ・メモリ３に よってシステム・バス１上に出力され、リクエスティング・プロセッサＰ１のプ ライベート・キャッシュ・メモリに入力される。その結果、リクエスティング・ プロセッサ及びスヌーピング・プロセッサは、論理的アドレスｉを有するデータ ・ラインの有効なコピーを保持する。これは多重コピー・ビット（ＭＣ−ビット ）によって反映される。更に、共用キャッシュ・メモリ３は、前のバス・オペレ ーションによって未だそれのＭＣ−ビットが１にセットされていない場合にそれ を１にセットするであろう。 リクエストされたデータが記憶されるプロセッサＰ１の記憶アレイ６における 記憶ラインに属する記憶スペース７のラインにおける多重コピービットが論理的 １になるようにセットされる。同じことが、アドレスｉを有するリクエストされ たデータを保持するスヌーピング・プロセッサの記憶アレイにおける記憶ライン に属する多重コピー・ビットに対しても同様に適用する。従って、リクエスティ ング・プロセッサ及 びヒット状態が生じたスヌーピング・プロセッサにおけるＶ−ビット、ＭＣ−ビ ット、及びＣ−ビットによって表されたステータス情報は１、１、０である。 例３は、スヌーピング・プロセッサにおける多重コピー・ビットが最初は論理 的１に等しいという点で例２とは異なる。これは、それらのプロセッサのプライ ベート・キャッシュ・メモリにおいて複数のコピーが存在することを意味する。 この例では、ここで考察したスヌーピング・プロセッサによって如何なるアクシ ョンも遂行される必要がない。 例４では、スヌーピング・プロセッサにおけるステータス情報の初期状態は１ 、０、１である。即ち、スヌーピング・プロセッサはリクエストされたデータの 有効なコピーを保持するが、このコピーは前に変更されているので、Ｃ−ビット は論理的１である。これは、スヌーピング・プロセッサのプライベート・キャッ シュ・メモリに記憶されているこのコピーがメイン・メモリ２に記憶されている 論理的アドレスｉを持った対応するデータ・ラインに最早等しくないことを意味 する。リクエスティング・プロセッサＰ１がデータの無効なコピーをメイン・メ モリから取得しないようにするために、スヌーピング・プロセッサはその変更さ れたデータ・ラインをキャスト・アウトしなければならない。従って、スヌーピ ング・プロセッサは次のようなアクションを遂行しなければならない。 アドレスｉを有する変更されたデータ・ラインが、メイン ・メモリ２における対応するデータを更新するために、スヌーピング・プロセッ サによってそれのプライベート・キャッシュ・メモリからシステム・バス１を介 してメイン・メモリ２に出力される。従って、スヌーピング・プロセッサのプラ イベート・キャッシュ・メモリに記憶されているデータ・ラインがメイン・メモ リ２に記憶されている同じ論理的アドレスｉを有するデータに等しくないので、 スヌーピング・プロセッサは対応する変更ビットをスイッチ・オフしなければな らない。更に、スヌーピング・プロセッサは、それの多重コピー・ビットを論理 的１になるようにスイッチ・オンする。これは、メイン・メモリ２を更新するた めにスヌーピング・プロセッサのプライベート・キャッシュ・メモリから出力さ れる変更されたデータがリクエスティング・プロセッサＰ１のプライベート・キ ャッシュ・メモリに入力されるためである。その結果、リクエスティング・プロ セッサＰ１のプライベート・キャッシュ・メモリ４の記憶スペース７における対 応する多重コピー・ビットも論理的に１になるようにスイッチ・オンされる。更 に、その変更されたデータは共用キャッシュ・メモリに与えられ、それのＶ−ビ ット及びＭＣ−ビットが１にセットされる。 次に、例５乃至８において、リクエスティング・プロセッサは論理的アドレス ｉを有するデータ・ラインにデータを記憶することを望んでいるので、そのリク エスティング・プロセッサはアドレスｉを有するデータ・ラインを要求する。こ れは「記憶のためのライン・フェッチ」と呼ばれる。例５は、プロセッサＰ１の プライベート・キャッシュ・メモリ４へ入力されたアドレスｉを有するデータ・ ラインに属する変更ビットが論理的１になるようにセットされるという事実を別 にすれば、リクエスティング・プロセッサ及びスヌーピング・プロセッサのステ ータス情報に関しては、例１とは異なっていない。これは、プロセッサＰ１がア ドレスｉを有するこのデータ・ラインに新しいデータを記憶しようとするためで ある。 それに関しては、システム・バス１からプロセッサＰ１のプライベート・キャ ッシュ・メモリ４に入力されるデータ・ラインは、このデータ・ラインが入力さ れる記憶アレイ６の記憶ラインへのプロセッサＰ１の記憶オペレーションによっ て変更されることが予想される。例６は、次の点で例５とは異なる。即ち、スヌ ーピング・プロセッサにおけるここで考察するデータ・ラインの初期ステータス 情報は、スヌーピング・プロセッサのプライベート・キャッシュ・メモリに記憶 されているアドレスｉを持ったデータ・ラインが有効であること（Ｖ−ビット＝ １）及び多重コピー・ビット及び変更ビットの両方とも論理的０に等しいことを 表す。それらのプロセッサのうちの１つだけが有効な変更されたデータ・ライン をそれのプライベート・キャッシュ・メモリに記憶させることができるので、こ のデータ・ラインはスヌーピング・プロセッサでは無効にされなければならない 。 例７では、スヌーピング・プロセッサの初期状態では、多重コピー・ビットは 論理的１に等しい。例６における場合と同じ理由で、このデータ・ラインはスヌ ーピング・プロセッサのプライベート・キャッシュ・メモリでは無効にされる。 例８では、スヌーピング・プロセッサのプライベート・キャツシュ・メモリが、 当初は、アドレスｉを有する有効な変更されたデータ・ラインを保持する。この 状態は例４における初期状態と同じである。再び、スヌーピング・プロセッサは 、メイン・メモリ２を更新するためにキャスト・アウト作用を遂行する。更新さ れたデータは、例４の場合のように、システム・バス１を介してプロセッサＰ１ のプライベート・キャッシュ・メモリ４にも入力される。しかし、例４とは違っ て、アドレスｉを有するデータ・ラインは、これらのデータをリクエスティング ・プロセッサが変更しようとしているので、スヌーピング・プロセッサのプライ ベート・キャッシュ・メモリでは無効にされる。再び、これは、リクエスティン グ・プロセッサＰ１のプライベート・キャッシュ・メモリ４における対応するス テータス情報によって反映される。この場合、Ｖ−ビット及びＣ−ビットは論理 的１となり、ＭＣ−ビットは論理的０となる。これは、キャスト・アウトを行っ たスヌーピング・プロセッサからシステム・バス１を介してリクエスティング・ プロセッサＰ１のプライベート・キャッシュ・メモリ４に入力される更新された データを、リクエスティング・プロセッサＰ１が変更しようとしていることを表 す。こ れは、プロセッサＰ１のプライベート・キャッシュ・メモリ４に入力されたこの データ・ラインがプロセッサＰ１にとって排他的であることを表すステータス情 報によって予測される。更に、共用キャッシュ・メモリはそれのＶ−ビットも０ にセットするであろう。 ＭＥＳＩプロトコルによる上記のキャッシュ・コヒーレンシ・スキームは、バ ス・プロトコルを示す第２図の信号図において反映されている。第２図は、ライ ン・フェッチのようなバス・オペレーションに対するバス・スヌーピングのタイ ミングの例を示す。マルチプロセッサ・システムのプロセッサの１つ、例えば、 プロセッサＰ１はそれのプライベート・キャッシュ・メモリにおいてキャッシュ ・ミスを有するものと仮定し、更に、それのプライベート・キャッシュ・メモリ に入力されるべきアドレスｉを持ったデータ・ラインを必要とするものと仮定す る。従って、リクエスティング・プロセッサは、それのリクエストを他のバス参 加装置にコミュニケートするために、対応するコマンドＣｍｄをシステム・バス 上に与える。又、リクエスティング・プロセッサは、どのデータ・ラインが必要 とされるかを指定するために、必要なデータ・ラインのアドレスｉをシステム・ バス１上に出力する。フェッチ・コマンドＣｍｄ及びアドレスｉ Ａｄｒは、リ クエスティング・プロセッサによってサイクル１においてシステム・バス上に同 時に出力される。それと同時に、リクエスティング・プロセッサは、そのシステ ムの他のプロセッサ及 び共用キャッシュ・メモリ３を「ウェイク・アップ」するために、信号線１６を 付勢する。これは、他のプロセッサ及び共用キャッシュ・メモリ３のバス・スヌ ーピングを開始させるためである。以下では、共用キャッシュ・メモリ３はリク エストされたデータの有効なコピーを持っていないものと仮定し、従って、スヌ ーピング・プロセッサのプライベート・キャッシュ・メモリに関連する信号だけ が第２図に示される。 リクエスティング・プロセッサによってシステム・バス上に出力される信号Ｃ ｍｄ／Ａｄｒはシステム・バス１に沿って電磁波として伝播する。システム・バ ス１の電気的特性のために、信号Ｃｍｄ／Ａｄｒは２サイクルの間システム・バ ス１上に残っている。これは、プロセッサからプロセッサへの近端受信をサポー トするために必要である。近端に位置したスヌーピング・プロセッサ、換言すれ ば、リクエスティング・プロセッサに隣接したスヌーピング・プロセッサは、反 射した電磁波がシステム・バス１の遠端から戻った時に信号Ｃｍｄ／Ａｄｒを受 信することができる。これは、リクエスティング・プロセッサによって発生され た時の信号Ｃｍｄ／Ａｄｒの電圧レベルが論理的０から論理的１への完全な電圧 揺動の半分だけであるためである。従って、近端のスヌーピング・プロセッサが 検出するに十分な電圧レベルの結果信号をシステム・バス１の近端において発生 させるためには、オリジナル信号Ｃｍｄ／Ａｄｒ及びそれの反射した電磁波の重 畳が必要である。第２図に示されたタイミングは近端におけ るスヌーピング・プロセッサ、例えば、プロセッサＰ２のものである。近端のス ヌーピング・プロセッサは、サイクル３の時にそれのバス・イン・レジスタにお いて信号Ｃｍｄ／Ａｄｒを受信する。信号Ｃｍｄ／Ａｄｒのこの受信は信号線１ ６における信号ＣｍｄＳｅｌによって開始される。信号Ｃｍｄ／Ａｄｒかスヌー ピング・プロセッサによって受信されると直ちに、そのスヌーピング・プロセッ サのプライベート・キャッシュ・メモリのディレクトリにおいてディレクトリ・ サーチが行われる。これは、ディレクトリに記憶された論理的アドレスとリクエ ストされたデータ・ラインの論理的アドレスｉとの一致が存在するかどうかをチ エックするためである。そのようなアドレス一致がディレクトリにおいて見つか る場合、及びここで考察されたスヌーピング・プロセッサのプライベート・キャ ッシュ・メモリにおける対応する記憶ラインの有効ビット（Ｖ−ビット）が論理 的１である場合、ヒット状態が存在する。この状態は、信号線１７を介して他の プロセッサ及び共用キャッシュ・メモリ３に信号される。 自分のプライベート・キャッシュ・メモリのディレクトリにおいてヒットを見 つけたスヌーピング・プロセッサはサイクル４において信号「ヒット・アウト」 を発生する。その信号「ヒット・アウト」は１サイクル後のサイクル５において リクエスティング・プロセッサによって受信される。その受信された信号は「ヒ ット・イン」と名付けられる。信号「ヒット・イン」の受信は、スヌーピング・ プロセッサのうちの 少なくとも１つのプライベート・キャッシュ・メモリにおけるリクエストされた データ・ラインのコピーの存在をリクエスティング・プロセッサに知らせる。信 号「ヒット・イン」は「ヒット・ウインドウ」時にリクエスティング・プロセッ サによって受信されるだけである。この場合、「ヒット・ウインドウ」はサイク ル５として事前定義される。その結果生じる両プロセッサの作用が表１上に示さ れる。スヌーピング・プロセッサにとってキャスト・アウト作用が必要ない場合 、ここで考察されるスヌーピング・プロセッサは対応する多重コピー・ビットを 論理的１に転換しなければならない。この場合、信号「ヒット・アウト」は１サ イクルの間、即ち、サイクル４の間、スヌーピング・プロセッサにより信号線１ ７を介して発生されるだけである。これが第２図に示された状態である。 しかし、キャスト・アウト作用が必要である場合、これは、スヌーピング・プ ロセッサが１サイクルより長い間その信号「ヒット・アウト」を発生することに よって他のバス参加装置に信号される。この結果、表１を参照して既に説明した ように、リクエスティング・プロセッサ及びスヌーピング・プロセッサによって とられる適当な作用が生じる。 第１図に示されたマルチプロセッサ・システムの共用キャッシュ・メモリ３は 「ストア・スルー・モード」で動作する。これは、メイン・メモリ２におけるデ ータ・ラインの更新がメイン・メモリ２の更新と同時に共用キャッシュ・メモリ ３ に書き込まれる。共用キャッシュ・メモリ３はメイン・メモリ２よりもずっと短 いアクセス・タイムを有し、それはシステム・バスのより効率的な使用、従って 、そのマルチプロセッサ・システムのより高速のオペレーションに貢献する。共 用キャッシュ・メモリ３の記憶スペース１３に記憶されている有効ビット及び多 重コピー・ビットは、ＭＥＳＩプロトコルに従って、プライベート・キャッシュ ・メモリにおける対応するステータス・ビットと同じ方法で制御される。記憶ア レイ１２に記憶されているデータ・ラインの有効ビット（Ｖ−ビット）が論理的 １である場合、これは、このデータ・ラインがメイン・メモリ２に記憶されてい る同じアドレスを持った同じデータ・ラインの有効なコピーであることを表す。 アドレスｉを持った有効なデータ・ラインの多重コピー・ビット（ＭＣ−ビッ ト）が論理的１である場合、これは、そのマルチプロセッサ・システムにおける ２つの異なるプロセッサの少なくとも２つのプライベート・キャッシュ・メモリ 内にこのデータ・ラインの有効なコピーが存在することを表す。共用キャッシュ ・メモリ３の記憶スペース１３に多重コピー・ビットを設けることはシステム・ バス１の使用の更なる改善にとって必須である。 以下では、共用キャッシュ・メモリ３のオペレーションの例が示される。 初期状態では、プロセッサの１つ、例えば、プロセッサＰ１が、アドレスｉを 有するデータ・ラインを必要とするもの と仮定する。このデータ・ラインはプロセッサＰ１のプライベート・キャッシュ ・メモリ４に存在しないので、プライベート・キャッシュ・メモリ４にはキャッ シュ・ミスがある。その結果、プロセッサＰ１はアドレスｉと共にライン・フェ ッチ・コマンドＣｍｄ／Ａｄｒをシステム・バス１（第１図参照）上に与える。 リクエストされたデータ・ラインは、他のプロセッサにおける何れのプライベー ト・キャッシュ・メモリにも、或いは共用キャッシュ・メモリ３の記憶アレイ１ ２にも記憶されていないものと仮定する。これは、リクエストされたデータ・ラ インがそのマルチプロセッサ・システムのメイン・メモリ２に存在するだけであ ることを意味する。その結果、リクエストされたデータ・ラインはメイン・メモ リ２からシステム・バス１上に出力され、そしてリクエスティング・プロセッサ Ｐ１のプライベート・キャッシュ・メモリ４に入力される。リクエスティング・ プロセッサＰ１のプライベート・キャッシュ・メモリ４へのそのリクエストされ たデータ・ラインの入力動作と同時に、そのリクエストされたデータ・ラインは 共用キャッシュ・メモリ３に入力され、そして記憶アレイ１２の記憶ラインの１ つにも記憶される。 共用キャッシュ・メモリ３におけるこの記憶オペレーションは論理装置１５の 制御の下に行われる。今や、マイクロプロセッサＰ１の記憶アレイ６に記憶され ているリクエストされたデータ・ラインの有効ビット、多重コピー・ビット及び 変更ビットは、それぞれ、１、０、０、である。共用キャッ シュ・メモリ３の記憶アレイ１２に記憶されているリクエストされたデータ・ラ インの有効ビットも論理的に１であり、対応する多重コピー・ビットは論理的に ０である。共用キャッシュ・メモリ３の記憶アレイ１２に記憶されているリクエ ストされたデータ・ラインの有効ビット及び多重コピー・ビットは、そのリクエ ストされたデータ・ラインが今記憶されている記憶アレイ１２における記憶ライ ンに属する記憶スペース１３の記憶フィールドに記憶される。 アドレスｉを有する同じデータ・ラインに対する第２のリクエストが他のプロ セッサ、例えば、プロセッサＰ２から来るものと仮定する。その第２のリクエス トはリクエスティング・プロセッサＰ２のプライベート・キャッシュ・メモリ５ におけるキャッシュ・ミスによるものである。再び、リクエスティング・プロセ ッサＰ２はフェッチ・コマンド及び対応するアドレスｉ Ｃｍｄ／Ａｄｒをシス テム・バス１上に出力する。これはプロセッサＰ１にヒット状態を信号させる（ 第２図参照）。そのヒットは、プロセッサＰ１により信号線１７を介して他のプ ロセッサ及び共用キャッシュ・メモリ３へ信号される。 又、共用キャッシュ・メモリ３は、アドレスｉを有するリクエストされたデー タ・ラインが記憶アレイ１２に記憶され且つ有効であるのでヒットを有する。共 用キャッシュ・メモリ３は、ウインドウ・サイクル（第２図におけるサイクル５ 参照）が終了するまで待つ。複数のサイクルにわたってアク ティブのままである「ヒット・アウト」信号が存在しない場合、これはキャスト ・アウト状態がないことを意味する。これは、メイン・メモリ２からシステム・ バス１を介して入力されたアドレスｉを有するデータ・ラインの有効なコピーを Ｐ１プロセッサが変更していないので、ここで考察された例では真実である。プ ロセッサＰ１のプライベート・キャッシュ・メモリ４におけるヒット状態は、ア ドレスｉを有するデータ・ラインが記憶されている記憶アレイ６の記憶ラインに 属する記憶スペース７における多重コピー・ビットが論理的１にセットされると いうことを引き起こすだけである。ウインドウ・サイクルが終了した後、キャス ト・アウトが生じなかった場合に、共用キャッシュ・メモリ３はリクエストされ たデータ・ラインをシステム・バス１上に出力する。これは論理装置１５の制御 の下に行われる。そのリクエストされたデータ・ラインはリクエスティング・プ ロセッサＰ２のプライベート・キャッシュ・メモリ５に入力される。 リクエストされたデータ・ラインが記憶されている記憶アレイ１２のラインに 属する記憶スペース１３の記憶フィールドにおける多重コピー・ビットが論理装 置１５の制御の下に論理的に１にセットされる。これは、プロセッサＰ１及びＰ ２のプライベート・キャッシュ・メモリ４及び５の両方にこのデータ・ラインの 有効なコピーが存在するためである。又、リクエスティング・プロセッサＰ２の 記憶スペース９における対応する多重コピー・ビットもそれに対応してオンにさ れ る。 更に、第３のプロセッサ、例えば、第１図に示されていないプロセッサＰ３が アドレスｉを有する同じデータ・ラインをリクエストするものと仮定する。再び 、これは、そのリクエストされたデータ・ラインをそれの記憶アレイ１２に記憶 している共用キャッシュ・メモリ３においてヒット状態を生じさせる。このデー タ・ラインに対して記憶スペース１３に記憶されたそれぞれのステータス情報は 、記憶スペース１２に記憶されているこのデータ・ラインが有効であること、及 びこのデータ・ラインの２つ以上の有効なコピーがそのシステムにおける異なる プロセッサの異なるプライベート・キャッシュ・メモリに存在することを表す。 定義によって、この状態は、リクエストされたデータ・ラインがそれらプロセッ サの１つにとって排他的ではない場合にだけ生じ得る。この場合、異なるキャッ シュ・メモリに記憶されたデータの整合性は最早維持され得ないので、そのよう な状態は許されない。 その結果、アドレスｉを有する排他的なデータ・ラインがプロセッサのプライ ベート・キャッシュ・メモリの１つに存在すること、及びこのデータ・ラインに 対する多重コピー・ビットがプライベート・キャッシュ・メモリのうちの少なく とも他の１つにおいて或いは同時に共用キャッシュ・メモリ３の記憶スペース１ ３において論理的に１であることは、ＭＥＳＩプロトコル（データの整合性を維 持するために本発明のこの好適な実施例において使用される）によって排除され る。定義によって、プロセッサＰ３によりリクエストされたアドレスｉを有する リクエストされたデータ・ラインは、共用キャッシュ・メモリ３の記憶スペース １３における対応する多重コピー・ビットが論理的に１であるために、如何なる プロセッサの排他的データ・ラインでもないので、キャスト・アウトは生じ得な い。 その結果、共用キャッシュ・メモリ３は、ウインドウ・サイクル（第２図にお けるサイクル５を参照）が終了するまで待つ必要はない。従って、共用キャッシ ュ・メモリ３は、リクエストの受信直後にそのリクエストされたデータ・ライン をシステム・バス１上に出力する。更に、それは、システム・バス１からリクエ スティング・プロセッサＰ３のプライベート・キャッシュ・メモリに入力される 。 その後、このデータ・ラインに対して他のプロセッサから更なるリクエストが ある場合、同じプロセスが同様に行われる。このデータ・ラインの有効なコピー を有するプロセッサの１つがこのラインに記憶しようとする場合、再び定義によ って、そのプロセッサは記憶オペレーションの前にライン無効化コマンドを発生 しなければならない。これは、共用キャッシュ・メモリ３を含むすべてにキャッ シュにおけるこのデータ・ラインのすべてのコピーの無効化を生じさせ、更に、 アドレスｉを有するこのデータ・ラインのすべての対応する多重コピー・ビット を論理的に０にリセットさせる。 マイクロプロセッサ・システムには、プロセッサによって 頻繁に読み取られそして長時間の間或いは永久的に変更されないままになってい るソフトウエア・オブジェクトが存在することが多い。そのようなソフトウエア ・オブジェクトは、一般には、コードより成る。その背景は、多くの現代のマイ クロプロセッサ・アーキテクチャでは、命令セットが事前定義され、命令がそれ 自体では変更され得ないということである。 以下では、プロセッサＰ１はアドレスｊを有するデータ・ラインをリクエスト し、しかも、そのリクエストされたデータは命令であると仮定する。プロセッサ によって発生される対応するコマンドは「命令フェッチのためのライン・フェッ チ」と呼ばれる。それによって、他のバス参加装置は、アドレスｊを有する命令 のラインをリクエスティング・プロセッサＰ１に与えるためにそのリクエストさ れたライン・フェッチが実行されることを通知される。前に考察した例における ように、必要なデータ・ラインがそのマイクロプロセッサ・システムの如何なる キャッシュにも存在しないものと初期状態において仮定する。その結果、そのリ クエストされたデータ・ラインはメイン・メモリ２によってシステム・バス１上 に出力され、リクエスティング・プロセッサＰ１のプライベート・キャッシュ・ メモリ４及び共用キャッシュ・メモリ３の両方に入力される。前に考察した正規 の場合と違って、アドレスｊを有するこのデータ・ラインに対する多重コピー・ ビットは、たとえこのデータ・ラインの更なるコピーが他の プロセッサの他の如何なるプライベート・キャッシュ・メモリにも存在しなくて も、記憶スペース１３において直ちにオンにされる。これは、このデータ・ライ ンがリクエスティング・プロセッサＰ１によって変更されることが比較的ありそ うもなく、或いは不可能でさえあるためである。その結果、そのリクエストされ たデータ・ラインはプロセッサＰ１にとって排他的なデータ・ラインとはならな いものと仮定する。これは、既に共用キャッシュ・メモリ３の記憶スペース１３ においてアドレスｊを有するそのリクエストされたデータ・ラインの多重コピー ・ビットを、プロセッサの１つによって、この例ではプロセッサＰ１によって、 このラインの第１リクエスト時に論理的１にセットすることを可能にする。従っ て、リクエスティング・プロセッサのＭＣ−ビットは１にセットされなければな らない。 アドレスｊを有する同じデータ・ラインに対する第２リクエストが、例えば、 プロセッサＰ２から生じる場合、これは、ウインドウ・サイクルが終了するまで 共用キャッシュ・メモリ３が待つ必要がないという利点を有する。キャスト・ア ワト状態は起こり得ないということは既に始めから明らかであるので（それは論 理的１である多重コピー・ビットによって表されるので）、アドレスｊを有する そのリクエストされたデータ・ラインは、プロセッサＰ２からの対応するリクエ ストの共用キャッシュ・メモリ３による受信の後に、共用キャッシュ・メモリ３ から直接に出力される。再び、これは論理 装置１５の制御の下に行われる。 たとえプロセッサＰ１がプロセッサＰ２の第２リクエストの前にアドレスｊを 有するデータ・ラインに記憶することを望むことはありそうもないことであって も、それが起こることはあり得る。この場合、プロセッサＰ１は、共用キャッシ ュ・メモリ３の記憶アレイ１２に記憶されている対応するデータ・ラインがプロ セッサＰ１の記憶オペレーションの前に無効化されるように、コマンドをシステ ム・バス１上に発生しなければならない。共用キャッシュ・メモリ３におけるこ のデータ・ラインの無効化は論理装置１５の制御の下に行われる。 第３図に示された信号図は、共用キャッシュ・メモリ３によるマルチプロセッ サ・システムのパフォーマンスの向上を表す。第３図に示された状態は、リクエ スティング・プロセッサ及びスヌーピング・プロセッサに関して第２図に示され た状態に対応する。第２図に加えて、共用キャッシュ・メモリ３の信号（共用キ ャッシュ）が第３図に示される。共用キャッシュ・メモリ３はシステム・バス１ の遠端において設けられる。バス１の遠端は高インピーダンスを有するので、そ のバス上のコマンド（Ｃｍｄ／Ａｄｒ）は、その対応する電磁信号が遠端に到達 する時、既に共用キャッシュ・メモリ３によって受信されている。その結果、そ の信号の受信のための時間は、既述のように、電磁信号の反射を待たなければな らない近端のプロセッサに比べて、共用キャッシュ・メモリ ３にとってより短いものである。 共用キャッシュ・メモリ３はシステム・バス１の遠端に設置されるので、リク エスティング・プロセッサからの電磁信号（Ｃｍｄ／Ａｄｒ）は既にサイクル２ において共用キャッシュ・メモリ３のバス・イン・レジスタで受信されている。 それによって、共用キャッシュ・メモリ３のディレクトリ１４におけるディレク トリ・サーチが開始される。ここで考察される例では、ディレクトリ１４におい てアドレス一致が存在する。更に、共用キャッシュ・メモリ３に記憶されている 対応するデータ・ラインは有効であるものと仮定し、このデータ・ラインの対応 する多重コピー・ビットは論理的１であるものと仮定する。 これに応答して、リクエストされたデータ・ラインが記憶されている記憶アレ イ１２が論理装置１５の制御の下にアクセスされる。このデータ・ラインは、サ イクル３、４、５、及び６における４つのデータの「ショット」で、データ・ア ウト・レジスタを介してシステム・バス１上に出力される。その結果、バス上へ のそのリクエストされたデータ・ラインの出力オペレーションはサイクル６にお いて達成される。これは、共用キャッシュ・メモリ３における多重コピー・ビッ トのために可能にされ、それは、ウインドウ・サイクル（サイクル５）を待つ必 要なくシステム・バス１上にデータを直接に出力することを可能にした。共用キ ャッシュ・メモリ３がウインドウ・サイクルを待たなければならない場合、リク エストされたデータ・ラインの出力はサイクル６において開始することができ、 サイクル９において終了するであろう。従って、その結果は３サイクルのパフォ ーマンス向上であり、それは本発明の教示によるものである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウイル、ウド ドイツ国ホルツゲルリンゲン、ウエンゲル トステイジ 47 (72)発明者 ドットリング、ゲハルド ドイツ国デッテンハウゼン、カールシュト ラーセ 22 (72)発明者 レップラ、ベルンド ドイツ国エーニンゲン、ケーニグスシュト ラーセ 93 (72)発明者 タスト、ハンス ヴェルマール ドイツ国ヴェイル・イン・ショーエンバッ ハ、ハルトマンシュトラーセ 66 (72)発明者 マク、パク キン アメリカ合衆国ニューヨーク州ポキプシ ー、リッジウッドテラス 13 (72)発明者 ジャクソン、カシー、エム. アメリカ合衆国ニューヨーク州ポキプシ ー、グリンブッシュドライブ 21 (72)発明者 シェーン、ウイリアム、ダブリュ. アメリカ合衆国ニューヨーク州ポキプシ ー、ケルタハウス・ドライブ 18 (72)発明者 ラングストン、キース アメリカ合衆国ウルスター・パーク、ハー デンバーグ・ロード 114

Claims (1)

1. 【特許請求の範囲】 １．マルチプロセッサ・システムにおいて共用キャッシュとして使用するための キャッシュ・メモリ装置にして、 前記キャッシュ・メモリ装置は複数の記ブロック（ライン１、ライン２、・・ ・、ラインｍ）でもって編成され、前記記憶ブロックの各々に対するステータス 情報（Ｖ−ビット、ＭＣ−ビット）を記憶するための記憶手段（１３）を有し、 前記ステータス情報は前記記憶ブロックの有効データ又は共用データを表し、 前記キャッシュ・メモリ装置は更に前記記憶ブロックの１つにおいてデータを 選択的に記憶するための及びそれに対応して前記ステータス情報をセットするた めの論理手段（１５）を含む ことを特徴とするキャッシュメモリ装置。 ２．前記論理手段は、有効データがメイン・メモリ（２）から前記マルチプロセ ッサ・システムのプロセッサ（Ｐ１、Ｐ２）の１つにフェッチされる場合、又は 変更されたデータが前記プロセッサの１つによってキャスト・アウトされる場合 、前記記憶ブロックの１つにデータを記憶するように適応することを特徴とする 請求の範囲第１項に記載のキャッシュ・メモリ装置。 ３．前記ステータス情報は前記記憶ブロックの各々に対する有効ビット（Ｖ−ビ ット）及び多重コピー・ビット（ＭＣ− ビット）を含むことを特徴とする請求の範囲第１項又は第２項に記載のキャッシ ュ・メモリ装置。 ４．各々がそれに関連したプライベート・キャッシュ・メモリ装置（４、５）を 有する複数のプロセッサ（ＰＬＰ２）と、 メイン・メモリ（２）と、 共用キャッシュ・メモリ装置（３）と を含むマルチプロセッサ・システム。 ５．前記プライベート・キャッシュ・メモリ装置の各々は有効データ、共用デー タ、排他的データ、又は修正データがそこに記憶されていることを表すステータ ス情報（Ｖ−ビット、ＭＣ−ビット、Ｃ−ビット）を記憶するための手段（７、 ９）を有することを特徴とする請求の範囲第４項に記載のマルチプロセッサ・シ ステム。 ６．前記記憶するための手段は、前記プライベート・キャッシュ・メモリ装置の １つにおける記憶ブロックの各々に対して３ビットのセットを含み、前記セット は有効ビット（Ｖ−ビット）、多重コピー・ビット（ＭＣ−ビット）、及び変更 ビット（Ｃ−ビット）より成ることを特徴とする請求の範囲第５項に記載のマル チプロセッサ・システム。 ７．リクエストされたデータを記憶されている前記記憶ブロックのステータス情 報は前記リクエストされたデータが他のプロセッサのプライベート・キャッシュ ・メモリ装置の１つにおいて生じるヒット状態に関係なく有効であり且つ共用さ れることを表すという条件で、前記プロセッサの１つの対応するリクエストに応 答して前記記憶ブロックの１つからデータの出力を生じさせるように適応する論 理手段を含むことを特徴とする請求の範囲第４項乃至第６項の１つに記載のマル チプロセッサ・システム。 ８．前記論理手段は、他のプロセッサのプライベート・キャッシュ・メモリ装置 の１つにおいてヒット状態が生じたことを信号する前に前記リクエストされたデ ータの出力を生じさせるように適応することを特徴とする請求の範囲第７項に記 載のマルチプロセッサ・システム。 ９．前記論理手段は、命令のような一般には変更されないままになっているデー タが前記プロセッサの１つによってリクエストされる場合、前記リクエストされ たデータが他のプロセッサのプライベート・キャッシュ・メモリ装置の１つによ って共有されることに関係なく、共有データを表すよう前記ステータス情報をセ ットするように適応することを特徴とする請求の範囲第４項乃至第８項に記載の マルチプロセッサ・システム。 １０．請求の範囲第４項乃至第９項の１つに記載のマルチプロセッサ・システム を含むコンピュータ・システム。 １１．マルチプロセッサ・システムにおける共用キャッシュ・メモリ装置（３） を動作させるための方法にして、前記キャッシュ・メモリ装置は複数の記憶ブロ ック（ライン１、ライン２、・・・、ラインｍ）でもって編成され、前記システ ムは各々がそれに関連したプライベート・キャッシュ（４、６）を有する複数の プロセッサ（Ｐ１、Ｐ２）を有するものにおいて、 ａ） 前記記憶ブロックの各々に対するステータス情報（Ｖ−ビット、ＭＣ− ビット）を記憶するステップにして、前記ステータス情報が前記記憶ブロックの 有効データ又は共用データを表しているステップと、 ｂ） 前記プロセッサの１つの対応するリクエストに応答して、他のプロセッ サのプライベート・キャッシュ・メモリ装置の１つにおいてヒット状態が生じた かどうかに関係なく、前記共用キャッシュ・メモリ装置の前記記憶ブロック１つ に記憶されている共用データを出力するステップと、 を含む方法。 １２．前記共用データを出力するステップは、他のプロセッサのプライベート・ キャッシュ・メモリ装置の１つにおいてヒット状態が生じたことを信号する前に 始まることを特徴とする請求の範囲第１１項に記載の方法。 １３．前記記憶ブロックに記憶されるべき対応するデータが命令のように一般に は変更されずにそのままであるという条件で、前記記憶されるべき対応するデー タが共有されなくても共有データの存在を表す情報を記憶するステップを含むこ とを特徴とする請求の範囲第１１項又は第１２項に記載の方法。