JP3519001B2 - ラッチ回路およびフリップフロップ回路 - Google Patents
ラッチ回路およびフリップフロップ回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the master-slave type
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Shift Register Type Memory (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ電界効果ト
ランジスタによって構成されるＤ型ラッチ回路およびＤ
型フリップフロップ回路に関する。
ランジスタによって構成されるＤ型ラッチ回路およびＤ
型フリップフロップ回路に関する。
【０００２】
【従来の技術】図６は、従来のダイナミックＤ型フリッ
プフロップ３０の構成を示す図である。
プフロップ３０の構成を示す図である。
【０００３】ダイナミックＤ型フリップフロップ３０
は、マスターラッチ３１およびスレーブラッチ３２を備
えている。マスターラッチ３１は、トランスファーゲー
ト２３およびインバータ２４を有している。スレーブラ
ッチ３２は、トランスファーゲート２５およびインバー
タ２６を有している。
は、マスターラッチ３１およびスレーブラッチ３２を備
えている。マスターラッチ３１は、トランスファーゲー
ト２３およびインバータ２４を有している。スレーブラ
ッチ３２は、トランスファーゲート２５およびインバー
タ２６を有している。
【０００４】図７は、図６のトランスファーゲート２３
および２５の構成を示す図である。図７のトランスファ
ーゲートは、ｐチャネルＭＯＳ電界効果型トランジスタ
（以後、Ｐ型ＭＯＳトランジスタと記す）２７とｎチャ
ネルＭＯＳ電界効果型トランジスタ（以後、Ｎ型ＭＯＳ
トランジスタと記す）２８を有している。Ｐ型ＭＯＳト
ランジスタ２７のソース・ドレインは、Ｎ型ＭＯＳトラ
ンジスタ２８のソース・ドレインと接続されている。
および２５の構成を示す図である。図７のトランスファ
ーゲートは、ｐチャネルＭＯＳ電界効果型トランジスタ
（以後、Ｐ型ＭＯＳトランジスタと記す）２７とｎチャ
ネルＭＯＳ電界効果型トランジスタ（以後、Ｎ型ＭＯＳ
トランジスタと記す）２８を有している。Ｐ型ＭＯＳト
ランジスタ２７のソース・ドレインは、Ｎ型ＭＯＳトラ
ンジスタ２８のソース・ドレインと接続されている。
【０００５】図７において、入力信号Ｓがハイレベル
（以後、Ｈレベルと記す）である場合、入力信号Ｓの反
転入力信号−Ｓがロウレベル（以後、Ｌレベルと記す）
となる。その場合、トランスファーゲートを構成するＰ
型ＭＯＳトランジスタ２７およびＮ型ＭＯＳトランジス
タ２８が開状態となり、トランスファーゲートに入力さ
れた信号Ａが、信号Ｙとしてトランスファーゲートから
出力される。
（以後、Ｈレベルと記す）である場合、入力信号Ｓの反
転入力信号−Ｓがロウレベル（以後、Ｌレベルと記す）
となる。その場合、トランスファーゲートを構成するＰ
型ＭＯＳトランジスタ２７およびＮ型ＭＯＳトランジス
タ２８が開状態となり、トランスファーゲートに入力さ
れた信号Ａが、信号Ｙとしてトランスファーゲートから
出力される。
【０００６】一方、入力信号ＳがＬレベルである場合、
入力信号Ｓの反転入力信号−ＳがＨレベルとなる。その
場合、トランスファーゲートを構成するＰ型ＭＯＳトラ
ンジスタ２７およびＮ型ＭＯＳトランジスタ２８が閉状
態となり、トランスファーゲートに入力された信号Ａ
は、そこから出力されない。
入力信号Ｓの反転入力信号−ＳがＨレベルとなる。その
場合、トランスファーゲートを構成するＰ型ＭＯＳトラ
ンジスタ２７およびＮ型ＭＯＳトランジスタ２８が閉状
態となり、トランスファーゲートに入力された信号Ａ
は、そこから出力されない。
【０００７】図８は、インバータの構成を示す図であ
る。図８のインバータは、Ｐ型ＭＯＳトランジスタ２９
およびＮ型ＭＯＳトランジスタ３０を有している。Ｐ型
ＭＯＳトランジスタ２９のゲートは、Ｎ型ＭＯＳトラン
ジスタ３０のゲートと接続されている。Ｐ型ＭＯＳトラ
ンジスタ２９のソースは、電源ＶDDに接続され、Ｎ型Ｍ
ＯＳトランジスタ３０のソースは、グランドＧＮＤに接
続され、Ｐ型ＭＯＳトランジスタ２９のドレインは、Ｎ
型ＭＯＳトランジスタ３０のドレインと接続されてい
る。
る。図８のインバータは、Ｐ型ＭＯＳトランジスタ２９
およびＮ型ＭＯＳトランジスタ３０を有している。Ｐ型
ＭＯＳトランジスタ２９のゲートは、Ｎ型ＭＯＳトラン
ジスタ３０のゲートと接続されている。Ｐ型ＭＯＳトラ
ンジスタ２９のソースは、電源ＶDDに接続され、Ｎ型Ｍ
ＯＳトランジスタ３０のソースは、グランドＧＮＤに接
続され、Ｐ型ＭＯＳトランジスタ２９のドレインは、Ｎ
型ＭＯＳトランジスタ３０のドレインと接続されてい
る。
【０００８】図６のダイナミックＤ型フリップフロップ
３０は、クロック信号ＢＣＫおよび−ＢＣＫを受け取
る。図９は、クロック信号ＢＣＫおよび−ＢＣＫを生成
するクロック生成回路を示す図である。図９のクロック
生成回路は、インバータ５１および５２を有している。
図９のクロック生成回路は、クロックＣＫからクロック
信号ＢＣＫおよび−ＢＣＫを生成する。
３０は、クロック信号ＢＣＫおよび−ＢＣＫを受け取
る。図９は、クロック信号ＢＣＫおよび−ＢＣＫを生成
するクロック生成回路を示す図である。図９のクロック
生成回路は、インバータ５１および５２を有している。
図９のクロック生成回路は、クロックＣＫからクロック
信号ＢＣＫおよび−ＢＣＫを生成する。
【０００９】図１０は、従来のスタティックＤ型フリッ
プフロップ６０の構成を示す図である。スタティックＤ
型フリップフロップ６０は、マスターラッチ６１および
スレーブラッチ６２を備えている。マスターラッチ６１
は、トランスファーゲート３５および３８と、インバー
タ３６および３７を有している。また、スレーブラッチ
６２は、トランスファーゲート３９および４２と、イン
バータ４０および４１を有している。トランスファーゲ
ート３５、３８、３９および４２の構成は、図７に示す
構成と同じである。
プフロップ６０の構成を示す図である。スタティックＤ
型フリップフロップ６０は、マスターラッチ６１および
スレーブラッチ６２を備えている。マスターラッチ６１
は、トランスファーゲート３５および３８と、インバー
タ３６および３７を有している。また、スレーブラッチ
６２は、トランスファーゲート３９および４２と、イン
バータ４０および４１を有している。トランスファーゲ
ート３５、３８、３９および４２の構成は、図７に示す
構成と同じである。
【００１０】従来のスタティックＤ型フリップフロップ
６０の動作原理は、図６に示すダイナミックＤ型フリッ
プフロップ３０のそれと同様である。しかしながら、た
とえば、スタティックＤ型フリップフロップ６０のトラ
ンスファーゲート３５が閉状態の期間であっても、トラ
ンスファーゲート３８は開状態であるため、その閉状態
の前の状態である開状態に、トランスファーゲート３５
に入力された信号が、トランスファーゲート３８、イン
バータ３６、３７の回路に保持される。このため、トラ
ンスファーゲート３５が閉状態の期間であっても、その
閉状態の前の状態である開状態の期間にトランスファー
ゲート３５に入力された信号がマスターラッチ６１から
出力される。スレーブラッチ６２についても、同様であ
る。
６０の動作原理は、図６に示すダイナミックＤ型フリッ
プフロップ３０のそれと同様である。しかしながら、た
とえば、スタティックＤ型フリップフロップ６０のトラ
ンスファーゲート３５が閉状態の期間であっても、トラ
ンスファーゲート３８は開状態であるため、その閉状態
の前の状態である開状態に、トランスファーゲート３５
に入力された信号が、トランスファーゲート３８、イン
バータ３６、３７の回路に保持される。このため、トラ
ンスファーゲート３５が閉状態の期間であっても、その
閉状態の前の状態である開状態の期間にトランスファー
ゲート３５に入力された信号がマスターラッチ６１から
出力される。スレーブラッチ６２についても、同様であ
る。
【００１１】
【発明が解決しようとする課題】従来のＤ型フリップフ
ロップ３０および６０では、極性の異なったクロック信
号ＢＣＫおよび−ＢＣＫを必要とした。クロックＣＫか
ら極性の異なったクロック信号ＢＣＫおよび−ＢＣＫを
得るには、図９に示すクロック生成回路、つまり、イン
バータが必要であるという問題があった。
ロップ３０および６０では、極性の異なったクロック信
号ＢＣＫおよび−ＢＣＫを必要とした。クロックＣＫか
ら極性の異なったクロック信号ＢＣＫおよび−ＢＣＫを
得るには、図９に示すクロック生成回路、つまり、イン
バータが必要であるという問題があった。
【００１２】本発明は、上記問題を鑑み、ラッチ回路お
よびフリップフロップ回路を構成する素子の数が少な
く、電力消費の少ないラッチ回路およびフリップフロッ
プ回路を提供することを目的とする。
よびフリップフロップ回路を構成する素子の数が少な
く、電力消費の少ないラッチ回路およびフリップフロッ
プ回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明のフリップフロッ
プ回路は、活性化領域を形成するウエルを有し、入力さ
れる信号を、ゲート電極に入力されるクロック信号に基
づいて出力する第１導電型の第１ＭＯＳトランジスタ
と、該第１ＭＯＳトランジスタの出力が入力されてその
反転信号を出力する第１インバータとを有するマスター
ラッチと、活性化領域を形成するウエルを有し、該マス
ターラッチの第１インバータから出力される信号を、ゲ
ート電極に入力される前記クロック信号に基づいて出力
する、前記第１導電型とは異なる第２導電型の第２ＭＯ
Ｓトランジスタと、該第２ＭＯＳトランジスタの出力が
入力されてその反転信号を出力する第２インバータとを
有するスレーブラッチとを備えたフリップフロップ回路
であって、前記第１ＭＯＳトランジスタのウエルとゲー
ト電極とが電気的に接続されるとともに、前記第２ＭＯ
Ｓトランジスタのウエルとゲート電極とが電気的に接続
されており、前記クロック信号が、第１および第２のレ
ベルを有する１相かつ１極性であることを特徴とする。
１実施形態として、前記第１ＭＯＳトランジスタは、前
記ウエルがＰ型のＮ型ＭＯＳトランジスタであり、前記
第２ＭＯＳトランジスタは、前記ウエルがＮ型のＰ型Ｍ
ＯＳトランジスタである。１実施形態として、前記第１
ＭＯＳトランジスタは、前記ウエルがＮ型のＰ型ＭＯＳ
トランジスタであり、前記第２ＭＯＳトランジスタは、
前記ウエルがＰ型のＮ型ＭＯＳトランジスタである。１
実施形態として、前記第１インバータが、Ｐウエルおよ
びゲート電極を持つＮ型ＭＯＳトランジスタと、Ｎウエ
ルおよびゲート電極を持つＰ型ＭＯＳトランジスタとを
有する。１実施形態として、前記第１のインバータのＮ
型ＭＯＳトランジスタは、Ｐウエルとゲート電極とが電
気的に接続され、前記第１のインバータのＰ型ＭＯＳト
ランジスタは、Ｎウエルとゲート電極とが電気的に接続
されている。１実施形態として、前記第２のインバータ
が、Ｐウエルおよびゲート電極を持つＮ型ＭＯＳトラン
ジスタと、Ｎウエルおよびゲート電極を持つＰ型ＭＯＳ
トランジスタとを有する。１実施形態として、前記第２
のインバータのＮ型ＭＯＳトランジスタは、Ｐウエルと
ゲート電極とが電気的に接続され、前記第２のインバー
タのＰ型ＭＯＳトランジスタは、Ｎウエルとゲート電極
とが電気的に接続されている。１実施形態として、前記
第１のインバータは、第１導電型の第３トランジスタお
よび第２導電型の第４トランジスタを有し、前記第１ト
ランジスタの閾値電圧の絶対値は、前記第４トランジス
タの閾値電圧の絶対値よりも低い。１実施形態として、
前記第２のインバータは、第１導電型の第３トランジス
タおよび第２導電型の第４トランジスタを有し、前記第
２トランジスタの閾値電圧の絶対値は、前記第３トラン
ジスタの閾値電圧の絶対値よりも低い。１実施形態とし
て、前記マスターラッチは、前記第１インバータの出力
が入力されてその反転信号を出力する第３のインバータ
と、活性化領域を形成するウエルを有し、該第３のイン
バータから出力される信号を、ゲート電極に入力される
前記クロック信号に基づいて、前記第１インバータに出
力する第２導電型の第３ＭＯＳトランジスタとを有し、
前記スレーブラッチは、前記第２インバータの出力が入
力されてその反転信号を出力する第４のインバータと、
活性化領域を形成するウエルを有し、該第４のインバー
タから出力される信号を、ゲート電極に入力される前記
クロック信号に基づいて、前記第２インバータに出力す
る第１導電型の第４ＭＯＳトランジスタとを有する。ま
た、本発明のラッチ回路は、活性化領域を形成するウエ
ルを有し、入力される信号を、ゲート電極に入力される
クロック信号に基づいて出力する第１導電型の第１ＭＯ
Ｓトランジスタと、前記第１ＭＯＳトランジスタの出力
が入力されてその反転信号を出力する第１インバータ
と、前記第１インバータの出力が入力されてその反転信
号を出力する第２インバータと、活性化領域を形成する
ウエルを有し、前記第２インバータから出力される信 号
を、ゲート電極に入力される前記クロック信号に基づい
て出力する、前記第１導電型とは異なる第２導電型の第
２ＭＯＳトランジスタとを有し、前記第１ＭＯＳトラン
ジスタのウエルとゲートが電気的に接続されるととも
に、前記第２ＭＯＳトランジスタのウエルとゲートが電
気的に接続されており、前記クロック信号が、第１およ
び第２のレベルを有する１相かつ１極性であることを特
徴とする。１実施形態として、前記第１ＭＯＳトランジ
スタは、前記ウエルがＮ型のＰ型ＭＯＳトランジスタで
あり、前記第２ＭＯＳトランジスタは、前記ウエルがＰ
型のＮ型ＭＯＳトランジスタである。１実施形態とし
て、前記第１ＭＯＳトランジスタは、前記ウエルがＰ型
のＮ型ＭＯＳトランジスタであり、前記第２ＭＯＳトラ
ンジスタは、前記ウエルがＮ型のＰ型ＭＯＳトランジス
タである。１実施形態として、前記第１インバータは、
第１導電型の第３トランジスタおよび第２導電型の第４
トランジスタを有し、前記第１トランジスタの閾値電圧
の絶対値は、前記第４トランジスタの閾値電圧の絶対値
よりも低い。
プ回路は、活性化領域を形成するウエルを有し、入力さ
れる信号を、ゲート電極に入力されるクロック信号に基
づいて出力する第１導電型の第１ＭＯＳトランジスタ
と、該第１ＭＯＳトランジスタの出力が入力されてその
反転信号を出力する第１インバータとを有するマスター
ラッチと、活性化領域を形成するウエルを有し、該マス
ターラッチの第１インバータから出力される信号を、ゲ
ート電極に入力される前記クロック信号に基づいて出力
する、前記第１導電型とは異なる第２導電型の第２ＭＯ
Ｓトランジスタと、該第２ＭＯＳトランジスタの出力が
入力されてその反転信号を出力する第２インバータとを
有するスレーブラッチとを備えたフリップフロップ回路
であって、前記第１ＭＯＳトランジスタのウエルとゲー
ト電極とが電気的に接続されるとともに、前記第２ＭＯ
Ｓトランジスタのウエルとゲート電極とが電気的に接続
されており、前記クロック信号が、第１および第２のレ
ベルを有する１相かつ１極性であることを特徴とする。
１実施形態として、前記第１ＭＯＳトランジスタは、前
記ウエルがＰ型のＮ型ＭＯＳトランジスタであり、前記
第２ＭＯＳトランジスタは、前記ウエルがＮ型のＰ型Ｍ
ＯＳトランジスタである。１実施形態として、前記第１
ＭＯＳトランジスタは、前記ウエルがＮ型のＰ型ＭＯＳ
トランジスタであり、前記第２ＭＯＳトランジスタは、
前記ウエルがＰ型のＮ型ＭＯＳトランジスタである。１
実施形態として、前記第１インバータが、Ｐウエルおよ
びゲート電極を持つＮ型ＭＯＳトランジスタと、Ｎウエ
ルおよびゲート電極を持つＰ型ＭＯＳトランジスタとを
有する。１実施形態として、前記第１のインバータのＮ
型ＭＯＳトランジスタは、Ｐウエルとゲート電極とが電
気的に接続され、前記第１のインバータのＰ型ＭＯＳト
ランジスタは、Ｎウエルとゲート電極とが電気的に接続
されている。１実施形態として、前記第２のインバータ
が、Ｐウエルおよびゲート電極を持つＮ型ＭＯＳトラン
ジスタと、Ｎウエルおよびゲート電極を持つＰ型ＭＯＳ
トランジスタとを有する。１実施形態として、前記第２
のインバータのＮ型ＭＯＳトランジスタは、Ｐウエルと
ゲート電極とが電気的に接続され、前記第２のインバー
タのＰ型ＭＯＳトランジスタは、Ｎウエルとゲート電極
とが電気的に接続されている。１実施形態として、前記
第１のインバータは、第１導電型の第３トランジスタお
よび第２導電型の第４トランジスタを有し、前記第１ト
ランジスタの閾値電圧の絶対値は、前記第４トランジス
タの閾値電圧の絶対値よりも低い。１実施形態として、
前記第２のインバータは、第１導電型の第３トランジス
タおよび第２導電型の第４トランジスタを有し、前記第
２トランジスタの閾値電圧の絶対値は、前記第３トラン
ジスタの閾値電圧の絶対値よりも低い。１実施形態とし
て、前記マスターラッチは、前記第１インバータの出力
が入力されてその反転信号を出力する第３のインバータ
と、活性化領域を形成するウエルを有し、該第３のイン
バータから出力される信号を、ゲート電極に入力される
前記クロック信号に基づいて、前記第１インバータに出
力する第２導電型の第３ＭＯＳトランジスタとを有し、
前記スレーブラッチは、前記第２インバータの出力が入
力されてその反転信号を出力する第４のインバータと、
活性化領域を形成するウエルを有し、該第４のインバー
タから出力される信号を、ゲート電極に入力される前記
クロック信号に基づいて、前記第２インバータに出力す
る第１導電型の第４ＭＯＳトランジスタとを有する。ま
た、本発明のラッチ回路は、活性化領域を形成するウエ
ルを有し、入力される信号を、ゲート電極に入力される
クロック信号に基づいて出力する第１導電型の第１ＭＯ
Ｓトランジスタと、前記第１ＭＯＳトランジスタの出力
が入力されてその反転信号を出力する第１インバータ
と、前記第１インバータの出力が入力されてその反転信
号を出力する第２インバータと、活性化領域を形成する
ウエルを有し、前記第２インバータから出力される信 号
を、ゲート電極に入力される前記クロック信号に基づい
て出力する、前記第１導電型とは異なる第２導電型の第
２ＭＯＳトランジスタとを有し、前記第１ＭＯＳトラン
ジスタのウエルとゲートが電気的に接続されるととも
に、前記第２ＭＯＳトランジスタのウエルとゲートが電
気的に接続されており、前記クロック信号が、第１およ
び第２のレベルを有する１相かつ１極性であることを特
徴とする。１実施形態として、前記第１ＭＯＳトランジ
スタは、前記ウエルがＮ型のＰ型ＭＯＳトランジスタで
あり、前記第２ＭＯＳトランジスタは、前記ウエルがＰ
型のＮ型ＭＯＳトランジスタである。１実施形態とし
て、前記第１ＭＯＳトランジスタは、前記ウエルがＰ型
のＮ型ＭＯＳトランジスタであり、前記第２ＭＯＳトラ
ンジスタは、前記ウエルがＮ型のＰ型ＭＯＳトランジス
タである。１実施形態として、前記第１インバータは、
第１導電型の第３トランジスタおよび第２導電型の第４
トランジスタを有し、前記第１トランジスタの閾値電圧
の絶対値は、前記第４トランジスタの閾値電圧の絶対値
よりも低い。
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】以下に、作用を説明する。
【００２５】本発明のラッチ回路では、Ｎ型ＭＯＳトラ
ンジスタのゲート電極がＮ型ＭＯＳトランジスタのＰウ
エルと電気的に接続される。ゲート電極とＰウエルが接
続されたＮ型ＭＯＳトランジスタが閉状態であるときの
しきい値電圧は、通常のＮ型ＭＯＳトランジスタのもの
と同じである。また、ゲート電極とＰウエルが接続され
たＮ型ＭＯＳトランジスタが開状態であるときのしきい
値電圧は、通常のＮ型ＭＯＳトランジスタのものより小
さくなる。このため、開状態の、トランスファーゲート
として働くＮ型ＭＯＳトランジスタのしきい値電圧の絶
対値が後段のインバータに含まれるＰ型ＭＯＳトランジ
スタのしきい値電圧の絶対値よりも小さくなる。トラン
スファーゲートとして動作するＮ型ＭＯＳトランジスタ
からＨレベルの信号が出力される際、その信号の電圧降
下が十分に抑制される。
ンジスタのゲート電極がＮ型ＭＯＳトランジスタのＰウ
エルと電気的に接続される。ゲート電極とＰウエルが接
続されたＮ型ＭＯＳトランジスタが閉状態であるときの
しきい値電圧は、通常のＮ型ＭＯＳトランジスタのもの
と同じである。また、ゲート電極とＰウエルが接続され
たＮ型ＭＯＳトランジスタが開状態であるときのしきい
値電圧は、通常のＮ型ＭＯＳトランジスタのものより小
さくなる。このため、開状態の、トランスファーゲート
として働くＮ型ＭＯＳトランジスタのしきい値電圧の絶
対値が後段のインバータに含まれるＰ型ＭＯＳトランジ
スタのしきい値電圧の絶対値よりも小さくなる。トラン
スファーゲートとして動作するＮ型ＭＯＳトランジスタ
からＨレベルの信号が出力される際、その信号の電圧降
下が十分に抑制される。
【００２６】その結果、そのＮ型ＭＯＳトランジスタの
後段に接続されているインバータに貫通電流が流れにく
い。本発明のラッチ回路は、電力消費を大幅に抑制する
ことができる。
後段に接続されているインバータに貫通電流が流れにく
い。本発明のラッチ回路は、電力消費を大幅に抑制する
ことができる。
【００２７】本発明の他のラッチ回路では、Ｐ型ＭＯＳ
トランジスタのゲート電極がＰ型ＭＯＳトランジスタの
Ｎウエルと電気的に接続される。ゲート電極とＮウエル
が接続されたＰ型ＭＯＳトランジスタが閉状態であると
きのしきい値電圧は、通常のＰ型ＭＯＳトランジスタの
ものと同じである。また、ゲート電極とＮウエルが接続
されたＮ型ＭＯＳトランジスタが開状態であるときのし
きい値電圧は、通常のＰ型ＭＯＳトランジスタのものよ
り小さくなる。このため、開状態の、トランスファーゲ
ートとして働くＰ型ＭＯＳトランジスタのしきい値電圧
の絶対値が後段のインバータに含まれるＮ型ＭＯＳトラ
ンジスタのしきい値電圧の絶対値よりも小さくなる。ト
ランスファーゲートとして動作するＰ型ＭＯＳトランジ
スタからＬレベルの信号が出力される場合、その信号の
電圧上昇が十分に抑制される。その結果、貫通電流に起
因する電力消費が大幅に削減される。さらに、Ｐ型ＭＯ
Ｓトランジスタが閉状態であるとき、リーク電流が流れ
ない。
トランジスタのゲート電極がＰ型ＭＯＳトランジスタの
Ｎウエルと電気的に接続される。ゲート電極とＮウエル
が接続されたＰ型ＭＯＳトランジスタが閉状態であると
きのしきい値電圧は、通常のＰ型ＭＯＳトランジスタの
ものと同じである。また、ゲート電極とＮウエルが接続
されたＮ型ＭＯＳトランジスタが開状態であるときのし
きい値電圧は、通常のＰ型ＭＯＳトランジスタのものよ
り小さくなる。このため、開状態の、トランスファーゲ
ートとして働くＰ型ＭＯＳトランジスタのしきい値電圧
の絶対値が後段のインバータに含まれるＮ型ＭＯＳトラ
ンジスタのしきい値電圧の絶対値よりも小さくなる。ト
ランスファーゲートとして動作するＰ型ＭＯＳトランジ
スタからＬレベルの信号が出力される場合、その信号の
電圧上昇が十分に抑制される。その結果、貫通電流に起
因する電力消費が大幅に削減される。さらに、Ｐ型ＭＯ
Ｓトランジスタが閉状態であるとき、リーク電流が流れ
ない。
【００２８】
【発明の実施の形態】（第１の実施形態）以下に、本発
明の実施形態１を図１、２Ａ、２Ｂ、３Ａ、３Ｂ、４
Ａ、および４Ｂを用いて説明する。
明の実施形態１を図１、２Ａ、２Ｂ、３Ａ、３Ｂ、４
Ａ、および４Ｂを用いて説明する。
【００２９】図１は、本発明におけるダイナミックＤ型
フリップフロップ回路の実施形態１を示す図である。
フリップフロップ回路の実施形態１を示す図である。
【００３０】ダイナミックＤ型フリップフロップ回路１
０は、マスターラッチ１およびスレーブラッチ２を備え
ている。マスターラッチ１は、Ｐ型ＤＴ(Dynamic Thres
hold)ＭＯＳトランジスタであるトランスファゲート３
とインバータ４を備えている。また、スレーブラッチ２
は、Ｎ型ＤＴ(Dynamic Threshold)ＭＯＳトランジスタ
であるトランスファゲート５とインバータ６を備えてい
る。
０は、マスターラッチ１およびスレーブラッチ２を備え
ている。マスターラッチ１は、Ｐ型ＤＴ(Dynamic Thres
hold)ＭＯＳトランジスタであるトランスファゲート３
とインバータ４を備えている。また、スレーブラッチ２
は、Ｎ型ＤＴ(Dynamic Threshold)ＭＯＳトランジスタ
であるトランスファゲート５とインバータ６を備えてい
る。
【００３１】Ｐ型ＤＴＭＯＳトランジスタを図２Ａおよ
び２Ｂを用いて説明する。
び２Ｂを用いて説明する。
【００３２】図２Ａは、Ｐ型ＤＴＭＯＳトランジスタの
シンボルを示す図であり、図２Ｂは、Ｐ型ＤＴＭＯＳト
ランジスタの構成を示す図である。Ｐ型ＤＴＭＯＳトラ
ンジスタは、ソース、ドレイン、ゲート、およびゲート
絶縁膜を有している。ソースは、Ｐ+からでき、ドレイ
ンはＰ+からでき、活性化領域はＮウエルからできてい
る。そして、Ｐ型ＤＴＭＯＳトランジスタでは、Ｎウエ
ルがゲートと電気的に接続されている。
シンボルを示す図であり、図２Ｂは、Ｐ型ＤＴＭＯＳト
ランジスタの構成を示す図である。Ｐ型ＤＴＭＯＳトラ
ンジスタは、ソース、ドレイン、ゲート、およびゲート
絶縁膜を有している。ソースは、Ｐ+からでき、ドレイ
ンはＰ+からでき、活性化領域はＮウエルからできてい
る。そして、Ｐ型ＤＴＭＯＳトランジスタでは、Ｎウエ
ルがゲートと電気的に接続されている。
【００３３】また、図３Ａは、Ｎ型ＤＴＭＯＳトランジ
スタのシンボルを示す図であり、図３Ｂは、Ｎ型ＤＴＭ
ＯＳトランジスタの構成を示す図である。Ｎ型ＤＴＭＯ
Ｓトランジスタは、ソース、ドレイン、ゲート、および
ゲート絶縁膜を有している。ソースは、Ｎ+からでき、
ドレインはＮ+からでき、活性化領域はＰウエルからで
きている。そして、Ｎ型ＤＴＭＯＳトランジスタでは、
Ｐウエルがゲートと電気的に接続されている。つまり、
ＤＴＭＯＳトランジスタとは、活性化領域が属するウエ
ルがゲートと電気的に接続されているものをいう。
スタのシンボルを示す図であり、図３Ｂは、Ｎ型ＤＴＭ
ＯＳトランジスタの構成を示す図である。Ｎ型ＤＴＭＯ
Ｓトランジスタは、ソース、ドレイン、ゲート、および
ゲート絶縁膜を有している。ソースは、Ｎ+からでき、
ドレインはＮ+からでき、活性化領域はＰウエルからで
きている。そして、Ｎ型ＤＴＭＯＳトランジスタでは、
Ｐウエルがゲートと電気的に接続されている。つまり、
ＤＴＭＯＳトランジスタとは、活性化領域が属するウエ
ルがゲートと電気的に接続されているものをいう。
【００３４】Ｐ型ＤＴＭＯＳトランジスタ３のゲート
は、クロック信号ＣＫを受け取る。また、Ｐ型ＤＴＭＯ
Ｓトランジスタ３はデータ入力信号Ｄを受け取り、クロ
ック信号ＣＫに応じて、受け取った信号をインバータ４
に出力する。インバータ４は、受け取った信号を反転
し、反転した信号Ｍを出力する。
は、クロック信号ＣＫを受け取る。また、Ｐ型ＤＴＭＯ
Ｓトランジスタ３はデータ入力信号Ｄを受け取り、クロ
ック信号ＣＫに応じて、受け取った信号をインバータ４
に出力する。インバータ４は、受け取った信号を反転
し、反転した信号Ｍを出力する。
【００３５】Ｎ型ＤＴＭＯＳトランジスタ５のゲート
は、クロック信号ＣＫを受け取る。また、Ｎ型ＤＴＭＯ
Ｓトランジスタ５は信号Ｍを受け取り、クロック信号Ｃ
Ｋに応じて、受け取った信号をインバータ６に出力す
る。インバータ６は、受け取った信号を反転し、反転し
た信号であるデータ出力信号Ｑを出力する。
は、クロック信号ＣＫを受け取る。また、Ｎ型ＤＴＭＯ
Ｓトランジスタ５は信号Ｍを受け取り、クロック信号Ｃ
Ｋに応じて、受け取った信号をインバータ６に出力す
る。インバータ６は、受け取った信号を反転し、反転し
た信号であるデータ出力信号Ｑを出力する。
【００３６】また、本実施形態では、インバータ４およ
び６が、ＤＴＭＯＳトランジスタからなっていてもよ
い。図４Ａは、インバータ４および６のシンボルを示す
図であり、図４Ｂは、インバータ４および６の具体的な
構成を示す図である。インバータ４および６は、Ｐ型Ｄ
ＴＭＯＳトランジスタ７およびＮ型ＤＴＭＯＳトランジ
スタ８を有している。
び６が、ＤＴＭＯＳトランジスタからなっていてもよ
い。図４Ａは、インバータ４および６のシンボルを示す
図であり、図４Ｂは、インバータ４および６の具体的な
構成を示す図である。インバータ４および６は、Ｐ型Ｄ
ＴＭＯＳトランジスタ７およびＮ型ＤＴＭＯＳトランジ
スタ８を有している。
【００３７】Ｐ型ＤＴＭＯＳトランジスタが閉状態であ
るしきい値電圧Ｖthpoffを、Ｐ型ＭＯＳトランジスタの
Ｎウエルを電源に接続した場合における、Ｐ型ＭＯＳト
ランジスタのしきい値電圧と定義し、Ｐ型ＤＴＭＯＳト
ランジスタが開状態であるしきい値電圧Ｖthponを、Ｐ
型ＭＯＳトランジスタのＮウエルをグランドに接続した
場合における、Ｐ型ＭＯＳトランジスタのしきい値電圧
と定義する。さらに、Ｎ型ＤＴＭＯＳトランジスタが閉
状態であるしきい値電圧Ｖthnoffを、Ｎ型ＭＯＳトラン
ジスタのＰウエルをグランドに接続した場合における、
Ｎ型ＭＯＳトランジスタのしきい値電圧と定義し、Ｎ型
ＤＴＭＯＳトランジスタが開状態であるしきい値電圧Ｖ
thnonを、Ｎ型ＭＯＳトランジスタのＰウエルを電源に
接続した場合における、Ｎ型ＭＯＳトランジスタのしき
い値電圧と定義する。
るしきい値電圧Ｖthpoffを、Ｐ型ＭＯＳトランジスタの
Ｎウエルを電源に接続した場合における、Ｐ型ＭＯＳト
ランジスタのしきい値電圧と定義し、Ｐ型ＤＴＭＯＳト
ランジスタが開状態であるしきい値電圧Ｖthponを、Ｐ
型ＭＯＳトランジスタのＮウエルをグランドに接続した
場合における、Ｐ型ＭＯＳトランジスタのしきい値電圧
と定義する。さらに、Ｎ型ＤＴＭＯＳトランジスタが閉
状態であるしきい値電圧Ｖthnoffを、Ｎ型ＭＯＳトラン
ジスタのＰウエルをグランドに接続した場合における、
Ｎ型ＭＯＳトランジスタのしきい値電圧と定義し、Ｎ型
ＤＴＭＯＳトランジスタが開状態であるしきい値電圧Ｖ
thnonを、Ｎ型ＭＯＳトランジスタのＰウエルを電源に
接続した場合における、Ｎ型ＭＯＳトランジスタのしき
い値電圧と定義する。
【００３８】上述したように、マスターラッチ１は、Ｐ
型ＤＴＭＯＳトランジスタ３と、Ｐ型ＤＴＭＯＳトラン
ジスタおよびＮ型ＤＴＭＯＳトランジスタを有するイン
バータ４を備えている。Ｐ型ＤＴＭＯＳトランジスタ３
が開状態であるしきい値電圧Ｖthponと、インバータ４
のＮ型ＤＴＭＯＳトランジスタが閉状態であるしきい値
電圧Ｖthnoffとの関係を以下に示す。マスターラッチ１
は、│Ｖthpon（Ｐ型ＤＴＭＯＳトランジスタ３のしき
い値電圧）│＜│Ｖthnoff（インバータ４のＮ型ＤＴＭ
ＯＳトランジスタのしきい値電圧）│という条件を満た
す。
型ＤＴＭＯＳトランジスタ３と、Ｐ型ＤＴＭＯＳトラン
ジスタおよびＮ型ＤＴＭＯＳトランジスタを有するイン
バータ４を備えている。Ｐ型ＤＴＭＯＳトランジスタ３
が開状態であるしきい値電圧Ｖthponと、インバータ４
のＮ型ＤＴＭＯＳトランジスタが閉状態であるしきい値
電圧Ｖthnoffとの関係を以下に示す。マスターラッチ１
は、│Ｖthpon（Ｐ型ＤＴＭＯＳトランジスタ３のしき
い値電圧）│＜│Ｖthnoff（インバータ４のＮ型ＤＴＭ
ＯＳトランジスタのしきい値電圧）│という条件を満た
す。
【００３９】このため、インバータ４が、接地電圧から
Ｐ型ＤＴＭＯＳトランジスタ３のしきい値電圧の絶対値
│Ｖthnon│だけ高いＬレベルのデータ入力信号Ｄを受
け取っても、マスターラッチ１が有するインバータ４の
Ｎ型ＤＴＭＯＳトランジスタには、貫通電流が流れな
い。
Ｐ型ＤＴＭＯＳトランジスタ３のしきい値電圧の絶対値
│Ｖthnon│だけ高いＬレベルのデータ入力信号Ｄを受
け取っても、マスターラッチ１が有するインバータ４の
Ｎ型ＤＴＭＯＳトランジスタには、貫通電流が流れな
い。
【００４０】また、スレーブラッチ２は、Ｎ型ＤＴＭＯ
Ｓトランジスタ５と、Ｐ型ＤＴＭＯＳトランジスタおよ
びＮ型ＤＴＭＯＳトランジスタを有するインバータ６を
備えている。Ｎ型ＤＴＭＯＳトランジスタ５が開状態で
あるしきい値電圧Ｖthnonと、インバータ６のＰ型ＤＴ
ＭＯＳトランジスタが閉状態であるしきい値電圧Ｖth
poffとの関係を以下に示す。
Ｓトランジスタ５と、Ｐ型ＤＴＭＯＳトランジスタおよ
びＮ型ＤＴＭＯＳトランジスタを有するインバータ６を
備えている。Ｎ型ＤＴＭＯＳトランジスタ５が開状態で
あるしきい値電圧Ｖthnonと、インバータ６のＰ型ＤＴ
ＭＯＳトランジスタが閉状態であるしきい値電圧Ｖth
poffとの関係を以下に示す。
【００４１】スレーブラッチ２は、│Ｖthnon（Ｎ型Ｄ
ＴＭＯＳトランジスタ３のしきい値電圧）│＜│Ｖ
thpoff（インバータ６のＰ型ＤＴＭＯＳトランジスタの
しきい値電圧）│という条件を満たす。
ＴＭＯＳトランジスタ３のしきい値電圧）│＜│Ｖ
thpoff（インバータ６のＰ型ＤＴＭＯＳトランジスタの
しきい値電圧）│という条件を満たす。
【００４２】このため、インバータ６が、電源電圧から
Ｎ型ＤＴＭＯＳトランジスタ３のしきい値電圧の絶対値
│Ｖthnon│だけ低いＨレベルのデータ入力信号を受け
取っても、スレーブラッチ２が有するインバータ６のＰ
型ＤＴＭＯＳトランジスタには、貫通電流が流れない。
Ｎ型ＤＴＭＯＳトランジスタ３のしきい値電圧の絶対値
│Ｖthnon│だけ低いＨレベルのデータ入力信号を受け
取っても、スレーブラッチ２が有するインバータ６のＰ
型ＤＴＭＯＳトランジスタには、貫通電流が流れない。
【００４３】従って、インバータ４、６における電力消
費は、大幅に削減される。
費は、大幅に削減される。
【００４４】本実施形態のダイナミックＤ型フリップフ
ロップ回路１０では、トランスファーゲートだけでな
く、インバータ４および６にもＤＴＭＯＳトランジスタ
を用いている。このため、低電源電圧により、本実施形
態のダイナミックＤ型フリップフロップ回路が駆動され
たとしても、その駆動力は高く、その動作速度は速い。
ロップ回路１０では、トランスファーゲートだけでな
く、インバータ４および６にもＤＴＭＯＳトランジスタ
を用いている。このため、低電源電圧により、本実施形
態のダイナミックＤ型フリップフロップ回路が駆動され
たとしても、その駆動力は高く、その動作速度は速い。
【００４５】但し、トランスファーゲートを構成するＤ
ＴＭＯＳトランジスタとインバータを構成するＤＴＭＯ
Ｓトランジスタに同じしきい値電圧を持つトランジスタ
を用いると、インバータにおける電力消費が、インバー
タを通常のＭＯＳトランジスタで構成した時よりも増加
する。従って、回路の速度よりも消費電力を重視する場
合は、インバータとしてＤＴＭＯＳトランジスタを用い
るよりも通常のＭＯＳトランジスタを用いる方が好まし
い。
ＴＭＯＳトランジスタとインバータを構成するＤＴＭＯ
Ｓトランジスタに同じしきい値電圧を持つトランジスタ
を用いると、インバータにおける電力消費が、インバー
タを通常のＭＯＳトランジスタで構成した時よりも増加
する。従って、回路の速度よりも消費電力を重視する場
合は、インバータとしてＤＴＭＯＳトランジスタを用い
るよりも通常のＭＯＳトランジスタを用いる方が好まし
い。
【００４６】さらに、フリップフロップ回路を構成する
ためのトランジスタ数は、ダイナミックＤ型フリップフ
ロップ回路３０および図９のクロック生成回路を含む従
来の回路では１２個を必要とするが、本実施形態のダイ
ナミックＤ型フリップフロップ回路１０では６個を必要
とする。このため、本実施形態のダイナミックＤ型フリ
ップフロップ回路は、従来の回路に比べて、フリップフ
ロップを構成するためのトランジスタの数を大幅に低減
することができる。
ためのトランジスタ数は、ダイナミックＤ型フリップフ
ロップ回路３０および図９のクロック生成回路を含む従
来の回路では１２個を必要とするが、本実施形態のダイ
ナミックＤ型フリップフロップ回路１０では６個を必要
とする。このため、本実施形態のダイナミックＤ型フリ
ップフロップ回路は、従来の回路に比べて、フリップフ
ロップを構成するためのトランジスタの数を大幅に低減
することができる。
【００４７】また、クロック信号に関連する入力信号を
生成するトランジスタとそれを受け取るトランジスタ数
は、従来の回路で８個を必要とするが、本実施形態のダ
イナミックＤ型フリップフロップ回路１０では２個を必
要とする。このため、本実施形態のダイナミックＤ型フ
リップフロップ回路は、従来の回路に比べて、クロック
信号の遷移に起因する電力消費も大幅に低減することが
可能となる。
生成するトランジスタとそれを受け取るトランジスタ数
は、従来の回路で８個を必要とするが、本実施形態のダ
イナミックＤ型フリップフロップ回路１０では２個を必
要とする。このため、本実施形態のダイナミックＤ型フ
リップフロップ回路は、従来の回路に比べて、クロック
信号の遷移に起因する電力消費も大幅に低減することが
可能となる。
【００４８】なお、従来のダイナミックＤ型フリップフ
ロップ３０のトランスファーゲート２５から、Ｐ型ＭＯ
Ｓトランジスタ２７を削除することにより、ダイナミッ
クＤ型フリップフロップの素子数を低減することができ
る。しかしながら、以下に示す問題を引き起こす可能性
がある。
ロップ３０のトランスファーゲート２５から、Ｐ型ＭＯ
Ｓトランジスタ２７を削除することにより、ダイナミッ
クＤ型フリップフロップの素子数を低減することができ
る。しかしながら、以下に示す問題を引き起こす可能性
がある。
【００４９】トランスファーゲートとしてＮ型ＭＯＳト
ランジスタが用いられ、そのトランスファーゲートから
Ｈレベルの信号が出力される場合、その信号のレベルが
電源電圧ＶDDから、トランスファーゲートであるＮ型Ｍ
ＯＳトランジスタのしきい値電圧Ｖthnだけ下がる。
ランジスタが用いられ、そのトランスファーゲートから
Ｈレベルの信号が出力される場合、その信号のレベルが
電源電圧ＶDDから、トランスファーゲートであるＮ型Ｍ
ＯＳトランジスタのしきい値電圧Ｖthnだけ下がる。
【００５０】｜Ｖthn｜≧Ｖ｜thp｜という条件が満たさ
れる場合、トランスファーゲートの後段に位置するイン
バータのＰ型ＭＯＳトランジスタが開状態となる。この
ため、電源からグランドヘの直流パスが生じ、インバー
タに貫通電流が流れる。なお、Ｖthpは、インバータの
Ｐ型ＭＯＳトランジスタのしきい値電圧である。
れる場合、トランスファーゲートの後段に位置するイン
バータのＰ型ＭＯＳトランジスタが開状態となる。この
ため、電源からグランドヘの直流パスが生じ、インバー
タに貫通電流が流れる。なお、Ｖthpは、インバータの
Ｐ型ＭＯＳトランジスタのしきい値電圧である。
【００５１】また、トランスファーゲートであるＮ型Ｍ
ＯＳトランジスタのしきい値電圧Ｖ thnが低いものを用
いると、リーク電流が生じ、それによりトランスファー
ゲートであるＮ型ＭＯＳトランジスタが出力する信号を
保持することができない。
ＯＳトランジスタのしきい値電圧Ｖ thnが低いものを用
いると、リーク電流が生じ、それによりトランスファー
ゲートであるＮ型ＭＯＳトランジスタが出力する信号を
保持することができない。
【００５２】同様に、従来のダイナミックＤ型フリップ
フロップ３０のトランスファーゲート２３から、Ｎ型Ｍ
ＯＳトランジスタ２８を削除することにより、ダイナミ
ックＤ型フリップフロップの素子数を低減することがで
きるが、以下に示す問題を引き起こす可能性がある。
フロップ３０のトランスファーゲート２３から、Ｎ型Ｍ
ＯＳトランジスタ２８を削除することにより、ダイナミ
ックＤ型フリップフロップの素子数を低減することがで
きるが、以下に示す問題を引き起こす可能性がある。
【００５３】トランスファーゲートとしてＰ型ＭＯＳト
ランジスタが用いられ、そのトランスファーゲートから
Ｌレベルの信号が出力される場合、その信号のレベルが
接地電圧から、トランスファーゲートであるＰ型ＭＯＳ
トランジスタのしきい値電圧の絶対値｜Ｖthp｜だけ上
がる。｜Ｖthp｜≧｜Ｖthn｜という条件が満たされる場
合、トランスファーゲートの後段に位置するインバータ
のＮ型ＭＯＳトランジスタが全に閉状態とならない。こ
のため、インバータに貫通電流が流れる。なお、Ｖthn
は、インバータのＮ型ＭＯＳトランジスタのしきい値電
圧である。
ランジスタが用いられ、そのトランスファーゲートから
Ｌレベルの信号が出力される場合、その信号のレベルが
接地電圧から、トランスファーゲートであるＰ型ＭＯＳ
トランジスタのしきい値電圧の絶対値｜Ｖthp｜だけ上
がる。｜Ｖthp｜≧｜Ｖthn｜という条件が満たされる場
合、トランスファーゲートの後段に位置するインバータ
のＮ型ＭＯＳトランジスタが全に閉状態とならない。こ
のため、インバータに貫通電流が流れる。なお、Ｖthn
は、インバータのＮ型ＭＯＳトランジスタのしきい値電
圧である。
【００５４】また、トランスファーゲートであるＰ型Ｍ
ＯＳトランジスタのしきい値電圧Ｖ thpが低いものを用
いると、リーク電流が生じ、それによりトランスファー
ゲートであるＰ型ＭＯＳトランジスタが出力する信号を
保持することができない。
ＯＳトランジスタのしきい値電圧Ｖ thpが低いものを用
いると、リーク電流が生じ、それによりトランスファー
ゲートであるＰ型ＭＯＳトランジスタが出力する信号を
保持することができない。
【００５５】（第２の実施形態）以下に、本発明の実施
形態２を図５を用いて説明する。
形態２を図５を用いて説明する。
【００５６】図５は、本発明におけるスタティックＤ型
フリップフロップ回路の実施形態２を示す図である。
フリップフロップ回路の実施形態２を示す図である。
【００５７】スタティックＤ型フリップフロップ回路２
０は、マスターラッチ２１およびスレーブラッチ２２を
備えている。マスターラッチ２１は、Ｐ型ＤＴＭＯＳト
ランジスタ１１およびＮ型ＤＴＭＯＳトランジスタ１４
と、インバータ１２および１３を有してる。スレーブラ
ッチ２２は、Ｎ型ＤＴＭＯＳトランジスタ１５およびＰ
型ＤＴＭＯＳトランジスタ１８と、インバータ１６およ
び１７を有してる。
０は、マスターラッチ２１およびスレーブラッチ２２を
備えている。マスターラッチ２１は、Ｐ型ＤＴＭＯＳト
ランジスタ１１およびＮ型ＤＴＭＯＳトランジスタ１４
と、インバータ１２および１３を有してる。スレーブラ
ッチ２２は、Ｎ型ＤＴＭＯＳトランジスタ１５およびＰ
型ＤＴＭＯＳトランジスタ１８と、インバータ１６およ
び１７を有してる。
【００５８】Ｐ型ＤＴＭＯＳトランジスタ１１およびＮ
型ＤＴＭＯＳトランジスタ１４のゲートは、クロック信
号ＣＫをそれぞれ受け取る。また、Ｐ型ＤＴＭＯＳトラ
ンジスタ１１はデータ入力信号Ｄを受け取り、クロック
信号ＣＫに応じて、受け取った信号をインバータ１２に
出力する。インバータ１２は、受け取った信号を反転
し、反転した信号Ｍを出力する。
型ＤＴＭＯＳトランジスタ１４のゲートは、クロック信
号ＣＫをそれぞれ受け取る。また、Ｐ型ＤＴＭＯＳトラ
ンジスタ１１はデータ入力信号Ｄを受け取り、クロック
信号ＣＫに応じて、受け取った信号をインバータ１２に
出力する。インバータ１２は、受け取った信号を反転
し、反転した信号Ｍを出力する。
【００５９】Ｎ型ＤＴＭＯＳトランジスタ１５およびＰ
型ＤＴＭＯＳトランジスタ１８のゲートは、クロック信
号ＣＫをそれぞれ受け取る。また、Ｎ型ＤＴＭＯＳトラ
ンジスタ１５は信号Ｍを受け取り、クロック信号ＣＫに
応じて、受け取った信号をインバータ１６に出力する。
インバータ１６は、受け取った信号を反転し、反転した
信号であるデータ出力信号Ｑを出力する。
型ＤＴＭＯＳトランジスタ１８のゲートは、クロック信
号ＣＫをそれぞれ受け取る。また、Ｎ型ＤＴＭＯＳトラ
ンジスタ１５は信号Ｍを受け取り、クロック信号ＣＫに
応じて、受け取った信号をインバータ１６に出力する。
インバータ１６は、受け取った信号を反転し、反転した
信号であるデータ出力信号Ｑを出力する。
【００６０】また、本実施形態では、インバータ１２、
１３、１６および１７が、図４Ｂに示すようなＮ型ＤＴ
ＭＯＳトランジスタおよびＰ型ＤＴＭＯＳトランジスタ
を有していてもよい。その場合、スタティクＤ型フリッ
プフロップ回路２０は以下の条件を満たす。
１３、１６および１７が、図４Ｂに示すようなＮ型ＤＴ
ＭＯＳトランジスタおよびＰ型ＤＴＭＯＳトランジスタ
を有していてもよい。その場合、スタティクＤ型フリッ
プフロップ回路２０は以下の条件を満たす。
【００６１】マスターラッチ２１は、│Ｖthpon（開状
態の、Ｐ型ＤＴＭＯＳトランジスタ１１のしきい値電
圧）│＜│Ｖthnoff（開状態の、インバータ１２のＮ型
ＤＴＭＯＳトランジスタのしきい値電圧）│という条件
を満たし、スレーブラッチ２２は、│Ｖthnon（開状態
の、Ｎ型ＤＴＭＯＳトランジスタ１５のしきい値電圧）
│＜│Ｖthpoff（開状態の、インバータ１６のＰ型ＤＴ
ＭＯＳトランジスタのしきい値電圧）│という条件を満
たす。
態の、Ｐ型ＤＴＭＯＳトランジスタ１１のしきい値電
圧）│＜│Ｖthnoff（開状態の、インバータ１２のＮ型
ＤＴＭＯＳトランジスタのしきい値電圧）│という条件
を満たし、スレーブラッチ２２は、│Ｖthnon（開状態
の、Ｎ型ＤＴＭＯＳトランジスタ１５のしきい値電圧）
│＜│Ｖthpoff（開状態の、インバータ１６のＰ型ＤＴ
ＭＯＳトランジスタのしきい値電圧）│という条件を満
たす。
【００６２】このため、Ｐ型ＤＴＭＯＳトランジスタ１
１の後段に位置するインバータ１２における貫通電流が
抑えられる。また、Ｎ型ＤＴＭＯＳトランジスタ１５の
後段に位置するインバータ１６における貫通電流も抑え
られる。その結果、インバータ１２およびインバータ１
６における電力消費が大幅に削減される。
１の後段に位置するインバータ１２における貫通電流が
抑えられる。また、Ｎ型ＤＴＭＯＳトランジスタ１５の
後段に位置するインバータ１６における貫通電流も抑え
られる。その結果、インバータ１２およびインバータ１
６における電力消費が大幅に削減される。
【００６３】本実施形態のスタティックＤ型フリップフ
ロップ回路２０では、全てのトランジスタにＤＴＭＯＳ
トランジスタを用いてもよい。この結果、低電源電圧で
駆動力が高く、高速で駆動するスタティックＤ型フリッ
プフロップ回路が得られる。
ロップ回路２０では、全てのトランジスタにＤＴＭＯＳ
トランジスタを用いてもよい。この結果、低電源電圧で
駆動力が高く、高速で駆動するスタティックＤ型フリッ
プフロップ回路が得られる。
【００６４】但し、トランスファーゲートを構成するＤ
ＴＭＯＳトランジスタとインバータを構成するＤＴＭＯ
Ｓトランジスタに、同じしきい値電圧を持つＤＴＭＯＳ
トランジスタを用いると、インバータにおける電力消費
が、インバータを通常のＭＯＳトランジスタで構成した
場合より増加する。従って、回路の速度よりも消費電力
を重視する場合は、インバータを構成するトランジスタ
としてＤＴＭＯＳトランジスタを用いるより、通常のＭ
ＯＳトランジスタを用いた方が好ましい。
ＴＭＯＳトランジスタとインバータを構成するＤＴＭＯ
Ｓトランジスタに、同じしきい値電圧を持つＤＴＭＯＳ
トランジスタを用いると、インバータにおける電力消費
が、インバータを通常のＭＯＳトランジスタで構成した
場合より増加する。従って、回路の速度よりも消費電力
を重視する場合は、インバータを構成するトランジスタ
としてＤＴＭＯＳトランジスタを用いるより、通常のＭ
ＯＳトランジスタを用いた方が好ましい。
【００６５】さらに、本実施形態では、信号の信頼性を
高めるための帰還回路に含まれるトランスファーゲート
として、Ｎ型ＤＴＭＯＳトランジスタ１４およびＰ型Ｄ
ＴＭＯＳトランジスタ１８を用いることによって、図１
に示したダイナミックＤ型フリップフロップ回路と同様
に一相かつ一極性のクロック信号だけで動作する。
高めるための帰還回路に含まれるトランスファーゲート
として、Ｎ型ＤＴＭＯＳトランジスタ１４およびＰ型Ｄ
ＴＭＯＳトランジスタ１８を用いることによって、図１
に示したダイナミックＤ型フリップフロップ回路と同様
に一相かつ一極性のクロック信号だけで動作する。
【００６６】さらに、フリップフロップ回路を構成する
ためのトランジスタ数は、スタティックＤ型フリップフ
ロップ回路６０および図９のクロック生成回路を含む従
来の回路では２０個を必要とするが、図５に示す本実施
形態のスタティックＤ型フリップフロップ回路２０では
１２個を必要とする。このため、本実施形態のスタティ
ックＤ型フリップフロップ回路は、従来の回路に比べ
て、フリップフロップを構成するためのトランジスタの
数を大幅に低減することができる。
ためのトランジスタ数は、スタティックＤ型フリップフ
ロップ回路６０および図９のクロック生成回路を含む従
来の回路では２０個を必要とするが、図５に示す本実施
形態のスタティックＤ型フリップフロップ回路２０では
１２個を必要とする。このため、本実施形態のスタティ
ックＤ型フリップフロップ回路は、従来の回路に比べ
て、フリップフロップを構成するためのトランジスタの
数を大幅に低減することができる。
【００６７】また、クロック信号に関連する入力信号を
生成するトランジスタとそれを受け取るトランジスタ数
は、従来の回路で１２個を必要とするが、本実施形態の
スタティックＤ型フリップフロップ回路２０では４個を
必要とする。このため、本実施形態のスタティックＤ型
フリップフロップ回路は、従来の回路に比べて、クロッ
ク信号の遷移に起因する電力消費も大幅に低減すること
が可能となる。
生成するトランジスタとそれを受け取るトランジスタ数
は、従来の回路で１２個を必要とするが、本実施形態の
スタティックＤ型フリップフロップ回路２０では４個を
必要とする。このため、本実施形態のスタティックＤ型
フリップフロップ回路は、従来の回路に比べて、クロッ
ク信号の遷移に起因する電力消費も大幅に低減すること
が可能となる。
【００６８】本発明は、フリップフロップ回路だけに限
定されるものでなく、例えば、マスターラッチ１、スレ
ーブラッチ２、マスターラッチ２１、およびスレーブラ
ッチ２２のうちの少なくとも１つをラッチ回路として単
独で使用してもよい。
定されるものでなく、例えば、マスターラッチ１、スレ
ーブラッチ２、マスターラッチ２１、およびスレーブラ
ッチ２２のうちの少なくとも１つをラッチ回路として単
独で使用してもよい。
【００６９】
【発明の効果】本発明のラッチ回路では、Ｎ型ＭＯＳト
ランジスタのゲート電極がＮ型ＭＯＳトランジスタのＰ
ウエルと電気的に接続される。このため、そのＮ型ＭＯ
Ｓトランジスタの後段に接続されているインバータに貫
通電流が流れにくい。その結果、本発明のラッチ回路の
電力消費を大幅に抑制することができる。
ランジスタのゲート電極がＮ型ＭＯＳトランジスタのＰ
ウエルと電気的に接続される。このため、そのＮ型ＭＯ
Ｓトランジスタの後段に接続されているインバータに貫
通電流が流れにくい。その結果、本発明のラッチ回路の
電力消費を大幅に抑制することができる。
【００７０】本発明の他のラッチ回路では、Ｐ型ＭＯＳ
トランジスタのゲート電極がＰ型ＭＯＳトランジスタの
Ｎウエルと電気的に接続される。このため、本発明の他
のラッチ回路の電力消費を大幅に抑制することができ
る。
トランジスタのゲート電極がＰ型ＭＯＳトランジスタの
Ｎウエルと電気的に接続される。このため、本発明の他
のラッチ回路の電力消費を大幅に抑制することができ
る。
【図１】本発明におけるフリップフロップ回路の実施形
態１を示す図である。
態１を示す図である。
【図２Ａ】Ｐ型ＤＴＭＯＳトランジスタのシンボルを示
す図である。
す図である。
【図２Ｂ】Ｐ型ＤＴＭＯＳトランジスタの構成を示す図
である。
である。
【図３Ａ】Ｎ型ＤＴＭＯＳトランジスタのシンボルを示
す図である。
す図である。
【図３Ｂ】Ｎ型ＤＴＭＯＳトランジスタの構成を示す図
である。
である。
【図４Ａ】インバータ４および６のシンボルを示す図で
ある。
ある。
【図４Ｂ】インバータ４および６の具体的な構成を示す
図である。
図である。
【図５】本発明におけるスタティクＤ型フリップフロッ
プ回路の実施形態２を示す図である。
プ回路の実施形態２を示す図である。
【図６】従来のダイナミックＤ型フリップフロップの構
成を示す図である。
成を示す図である。
【図７】図６のトランスファーゲート２３および２５の
構成を示す図である。
構成を示す図である。
【図８】インバータ２４および２６の構成を示す図であ
る。
る。
【図９】クロック信号ＢＣＫおよび−ＢＣＫを生成する
回路を示す図である。
回路を示す図である。
【図１０】従来のスタティックＤ型フリップフロップの
構成を示す図である。
構成を示す図である。
１、２１ マスターラッチ
２、２２ スレーブラッチ
３、７、１１、１８ Ｐ型ＤＴＭＯＳトランジスタ
５、８、１４、１５ Ｎ型ＤＴＭＯＳトランジスタ
４、６、１２、１３、１６、１７ インバータ
ＶDD 電源電位
ＧＮＤ 接地電位
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 3/356
H03K 3/037
H03K 19/0175
Claims (14)
- 【請求項１】 活性化領域を形成するウエルを有し、入
力される信号を、ゲート電極に入力されるクロック信号
に基づいて出力する第１導電型の第１ＭＯＳトランジス
タと、該第１ＭＯＳトランジスタの出力が入力されてそ
の反転信号を出力する第１インバータとを有するマスタ
ーラッチと、 活性化領域を形成するウエルを有し、該マスターラッチ
の第１インバータから出力される信号を、ゲート電極に
入力される前記クロック信号に基づいて出力する、前記
第１導電型とは異なる第２導電型の第２ＭＯＳトランジ
スタと、該第２ＭＯＳトランジスタの出力が入力されて
その反転信号を出力する第２インバータとを有するスレ
ーブラッチとを備えたフリップフロップ回路であって、 前記第１ＭＯＳトランジスタのウエルとゲート電極とが
電気的に接続されるとともに、前記第２ＭＯＳトランジ
スタのウエルとゲート電極とが電気的に接続されてお
り、 前記クロック信号が、第１および第２のレベルを有する
１相かつ１極性であることを特徴とするフリップフロッ
プ回路。 - 【請求項２】 前記第１ＭＯＳトランジスタは、前記ウ
エルがＰ型のＮ型ＭＯＳトランジスタであり、前記第２
ＭＯＳトランジスタは、前記ウエルがＮ型のＰ型ＭＯＳ
トランジスタである請求項１に記載のフリップフロップ
回路。 - 【請求項３】 前記第１ＭＯＳトランジスタは、前記ウ
エルがＮ型のＰ型ＭＯＳトランジスタであり、前記第２
ＭＯＳトランジスタは、前記ウエルがＰ型のＮ型ＭＯＳ
トランジスタである請求項１に記載のフリップフロップ
回路。 - 【請求項４】 前記第１インバータが、Ｐウエルおよび
ゲート電極を持つＮ型ＭＯＳトランジスタと、Ｎウエル
およびゲート電極を持つＰ型ＭＯＳトランジスタとを有
する請求項１〜３のいずれかに記載のフリップフロップ
回路。 - 【請求項５】 前記第１のインバータのＮ型ＭＯＳトラ
ンジスタは、Ｐウエルとゲート電極とが電気的に接続さ
れ、前記第１のインバータのＰ型ＭＯＳトランジスタ
は、Ｎウエルとゲート電極とが電気的に接続されている
請求項４に記載のフリップフロップ回路。 - 【請求項６】 前記第２のインバータが、Ｐウエルおよ
びゲート電極を持つＮ型ＭＯＳトランジスタと、Ｎウエ
ルおよびゲート電極を持つＰ型ＭＯＳトランジスタとを
有する請求項１〜３のいずれかに記載のフリップフロッ
プ回路。 - 【請求項７】 前記第２のインバータのＮ型ＭＯＳトラ
ンジスタは、Ｐウエルとゲート電極とが電気的に接続さ
れ、前記第２のインバータのＰ型ＭＯＳトランジスタ
は、Ｎウエルとゲート電極とが電気的に接続されている
請求項６に記載のフリップフロップ回路。 - 【請求項８】 前記第１のインバータは、第１導電型の
第３トランジスタおよび第２導電型の第４トランジスタ
を有し、前記第１トランジスタの閾値電圧の絶対値は、
前記第４トランジスタの閾値電圧の絶対値よりも低い請
求項１に記載のフリップフロップ回路。 - 【請求項９】 前記第２のインバータは、第１導電型の
第３トランジスタおよび第２導電型の第４トランジスタ
を有し、前記第２トランジスタの閾値電圧の絶対値は、
前記第３トランジスタの閾値電圧の絶対値よりも低い請
求項１に記載のフリップフロップ回路。 - 【請求項１０】 前記マスターラッチは、前記第１イン
バータの出力が入力されてその反転信号を出力する第３
のインバータと、活性化領域を形成するウエルを有し、
該第３のインバータから出力される信号を、ゲート電極
に入力される前記クロック信号に基づいて、前記第１イ
ンバータに出力する第２導電型の第３ＭＯＳトランジス
タとを有し、 前記スレーブラッチは、前記第２インバータの出力が入
力されてその反転信号を出力する第４のインバータと、
活性化領域を形成するウエルを有し、該第４のインバー
タから出力される信号を、ゲート電極に入力される前記
クロック信号に基づいて、前記第２インバータに出力す
る第１導電型の第４ＭＯＳトランジスタとを有する請求
項１に記載のフリップフロップ回路。 - 【請求項１１】 活性化領域を形成するウエルを有し、
入力される信号を、ゲート電極に入力されるクロック信
号に基づいて出力する第１導電型の第１ＭＯＳトランジ
スタと、 前記第１ＭＯＳトランジスタの出力が入力されてその反
転信号を出力する第１インバータと、 前記第１インバータの出力が入力されてその反転信号を
出力する第２インバータと、 活性化領域を形成するウエルを有し、前記第２インバー
タから出力される信号を、ゲート電極に入力される前記
クロック信号に基づいて出力する、前記第１導電型とは
異なる第２導電型の第２ＭＯＳトランジスタとを有し、 前記第１ＭＯＳトランジスタのウエルとゲートが電気的
に接続されるとともに、前記第２ＭＯＳトランジスタの
ウエルとゲートが電気的に接続されており、前記クロッ
ク信号が、第１および第２のレベルを有する１相かつ１
極性であることを特徴とするラッチ回路。 - 【請求項１２】 前記第１ＭＯＳトランジスタは、前記
ウエルがＮ型のＰ型ＭＯＳトランジスタであり、前記第
２ＭＯＳトランジスタは、前記ウエルがＰ型のＮ型ＭＯ
Ｓトランジスタである請求項１１に記載のラッチ回路。 - 【請求項１３】 前記第１ＭＯＳトランジスタは、前記
ウエルがＰ型のＮ型ＭＯＳトランジスタであり、前記第
２ＭＯＳトランジスタは、前記ウエルがＮ型のＰ型ＭＯ
Ｓトランジスタである請求項１１に記載のラッチ回路。 - 【請求項１４】 前記第１インバータは、第１導電型の
第３トランジスタおよび第２導電型の第４トランジスタ
を有し、前記第１トランジスタの閾値電圧の絶対値は、
前記第４トランジスタの閾値電圧の絶対値よりも低い請
求項１１に記載のラッチ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29431098A JP3519001B2 (ja) | 1998-10-15 | 1998-10-15 | ラッチ回路およびフリップフロップ回路 |
| TW088117813A TW462016B (en) | 1998-10-15 | 1999-10-14 | Latch circuit |
| KR10-1999-0044567A KR100379607B1 (ko) | 1998-10-15 | 1999-10-14 | 래치 회로 |
| US09/418,581 US6239639B1 (en) | 1998-10-15 | 1999-10-15 | Latch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29431098A JP3519001B2 (ja) | 1998-10-15 | 1998-10-15 | ラッチ回路およびフリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000124777A JP2000124777A (ja) | 2000-04-28 |
| JP3519001B2 true JP3519001B2 (ja) | 2004-04-12 |
Family
ID=17806049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29431098A Expired - Fee Related JP3519001B2 (ja) | 1998-10-15 | 1998-10-15 | ラッチ回路およびフリップフロップ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6239639B1 (ja) |
| JP (1) | JP3519001B2 (ja) |
| KR (1) | KR100379607B1 (ja) |
| TW (1) | TW462016B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7764086B2 (en) * | 2006-12-22 | 2010-07-27 | Industrial Technology Research Institute | Buffer circuit |
| US20100176860A1 (en) * | 2009-01-09 | 2010-07-15 | Au Optronics Corporation | Clocked D-type Flip Flop circuit |
| JP5284211B2 (ja) * | 2009-07-23 | 2013-09-11 | 株式会社東芝 | 半導体集積回路 |
| CN105429621B (zh) * | 2009-12-23 | 2019-03-19 | 株式会社半导体能源研究所 | 半导体装置 |
| RU2697745C1 (ru) * | 2018-04-18 | 2019-08-19 | ЭйАйСи ИНК. | Интеллектуальная стойка и применяемый в ней способ управления ip-адресами |
| US11451217B2 (en) * | 2019-10-28 | 2022-09-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Match-slave latch with skewed clock |
| US11165430B1 (en) | 2020-12-21 | 2021-11-02 | Kepler Computing Inc. | Majority logic gate based sequential circuit |
| US11303280B1 (en) | 2021-08-19 | 2022-04-12 | Kepler Computing Inc. | Ferroelectric or paraelectric based sequential circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69632098T2 (de) * | 1995-04-21 | 2005-03-24 | Nippon Telegraph And Telephone Corp. | MOSFET Schaltung und ihre Anwendung in einer CMOS Logikschaltung |
| US5854565A (en) * | 1995-10-06 | 1998-12-29 | Qualcomm Incorporated | Low power latch requiring reduced circuit area |
| US5644266A (en) * | 1995-11-13 | 1997-07-01 | Chen; Ming-Jer | Dynamic threshold voltage scheme for low voltage CMOS inverter |
| US6002284A (en) * | 1996-04-24 | 1999-12-14 | Texas Instruments Incorporated | Split-slave dual-path D flip flop |
| US5982211A (en) * | 1997-03-31 | 1999-11-09 | Texas Instruments Incorporated | Hybrid dual threshold transistor registers |
| JP3178799B2 (ja) | 1997-04-18 | 2001-06-25 | シャープ株式会社 | Ｍｏｓ論理回路及びこのｍｏｓ論理回路を備えた半導体装置 |
-
1998
- 1998-10-15 JP JP29431098A patent/JP3519001B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-14 KR KR10-1999-0044567A patent/KR100379607B1/ko not_active IP Right Cessation
- 1999-10-14 TW TW088117813A patent/TW462016B/zh not_active IP Right Cessation
- 1999-10-15 US US09/418,581 patent/US6239639B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100379607B1 (ko) | 2003-06-02 |
| JP2000124777A (ja) | 2000-04-28 |
| TW462016B (en) | 2001-11-01 |
| KR20000029081A (ko) | 2000-05-25 |
| US6239639B1 (en) | 2001-05-29 |
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