JPH11186882A

JPH11186882A - Ｄフリップフロップ

Info

Publication number: JPH11186882A
Application number: JP10275107A
Authority: JP
Inventors: Lee Don-Uu; リードン−ウー
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1997-11-19
Filing date: 1998-09-29
Publication date: 1999-07-09
Anticipated expiration: 2018-09-29
Also published as: US6060927A; KR19990040548A; JP3732022B2; KR100246194B1

Abstract

(57)【要約】【課題】Ｄフリップフロップを構成するのに必要な素子
数を減らし、以て、動作速度を高速化し、かつ、消費電
力を低下させる。【解決手段】ラッチＩは、クロック(CLK) で制御される
PMOSトランジスタ(10)とデータ(D) で制御されるNMOSト
ランジスタ(11)とで構成される。ラッチIIは、クロック
(CLK）で制御されるPMOSトランジスタ(12)と、ラッチＩ
の出力(Q1')で制御されるNMOSトランジスタ(13)とで構
成される。両トランジスタがオンしたときに、ラッチＩ
は出力(Q1') がローレベルになり、ラッチIIは出力(Q
1') がローレベルになるように設定される。ラッチIII
は、ラッチIIの出力(Q1") で制御されるPMOSトランジス
タ(14)とNMOSトランジスタ(16)とを備え、これらの間に
クロック(CLK) で制御されるNMOSトランジスタ(15)が連
結される。ラッチIII の出力(/Q1) は、インバータ(17)
によって反転され、出力信号(Q1)として最終出力され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＤフリップフロップ
に関し、詳しくは、回路構成に必要な素子の数を減らし
て速い動作速度と小さい消費電力を具現したＤフリップ
フロップに関する。

【０００２】

【従来技術】一般的にＤフリップフロップは、ディジタ
ル回路で多く使われるレジスタの一種である。上記Ｄフ
リップフロップの出力動作はクロック信号に同期してな
され、クロック信号の周期の間でデータがローレベルか
らハイレベルに変化しても出力はローレベルを保持し、
また、クロック信号の発生時にデータがハイレベルであ
れば、その後にデータがローレベルに切り換わっても、
次のクロック信号の発生まで出力はハイレベルに保持さ
れる。

【０００３】このようなＤフリップフロップは、クロッ
ク信号の立上がり時に出力の遷移がなされるポジティブ
エッジトリガ形式のＤフリップフロップと、クロック信
号の立下がり時に出力の遷移がなされるネガティブエッ
ジトリガ形式のＤフリップフロップとに区別される。図
11は、このような従来の一般的なＤフリップフロップの
記号を示すものであり、図12は従来のＤフリップフロッ
プの内部構成を示す回路図である。

【０００４】図12のＤフリップフロップは、マスターと
スレーブの２つのラッチで構成される。マスターラッチ
は、クロック信号(CLK) とデータ信号(D) が入力され、
内部的な出力信号(Q')を発生させる。マスターラッチの
出力信号(Q')が入力されるスレーブラッチは、クロック
信号(CLK) の立上がり時点でマスターラッチに保存され
ているデータの論理値( 出力信号Q') と同一な論理値の
出力信号(Q) およびその補信号（/Q）を出力する。

【０００５】マスターラッチの詳しい構成は次の通りで
ある。即ち、データ信号(D) はトランスミッション・ゲ
ート（１）を通してインバータ（２）に出力されるが、
このインバータ（２）の出力信号がマスターラッチの出
力信号（Q'）となる。出力信号（Q'）はまた別のインバ
ータ（５）とトランスミッション・ゲート（４）を通し
て、インバータ（２）の入力端にフィードバックされ
る。従って、インバータ（２）は２つのトランスミッシ
ョン・ゲート（１）（４）によって、それぞれ制御され
る２つの入力経路を持つのである。トランスミッション
・ゲート（１）はデータ信号(D）の直接入力経路を制御
し、また別のトランスミッション・ゲート（２）はフィ
ードバック経路を制御する。

【０００６】前記２つのトランスミッション・ゲート
（１）（４）は、クロック信号(CLK）によって制御さ
れ、トランスミッション・ゲート（１）は、クロック信
号(CLK）がローレベルのときターンオンされ、また、ト
ランスミッション・ゲート（４）は、クロック信号(CL
K) がハイレベルのときターンオンされる。このように
交互にターンオンされる（又は交互にターンオフされ
る）２つのトランスミッション・ゲート（１）（４）の
オン・オフ動作は、マスターラッチのデータ出力モード
とデータ維持（hold）モードを決定する。即ち、トラン
スミッション・ゲート（１）がターンオンされた場合、
インバータ（２）で出力信号（Q'）が発生し、フィード
バック経路は形成されない。一方、トランスミッション
・ゲート（４）がターンオンされた場合には、２つのイ
ンバータ（２）（５）とトランスミッション・ゲート
（４）がフィードバック経路を形成し、出力信号(Q' ）
の論理値を維持し続ける。

【０００７】スレーブラッチの構成も、上述のマスター
ラッチと類似している。マスターラッチの出力信号
（Q'）が入力されるトランスミッション・ゲート（６）
とインバータ（７）が直列に連結されるが、このインバ
ータ（７）の出力信号がスレーブラッチの出力信号(Q）
となる。この出力信号(Q）はまた別のインバータ（９）
とトランスミッション・ゲート（８）を通して、インバ
ータ（７）の出力端にフィードバックされる。従って、
インバータ（７）も、２つのトランスミッション・ゲー
ト（６）（８）によって、それぞれ制御される２つの入
力経路を持つのである。トランスミッション・ゲート
（６）は、出力信号（Q'）の直接入力経路を制御し、ま
た、トランスミッション・ゲート（８）は、フィードバ
ック経路を制御する。この２つのトランスミッション・
ゲート（６）（８）は、クロック信号(CLK）によって制
御される。トランスミッション・ゲート（６）は、クロ
ック信号(CLK）がハイベルのときターンオンされ、ま
た、トランスミッション・ゲート（８）は、クロック信
号(CLK）がローレベルのときターンオンされる。

【０００８】このように交互にターンオンされる（又は
交互にターンオフされる）２つのトランスミッション・
ゲート（６）（８）のオン・オフ動作は、スレーブラッ
チのデータ出力モードとデータ維持（hold）モードを決
定する。即ち、トランスミッション・ゲート（６）がタ
ーンオンされた場合、インバータ（７）で出力信号（Q)
が発生し、フィードバック経路は形成されない。一方、
トランスミッション・ゲート（８）がターンオンされた
場合には、２つのインバータ（７）（９）とトランスミ
ッション・ゲート（８）がフィードバック経路を形成
し、出力信号（Q)の論理値を維持し続ける。このとき、
インバータ（９）から出力される信号は出力信号(Q）の
反転された信号(/Q)である。

【０００９】上述のようにマスターラッチとスレーブラ
ッチの動作において、各ラッチでのデータ出力動作とデ
ータ維持動作は、相補的に成り立っている。即ち、クロ
ック信号(CLK）がローレベルになれば、マスターラッチ
のトランスミッション・ゲート（１）がターンオンされ
データ信号(D）が入力される。しかし、スレーブラッチ
のトランスミッション・ゲート（６）はターンオフさ
れ、新しく入力されたデータ信号(D）は出力されない。
このときクロック信号(CLK）がハイレベルになれば、マ
スターラッチのトランスミッション・ゲート（１）がタ
ーンオフされ、新しいデータ信号(D）の入力はなく、既
に入力されているデータ信号(D）の論理値をそのまま維
持する。このときスレーブラッチではトランスミッショ
ン・ゲート（６）がターンオフされ、マスターラッチの
出力信号(Q' ）(即ち、入力されていたデータ信号(D)
の反転された信号）が、スレーブラッチのインバータ
（７）を通して反転出力される。即ち、入力データ(D）
と同一な論理値の出力信号(Q）が発生するのである。

【００１０】

【発明が解決しようとする課題】しかし、このような従
来のＤフリップフロップでは、多数個のトランスミッシ
ョン・ゲートとインバータが必要である。例えば、図12
に示されたＤフリップフロップの場合には、５つのイン
バータと４つのトランスミッション・ゲートで構成され
る。

【００１１】このように多くの数の論理ゲートをＭＯＳ
形トランジスタなどで具現する場合には、寄生キャパシ
タンスなどの内部キャパシタンスが増加するようにな
り、内部キャパシタンスの増加は、結果的に、多くの電
力消費を要することになる一方、動作速度の観点でも多
くの数の素子による動作速度の鈍化を避けられなくな
る。

【００１２】そこで、本発明はＤフリップフロップを構
成するのに必要な素子の数を減らし、高速動作及び低消
費電力を具現したポジティブエッジトリガ形式及びネガ
ティブエッジトリガ形式のＤフリップフロップを提供す
ることを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明では、クロック信号とデータ信
号が入力され、前記クロック信号がローレベルであると
きには、前記データ信号の論理値を反転させた第１出力
信号を発生させる一方、前記クロック信号がハイレベル
であるときには前記データ信号の論理値に応じて動作
し、前記データ信号がハイレベルの場合はローレベルの
前記第１出力信号を発生させ、前記データ信号がローレ
ベルの場合は以前の出力値をそのまま維持する第１ラッ
チと、前記クロック信号と前記第１出力信号が入力さ
れ、前記クロック信号がローレベルであるときにはハイ
レベルの第２出力信号を発生させ、前記クロック信号が
ハイレベルであるときには前記第１出力信号の論理値に
応じて動作し、前記第１出力信号がハイレベルの場合は
ローレベルの前記第２出力信号を発生させ、前記第１出
力信号がローレベルの場合は以前の出力値をそのまま維
持する第２ラッチと、前記クロック信号と前記第２出力
信号が入力され、前記クロック信号がハイレベルである
ときには、前記第２出力信号の論理値を反転させた第３
出力信号を発生させ、前記クロック信号がローレベルで
あるときには前記第２出力信号の論理値に応じて動作
し、前記第２出力信号がローレベルの場合はローレベル
の前記第３出力信号を発生させ、前記第２出力信号がハ
イレベルの場合は以前の出力値をそのまま維持する第３
ラッチと、前記第３出力信号を反転させて最終出力する
インバータと、を含んでＤフリップフロップを構成する
ようにした。

【００１４】請求項２記載の発明では、前記第１ラッチ
が、前記クロック信号によって制御される第１プルアッ
プ素子と、前記データ信号によって制御される第１プル
ダウン素子が直列連結され、前記第１プルアップ素子と
前記第１プルダウン素子のそれぞれの一端が相互連結さ
れ形成された第１出力端に、前記第１出力信号を発生さ
せる構成であって、かつ、前記第１プルダウン素子の駆
動能力が、前記第１プルアップ素子の駆動能力より大き
い比例型ラッチである構成とした。

【００１５】請求項３記載の発明では、前記第２ラッチ
が、前記クロック信号によって制御される第２プルアッ
プ素子と、前記第１出力信号によって制御される第２プ
ルダウン素子が直列連結され、前記第２プルアップ素子
と前記第２プルダウン素子のそれぞれの一端が相互連結
され形成された第２出力端に、前記第２出力信号を発生
させる構成であって、かつ、前記第２プルアップ素子の
駆動能力が、前記第２プルダウン素子の駆動能力より大
きい比例型ラッチである構成とした。

【００１６】請求項４記載の発明では、前記第３ラッチ
が、前記第２出力信号によって制御される第３プルアッ
プ素子と、前記クロック信号によって制御される第３プ
ルダウン素子、前記第２出力信号によって制御される第
４プルダウン素子が直列連結され、前記第３プルアップ
素子と前記第４プルダウン素子のそれぞれの一端が相互
連結され形成された第３出力端に、前記第３出力信号を
発生させるクロック駆動型ラッチである構成とした。

【００１７】請求項５記載の発明では、クロック信号と
データ信号が入力され、前記データ信号がローレベルで
あるときには、前記クロック信号を反転させた第１出力
信号を発生させ、前記データ信号がハイレベルであると
きには前記クロック信号の論理値に応じて動作し、前記
クロック信号がハイレベルである場合はローレベルの前
記第１出力信号を発生させ、前記クロック信号がローレ
ベルである場合は以前の出力値をそのまま維持する第１
ラッチと、前記クロック信号と前記第１出力信号が入力
され、前記第１出力信号がローレベルであるときには、
前記クロック信号を反転させた第２出力信号を発生さ
せ、前記第１出力信号がハイレベルのときには前記クロ
ック信号の論理値に応じて動作し、前記クロック信号が
ハイレベルの場合はローレベルの前記第２出力信号を発
生させ、前記クロック信号がローレベルの場合は以前の
出力値をそのまま維持する第２ラッチと、前記クロック
信号と前記第２出力信号が入力され、前記第２出力信号
がハイレベルであるときにはローレベルの第３出力信号
を発生させ、前記第２出力信号がローレベルであるとき
には前記クロック信号の論理値に応じて動作し、前記ク
ロック信号がローレベルの場合はハイレベルの前記第３
出力信号を発生させ、前記クロック信号がハイレベルの
場合は以前の出力値をそのまま維持する第３ラッチと、
前記第３出力信号を反転させて最終出力するインバータ
と、を含んでＤフリップフロップを構成するようにし
た。

【００１８】請求項６記載の発明では、前記第１ラッチ
が、前記データ信号によって制御される第１プルアップ
素子と、前記クロック信号によって制御される第１プル
ダウン素子が直列に連結され、前記第１プルアップ素子
と前記第１プルダウン素子のそれぞれの一端が相互連結
され形成された第１出力端に、前記第１出力信号を発生
させる構成であって、かつ、前記第１プルダウン素子の
駆動能力が、前記第１プルアップ素子の駆動能力より大
きい比例型ラッチである構成とした。

【００１９】請求項７記載の発明では、前記第２ラッチ
が、前記第１出力信号によって制御される第２プルアッ
プ素子と、前記クロック信号によって制御される第２プ
ルダウン素子が直列に連結され、前記第２プルアップ素
子と前記第２プルダウン素子のそれぞれの一端が相互連
結され形成された第２出力端に、前記第２出力信号を発
生させる構成であって、かつ、前記第２プルダウン素子
の駆動能力が、前記第２プルアップ素子の駆動能力より
大きい比例型ラッチである構成とした。

【００２０】請求項８記載の発明では、前記第３ラッチ
が、前記第２出力信号によって制御される第３プルアッ
プ素子と、前記クロック信号によって制御される第４プ
ルアップ素子、前記第２出力信号によって制御される第
３プルダウン素子が直列に連結され、前記第４プルアッ
プ素子と前記第３プルダウン素子のそれぞれの一端が相
互連結され形成された第３出力端に、前記第３出力信号
を発生させるクロック駆動型ラッチである構成とした。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を、図
１乃至図10を参照して説明する。図１は本発明によるポ
ジティブエッジトリガ形式のＤフリップフロップを示し
た回路図である。図１でラッチＩ（第１ラッチ）は、ク
ロック信号(CLK）によって制御されるプルアップ素子
（第１プルアップ素子）であるPMOS・トランジスタ（１
０）と、データ信号（Ｄ）によって制御されるプルダウ
ン素子（第１プルダウン素子）であるNMOS・トランジス
タ（１１）が、電源電圧端子(VDD）とアース（VSS)間に
直列連結されて構成される。PMOS・トランジスタ（１
０）とNMOS・トランジスタ（１１）のそれぞれのドレー
ンが相互連結され形成された出力端では、出力信号（Ｑ
１' ）（第１出力信号）が出力される。

【００２２】ラッチII（第２ラッチ）も、前記ラッチＩ
と同様に、クロック信号(CLK）によって制御されるプル
アップ素子（第２プルアップ素子）であるPMOS・トラン
ジスタ（１２）と、ラッチＩの出力信号（Ｑ１')によっ
て制御されるプルダウン素子（第２プルダウン素子）で
あるNMOS・トランジスタ（１３）が、電源電圧端子(VD
D）とアース(VSS）間に直列連結されて構成される。PMO
S・トランジスタ（１２）とNMOS・トランジスタ（１
３）のそれぞれのドレインが相互連結されて形成された
出力端では、出力信号（Ｑ１")（第２出力信号）が出力
される。

【００２３】ラッチＩとラッチIIは、比例型ラッチ(rat
ioed latch）である。即ち、プルアップ素子の駆動能力
を表すβ_Pと、プルダウン素子の駆動能力を表すβ_Nの
大きさが、互いに異なって形成されている。ラッチＩの
場合には、β_Pよりβ_Nが相対的に大きく形成されてい
る。従って、クロック信号(CLK）がローレベルで、か
つ、データ信号（Ｄ）がハイレベルであって、プルアッ
プ素子（１０）とプルダウン素子（１１）がすべてター
ンオンされても、出力信号（Ｑ１' ）は、駆動能力が相
対的に大きいプルダウン素子（１１）の作用によってロ
ーレベルになる。

【００２４】しかし、ラッチIIの場合には、β_Nよりβ
_Pが相対的に大きく形成されている。従って、クロック
信号(CLK）がローレベルで、かつ、ラッチＩの出力信号
（Ｑ１')がハイレベルであって、プルアップ素子（１
２）とプルダウン素子（１３）がすべてターンオンされ
ても、出力信号（Ｑ１")は、駆動能力が相対的に大きい
プルダウン素子（１２）の作用によってハイレベルにな
る。

【００２５】また、ラッチIII （第３ラッチ）は、プリ
チャージ型ラッチ（precharged latch）であり、初期値
は常にハイレベルの論理値を持つ。ラッチIII はクロッ
ク駆動型CMOSラッチ（clocked CMOS latch）であり、プ
ルアップ素子（第３プルアップ素子）であるPMOS・トラ
ンジスタ（１４）と、プルダウン素子（第４プルダウン
素子）であるNMOS・トランジスタ（１６）が、電源電圧
端子（VDD ）とアース（VSS ）間に直列連結されて構成
される。電源電圧端子（VDD ）に直接連結されているPM
OS・トランジスタ（１４）とアース端子（VSS ）に直接
連結されているNMOS・トランジスタ（１６）は、共にラ
ッチIIの出力信号（Ｑ１”）によって制御される。しか
し、PMOS・トランジスタ（１４）とNMOS・トランジスタ
（１５）の間には、クロック信号（CLK ）によって制御
されるプルダウン素子（第３プルダウン素子）であるNM
OS・トランジスタ（１５）が連結されている。また、ラ
ッチIII の出力端が、PMOS・トランジスタ（１４）とNM
OS・トランジスタ（１５）のドレーンが連結されて構成
されているので、たとえプルダウン素子であるNMOS・ト
ランジスタ（１６）がターンオンされても、クロック信
号（CLK ）がハイレベルになってNMOS・トランジスタ
（１５）がターンオンされて初めてアース端子（VSS ）
によるローレベルの信号が出力される。このNMOS・トラ
ンジスタ（１５）とPMOS・トランジスタ（１４）のそれ
ぞれのドレインが相互連結され形成された出力端では、
出力信号(/Ｑ１）（第３出力信号）が出力される。ま
た、この出力信号(/Ｑ１）はインバータ（１７）によっ
て反転され、出力信号（Ｑ１）として最終出力される。

【００２６】図２から図４までは、図１に表した本発明
によるポジティブエッジトリガ形式のＤフリップフロッ
プを構成する各ラッチI,II,IIIの回路構成及び動作を区
分して表したものである。図２（Ａ）はラッチＩの回路
図であり、図２（Ｂ）はラッチＩの動作特性を表したも
のである。図２（Ｂ）に表したように、データ信号
（Ｄ）とクロック信号（CLK ）がすべてローレベルの場
合は、PMOS・トランジスタ（１０）がターンオンされ、
出力信号（Ｑ１' ）はハイレベルになる。反対に、デー
タ信号（Ｄ）とクロック信号（CLK ）がすべてハイレベ
ルの場合は、NMOS・トランジスタ（１１）がターンオン
され、出力信号（Ｑ１' ）はローレベルになる。また、
データ信号（Ｄ）がローレベルで、クロック信号（CLK
）がハイレベルの場合は、２つのトランジスタ（１
０）（１１）がターンオフされ、以前の出力値がそのま
ま維持される。更に、データ信号（Ｄ）がハイレベル
で、クロック信号（CLK ）がローレベルの場合は、２つ
のトランジスタ（１０）（１１）がすべてターンオンさ
れるが、本発明によるNMOS・トランジスタ（１１）の駆
動能力がPMOS・トランジスタ（１０）より相対的に大き
いため、出力信号（Ｑ１' ）はローレベルになる。

【００２７】図３（Ａ）はラッチIIの回路図であり、図
３（Ｂ）はラッチIIの動作特性を表したものである。図
３（Ｂ）に表したように、ラッチＩの出力信号（Ｑ１'
）とクロック信号（CLK ）がすべてローレベルの場合
は、PMOS・トランジスタ（１２）がターンオンされ、出
力信号（Ｑ１”）はハイレベルになる。反対に、ラッチ
Ｉの出力信号（Ｑ１' ）とクロック信号（CLK ）がすべ
てハイレベルの場合は、NMOS・トランジスタ（１３）が
ターンオンされ、出力信号（Ｑ１”）はローレベルにな
る。また、ラッチＩの出力信号（Ｑ１' ）がローレベル
で、クロック信号（CLK ）がハイレベルの場合は、２つ
のトランジスタ（１２）（１３）がすべてターンオフさ
れ、以前の出力値がそのまま維持される。更に、ラッチ
Ｉの出力信号（Ｑ１' ）がハイレベルで、クロック信号
（CLK ）がローレベルの場合は、２つのトランジスタ
（１２）（１３）がすべてターンオンされるが、本発明
によるPMOS・トランジスタ（１２）の駆動能力がNMOS・
トランジスタ（１３）より相対的に大きいため、出力信
号（Ｑ１”）はハイレベルになる。

【００２８】図４（Ａ）はラッチIII の回路図であり、
図４（Ｂ）はラッチIII の動作特性を表したものであ
る。図４（Ｂ）に表したように、ラッチIIの出力信号
（Ｑ１”）とクロック信号（CLK ）がすべてローレベル
の場合は、PMOS・トランジスタ（１４）だけターンオン
され、出力信号(/Ｑ１）がハイレベルになる。反対にラ
ッチIIの出力信号（Ｑ１”）とクロック信号（CLK ）が
すべてハイレベルの場合は、２つのNMOS・トランジスタ
（１５）（１６）がすべてターンオンされ、出力信号(/
Ｑ１）はローレベルになる。また、ラッチIIの出力信号
（Ｑ１”）がローレベルで、クロック信号（CLK ）がハ
イレベルの場合は、PMOS・トランジスタ（１４）がター
ンオンされ、出力信号(/Ｑ１）はハイレベルになる。更
に、ラッチIIの出力信号（Ｑ１”）がハイレベルで、ク
ロック信号（CLK ）がローレベルの場合は、出力端に連
結されているトランジスタ（１４）とPMOS・トランジス
タ（１５）がすべてターンオフされるため、出力信号(/
Ｑ１）は変化せず、以前の状態の論理値がそのまま維持
される。

【００２９】このようなポジティブエッジトリガ形式の
Ｄフリップフロップにハイレベルのデータ信号（Ｄ）が
入力されたとき、クロック信号（CLK ）の変化にともな
う動作は次のようになる。まず、初期状態では、ローレ
ベルのデータ信号（Ｄ）によってラッチＩのNMOS・トラ
ンジスタ（１１）がターンオフされ、ローレベルのクロ
ック信号（CLK ）によってPMOS・トランジスタ（１０）
がターンオンされ、ラッチＩの出力信号（Ｑ１' ）はハ
イレベルである。このハイレベル出力信号（Ｑ１' ）
は、ラッチIIのNMOS・トランジスタ（１３）をターンオ
ンさせる。このときNMOS・トランジスタ（１３）より駆
動能力が相対的により大きいPMOS・トランジスタ（１
２）もまたターンオンされているため、ラッチIIの出力
信号（Ｑ１”）はハイレベルの初期値を持つ。このハイ
レベル出力信号（Ｑ１”）とクロック信号（CLK ）は、
ラッチIII のトランジスタ（１４）とPMOS・トランジス
タ（１５）をターンオフさせるため、ラッチIII の出力
信号(/Ｑ１）は以前の状態の論理値が維持し続ける。

【００３０】上記初期状態からクロック信号（CLK ）が
ローレベルのままハイレベルのデータ信号（Ｄ）が入力
されると、ラッチＩのNMOS・トランジスタ（１１）がタ
ーンオンされる。このときラッチＩのPMOS・トランジス
タ（１０）もまたローレベルのクロック信号（CLK ）に
よってターンオンされているが、NMOS・トランジスタ
（１１）の駆動能力が相対的により大きいために、出力
信号（Ｑ１' ）はローレベルになる。従って、ラッチII
のNMOS・トランジスタ（１３）はターンオフされ、PMOS
・トランジスタ（１２）は、ローレベルのクロック信号
（CLK ）によって既にターンオンされているため、ラッ
チIIの出力信号（Ｑ１”）は続けてハイレベルを維持す
る。ラッチIIの出力信号（Ｑ１''）の論理値がそのまま
であり、クロック信号（CLK ）もまたローレベルのまま
で変化していないので、ラッチIIIの出力信号(/Ｑ１）
は以前の状態の論理値が維持し続ける。

【００３１】この状態でクロック信号（CLK ）がハイレ
ベルに反転すると、ラッチＩのPMOS・トランジスタ（１
０）がターンオフされ、ラッチＩの出力信号（Ｑ１' ）
の論理値は続けてローレベルに維持される。しかし、ラ
ッチIIでは、ハイレベルのクロック信号（CLK ）によっ
て、PMOS・トランジスタ（１２）がターンオフされる。
従って、ラッチIIでは、PMOS・トランジスタ（１２）と
NMOS・トランジスタ（１３）がすべてターンオフされ、
以前の状態の出力信号（Ｑ１”）の論理値であるハイレ
ベルがそのまま維持される。ラッチIII では、ハイレベ
ルに反転したクロック信号（CLK ）によって、NMOS・ト
ランジスタ（１５）がターンオンされ、また、NMOS・ト
ランジスタ（１６）も、ラッチIIの出力信号（Ｑ１”）
によって既にターンオンされているため、出力信号(/Ｑ
１）はローレベルになる。従って、インバータ（１７）
の出力信号（Ｑ１）はハイレベルになる。これは、クロ
ック信号（CLK ）がローレベルからハイレベルに反転す
ることによって、以前の段階で入力されていたハイレベ
ルのデータ信号（Ｄ）が初めて出力されるのである。

【００３２】データ信号（Ｄ）の論理値がハイレベルの
まま、クロック信号（CLK ）が再びローレベルに反転す
ると、ラッチＩのPMOS・トランジスタ（１０）がターン
オンされるが、駆動能力が相対的に大きいNMOS・トラン
ジスタ（１１）が既にターンオンされているため、ラッ
チＩの出力信号（Ｑ１' ）は続けてローレベルに維持さ
れる。このローレベル出力信号（Ｑ１' ）は、ラッチII
のNMOS・トランジスタ（１３）をターンオフさせ、ロー
レベルのクロック信号（CLK ）は、PMOS・トランジスタ
（１２）ターンオンさせ、ラッチIIの出力信号（Ｑ
１''）も、続けてハイレベルに維持される。このラッチ
IIのハイレベル出力信号（Ｑ１''）は、ラッチIII のPM
OS・トランジスタ（１４）をターンオフさせ、かつ、ア
ース端子（VSS ）に連結されたNMOS・トランジスタ（１
６）をターンオンさせるが、出力端に連結されたNMOS・
トランジスタ（１５）が、ローレベルのクロック信号
（CLK ）によってターンオフされ、以前の状態の出力信
号(/Ｑ１）の論理値であるローレベルが続けて維持され
る。すなわち、クロック信号（CLK ）がハイレベルから
ローレベルに反転することによって、出力信号（Ｑ１）
は変化せず、以前の状態のハイレベル論理値をそのまま
維持するのである。

【００３３】一方、クロック信号（CLK ）がローレベル
の状態で、データ信号（Ｄ）がローレベルに変われば、
ラッチＩのNMOS・トランジスタ（１１）は、ローレベル
のデータ信号（Ｄ）によってターンオフされ、PMOS・ト
ランジスタ（１０）は、ローレベルのクロック信号（CL
K ）によってターンオンされるために、出力信号（Ｑ
１' ）はハイレベルである。ローレベルのクロック信号
（CLK ）とラッチＩのハイレベル出力信号（Ｑ１' ）に
よって、ラッチIIのPMOS・トランジスタ（１２）とNMOS
・トランジスタ（１３）がすべてターンオンされるが、
PMOS・トランジスタ（１２）の駆動能力が相対的に大き
いため、ラッチIIの出力信号（Ｑ１”）もまたハイレベ
ルになる。このハイレベルの出力信号（Ｑ１" ）は、ラ
ッチIII のPMOS・トランジスタ（１４）をターンオフさ
せ、NMOS・トランジスタ（１６）をターンオンさせる
が、NMOS・トランジスタ（１５）が、ローレベルのクロ
ック信号（CLK ）によって既にターンオフされているた
め、出力信号(/Ｑ１）は以前の状態の論理値であるロー
レベルが続けて維持される。

【００３４】このように、クロック信号（CLK ）がハイ
レベルからローレベルに反転（すなわち、立下がり）す
ると、該反転後のデータ信号（Ｄ）の変化に関わらずに
最終出力信号（Ｑ１）がハイレベル論理値を維持するの
である。また、データ信号（Ｄ）がローレベルの状態で
クロック信号（CLK ）がハイレベルに反転すると、ラッ
チＩのPMOS・トランジスタ（１０）とNMOS・トランジス
タ（１１）がすべてターンオフされ、ラッチＩの出力信
号（Ｑ１' ）は、以前の状態の論理値であるハイレベル
がそのまま維持される。ラッチIIではハイレベルに反転
されたクロック信号（CLK ）によって、PMOS・トランジ
スタ（１２）がターンオフされ、NMOS・トランジスタ
（１３）は、ラッチＩのハイレベル出力信号（Ｑ１' ）
によって既にターンオンされていて、出力信号（Ｑ
１”）はローレベルになる。このローレベルの出力信号
（Ｑ１" ）は、ラッチIII のPMOS・トランジスタ（１
４）をターンオフさせると同時に、アース端子（VSS ）
に連結されているNMOS・トランジスタ（１６）をターン
オフさせるため、出力信号(/Ｑ１）はハイレベルにな
る。従ってインバータ（１７）の出力信号（Ｑ１）の論
理値はローレベルになるが、これはクロック信号（CLK
）がハイレベルに反転することによって、以前の段階
で入力されていたローレベルのデータ信号（Ｄ）が最終
出力されるのである。

【００３５】このときクロック信号（CLK ）が再びロー
レベルに反転すれば、ラッチＩではPMOS・トランジスタ
（１０）だけがターンオンされ、出力信号（Ｑ１' ）は
そのままハイレベルが維持される。このハイレベルの出
力信号（Ｑ１' ）はラッチIIのNMOS・トランジスタ（１
３）をターンオンさせるが、駆動能力が相対的に大きい
PMOS・トランジスタ（１２）もまた、ローレベルのクロ
ック信号（CLK ）によってターンオンされるために、ラ
ッチIIの出力信号（Ｑ１”）はハイレベルになる。この
ハイレベルの出力信号（Ｑ１''）は、ラッチIII のPMOS
・トランジスタ（１４）をターンオフさせ、NMOS・トラ
ンジスタ（１６）をターンオンさせるが、出力端に連結
されたNMOS・トランジスタ（１５）が、ローレベルのク
ロック信号（CLK ）によってターンオフされるために、
ラッチIII の出力信号(/Ｑ１）は以前の状態の論理値で
あるハイレベルにそのまま維持される。結果的にインバ
ータ（１７）で出力される最終出力信号（Ｑ１）は、ロ
ーレベルの論理値を続けて維持するが、これは、最終出
力信号（Ｑ１）をハイレベルに反転させるクロック信号
（CLK ）の入力（すなわち、立上がり）が発生しなかっ
たためである。

【００３６】このように動作する本発明によるポジティ
ブエッジトリガ形式のＤフリップフロップのシミュレー
ションの結果を図５に表した。尚、図５（Ａ）はデータ
信号（Ｄ）、図５（Ｂ）はクロック信号（CLK ）、図５
（Ｃ）はラッチIII の出力信号(/Ｑ１）を示す。この図
５に示されるように、クロック信号（CLK ）の立下がり
エッジでは、そのときのデータ信号（Ｄ）の如何に関わ
らずラッチIII の出力信号(/Ｑ１）は以前の状態の論理
値がそのまま維持され、入力されていたデータ信号
（Ｄ）の論理値がクロック信号（CLK ）の立上がりエッ
ジで初めて出力される。

【００３７】図６は、本発明によるネガティブエッジト
リガ形式のＤフリップフロップを表した回路図である。
図６で、ラッチIV（第１ラッチ）は、データ信号（Ｄ）
によって制御されるプルアップ素子（第１プルアップ素
子）であるPMOS・トランジスタ（１８）と、クロック信
号（CLK ）によって制御されるプルダウン素子（第１プ
ルダウン素子）であるNMOS・トランジスタ（１９）が、
電源電圧端子（VDD ）とアース（VSS ）の間に直列連結
されて構成される。PMOS・トランジスタ（１８）とNMOS
・トランジスタ（１９）のそれぞれのドメインが相互連
結され形成された出力端では、出力信号（Ｑ２' ）（第
１出力信号）が出力される。

【００３８】ラッチＶ（第２ラッチ）も、前記ラッチIV
と同様に、ラッチIVの出力信号（Ｑ２' ）によって制御
されるプルアップ素子（第２プルアップ素子）であるPM
OS・トランジスタ（２０）と、クロック信号（CLK ）に
よって制御されるプルダウン素子（第２プルダウン素
子）であるNMOS・トランジスタ（２１）が、電源電圧端
子（VDD ）とアース（VSS ）の間に直列連結されて構成
される。PMOS・トランジスタ（２０）とNMOS・トランジ
スタ（２１）のそれぞれのドメインが相互連結され形成
された出力端では、出力信号（Ｑ２”）（第２出力信
号）が出力される。

【００３９】前記ラッチIVとラッチＶは比例型ラッチで
ある。すなわち、プルアップ素子の駆動能力β_Pとプル
ダウン素子駆動能力β_Nの大きさが、互いに異なって形
成される。ラッチIVとラッチＶすべてがβ_Pよりβ_Nが
相対的に大きく形成されている。従って、ラッチIVの場
合には、クロック信号（CLK ）がハイレベルで、かつ、
データ信号（Ｄ）がローレベルで、プルアップ素子（１
８）とプルダウン素子（１９）がすべてターンオンされ
ても、出力信号（Ｑ２' ）は駆動能力が相対的に大きい
プルダウン素子（１９）の作用によってローレベルにな
る。ラッチＶの場合にも、β_Pよりβ_Nが相対的に大き
く形成されている。従って、クロック信号（CLK ）がハ
イレベルで、かつ、ラッチIVの出力信号（Ｑ２' ）がロ
ーレベルで、プルアップ素子（２０）とプルダウン素子
（２１）がすべてターンオンされても、出力信号（Ｑ
２”）は駆動能力が相対的に大きいプルダウン素子（２
１）の作用によってローレベルになる。

【００４０】また、ラッチVI（第３ラッチ）はプリチャ
ージ型ラッチであり、ハイレベルの初期値を持つ。ラッ
チVIはクロック駆動型のCMOSラッチであり、プルアップ
素子（第３プルアップ素子）のPMOS・トランジスタ（２
２）とプルダウン素子（第３プルダウン素子）のNMOS・
トランジスタ（２４）が、電源電圧端子（VDD ）とアー
ス（VSS ）の間に直列連結されて構成される。電源電圧
端子（VDD ）に直接連結されているPMOS・トランジスタ
（２２）と、アース端子（VSS ）に直接連結されている
NMOS・トランジスタ（２４）は、ラッチＶの出力信号
（Ｑ２”）によって制御される。PMOS・トランジスタ
（２２）とNMOS・トランジスタ（２４）の間にはクロッ
ク信号（CLK ）によって制御されるプルアップ素子（第
４プルアップ素子）であるPMOS・トランジスタ（２３）
が連結されている。また、ラッチＶの出力端がPMOS・ト
ランジスタ（２３）とNMOS・トランジスタ（２４）のド
レインが連結され構成されるので、たとえ電源電圧端子
（VDD ）に連結されたプルアップ素子であるPMOS・トラ
ンジスタ（２２）がターンオンされても、クロック信号
（CLK ）がローレベルになって、PMOS・トランジスタ
（２３）がターンオンされて初めて電源電圧（VDD ）に
よるハイレベルの信号が出力されるのである。このPMOS
・トランジスタ（２３）とNMOS・トランジスタ（２４）
のそれぞれのドレインが相互連結され形成される出力端
では、出力信号(/Ｑ２）（第３出力信号）が出力され
る。また、この出力信号(/Ｑ２）はインバータ（２５）
によって反転され、出力信号（Ｑ２）として最終出力さ
れる。

【００４１】図７から図９までは、図６に表れた本発明
によるネガティブエッジトリガ形式のＤフリップフロッ
プを構成する各ラッチIV,V,VI の回路構成及び動作を区
分して表したものである。図７（Ａ）はラッチIVの回路
図であり、図７（Ｂ）はラッチIVの動作特性を表したも
のである。図７（Ｂ）に表したように、データ信号
（Ｄ）とクロック信号（CLK ）がすべてローレベルの場
合は、PMOS・トランジスタ（１８）がターンオンされ、
出力信号（Ｑ２' ）はハイレベルになる。反対に、デー
タ信号（Ｄ）とクロック信号（CLK ）がすべてハイレベ
ルの場合は、NMOS・トランジスタ（１９）がターンオン
され、出力信号（Ｑ２' ）はローレベルになる。また、
データ信号（Ｄ）がハイレベルで、かつ、クロック信号
（CLK ）がローレベルの場合は、２つのトランジスタ
（１８）（１９）がすべてターンオフされ、以前の出力
値がそのまま維持される。更に、データ信号（Ｄ）がロ
ーレベルで、かつ、クロック信号（CLK ）がハイレベル
の場合は、２つのトランジスタ（１８）（１９）がすべ
てターンオンされるが、本発明によってNMOS・トランジ
スタ（１９）の駆動能力がPMOS・トランジスタ（１８）
より相対的に大きいため、出力信号（Ｑ２' ）はローレ
ベルになる。

【００４２】図８（Ａ）はラッチＶの回路図であり、図
８（Ｂ）はラッチＶの動作特性を表したものである。図
８（Ｂ）に表したように、ラッチIVの出力信号（Ｑ２'
）とクロック信号（CLK ）がすべてローレベルの場合
は、PMOS・トランジスタ（２０）がターンオンされ、出
力信号（Ｑ２”）はハイレベルになる。反対に、ラッチ
IVの出力信号（Ｑ２' ）とクロック信号（CLK ）がすべ
てハイレベルの場合は、NMOS・トランジスタ（２１）が
ターンオンされ、出力信号（Ｑ２”）はローレベルにな
る。また、ラッチIVの出力信号（Ｑ２' ）がハイレベル
で、かつ、クロック信号（CLK ）がローレベルの場合
は、２つのトランジスタ（２０）（２１）がすべてター
ンオフされ、以前の出力値がそのまま維持される。更
に、ラッチIVの出力信号（Ｑ２' ）がローレベルで、か
つ、クロック信号（CLK ）がハイレベルの場合は、２つ
のトランジスタ（２０）（２１）がすべてターンオンさ
れるが、本発明によってNMOS・トランジスタ（２１）の
駆動能力がPMOS・トランジスタ（２０）より相対的に大
きいため、出力信号（Ｑ２”）はローレベルになる。

【００４３】図９（Ａ）はラッチVIの回路図であり、図
９（Ｂ）はラッチVIの動作特性を表したものである。図
９（Ｂ）に表したように、ラッチＶの出力信号（Ｑ
２”）とクロック信号（CLK ）がすべてローレベルの場
合は、２つのトランジスタ（２２）（２３）がすべてタ
ーンオンされ、出力信号(/Ｑ２）はハイレベルになる。
反対に、ラッチＶの出力信号（Ｑ２”）とクロック信号
（CLK ）がすべてハイレベルの場合は、アース端子（VS
S ）と出力端の間に連結されたNMOS・トランジスタ（２
４）だけがターンオンされ、出力信号(/Ｑ２）はローレ
ベルになる。また、ラッチＶの出力信号（Ｑ２”）がロ
ーレベルで、かつ、クロック信号（CLK ）がハイレベル
の場合は、NMOS・トランジスタ（２４）はターンオフさ
れ、電源電圧端子（VDD ）に連結されたPMOS・トランジ
スタ（２２）はターンオンされるが、出力端に連結され
たPMOS・トランジスタ（２３）は、ハイレベルのクロッ
ク信号（CLK ）によってターンオフされ、出力信号（Ｑ
２”）は以前の状態の論理値をそのまま維持する。更
に、ラッチＶの出力信号（Ｑ２”）がハイレベルで、か
つ、クロック信号（CLK ）がローレベルの場合は、PMOS
・トランジスタ（２２）がターンオフされ、NMOS・トラ
ンジスタ（２４）がターンオンされ、出力信号(/Ｑ２）
はローレベルになる。

【００４４】このようなネガティブエッジトリガ形式の
Ｄフリップフロップにハイレベルのデータ信号（Ｄ）が
入力されたとき、クロック信号（CLK ）の変化にともな
う動作は次のようになる。ローレベルのデータ信号
（Ｄ）が入力されていて、クロック信号（CLK ）の論理
値もまたローレベルの状態では、ラッチIVの出力信号
（Ｑ２' ）はハイレベルである。このハイレベル出力信
号（Ｑ２' ）はラッチＶのPMOS・トランジスタ（２０）
をターンオフさせ、NMOS・トランジスタ（２１）はロー
レベルのクロック信号（CLK ）によってターンオフされ
るため、ラッチＶの出力信号（Ｑ２”）は以前の状態の
論理値をそのまま維持する。従って、ラッチVIの出力信
号(/Ｑ２）とインバータ（２５）の出力信号（Ｑ２）も
変化しない。

【００４５】この状態でハイレベルのデータ信号（Ｄ）
が入力されれば、ラッチIVのPMOS・トランジスタ（１
８）がターンオフされ、NMOS・トランジスタ（１９）も
また既にターンオフされるため、ラッチIVの出力信号
（Ｑ２' ）は以前の状態のハイレベル論理値をそのまま
維持する。従って、ラッチＶの出力信号（Ｑ２”）とラ
ッチVIの出力信号(/Ｑ２）もまた変化しない。

【００４６】ハイレベルのデータ信号（Ｄ）が入力され
ている状態で、クロック信号（CLK）がハイレベルに反
転すれば、ラッチIVの出力信号（Ｑ２' ）はハイレベル
の理論値を維持する。このハイレベル出力信号（Ｑ２'
）は、ラッチＶのPMOS・トランジスタ（２０）をター
ンオフさせ、NMOS・トランジスタ（２１）は、ハイレベ
ルのクロック信号（CLK ）によってターンオンされるた
め、出力信号（Ｑ２”）はローレベルになる。このロー
レベル出力信号（Ｑ２”）は、ラッチVIのNMOS・トラン
ジスタ（２４）をターンオフさせ、電源電圧端子（VDD
）に直接連結されたPMOS・トランジスタ（２２）をタ
ーンオンさせるが、出力端に連結されたPMOS・トランジ
スタ（２３）が、ハイレベルのクロック信号（CLK ）に
よってターンオフされるため、出力信号(/Ｑ２）は変化
せず、以前の状態の論理値をそのまま維持する。

【００４７】ハイレベルのデータ信号（Ｄ）が入力され
ている状態で、クロック信号（CLK）がローレベルに反
転すれば、ラッチIVのPMOS・トランジスタ（１８）とNM
OS・トランジスタ（１９）がすべてターンオフされ、出
力信号（Ｑ２' ）は以前の状態の論理値であるローレベ
ルをそのまま維持する。このローレベルの出力信号（Ｑ
２' ）はラッチＶのPMOS・トランジスタ（２０）をター
ンオンさせ、また、NMOS・トランジスタ（２１）はロー
レベルのクロック信号（CLK ）によってターンオフさ
れ、出力信号（Ｑ２”）はハイレベルになる。このハイ
レベル出力信号（Ｑ２”）は、ラッチVIのPMOS・トラン
ジスタ（２２）をターンオフさせ、電源電圧端子（VDD
）に直接連結されたNMOS・トランジスタ（２４）をタ
ーンオンさせて、出力信号(/Ｑ２）はローレベルにな
り、インバータ（２５）の出力信号（Ｑ２）はハイレベ
ルになる。このハイレベルの出力信号（Ｑ２）は、以前
の段階で入力されていたデータ信号（Ｄ）が、ハイレベ
ルからローレベルに反転したクロック信号（CLK ）（即
ち、クロック信号（CLK ）の立下がりエッジ）によって
はじめて出力されたものである。

【００４８】入力されているデータ信号（Ｄ）がハイレ
ベルの状態で、クロック信号（CLK）が再びハイレベル
に反転すれば、ラッチIVのNMOS・トランジスタ（１９）
がターンオンされ、出力信号（Ｑ２' ）はローレベルに
なる。このローレベル出力信号（Ｑ２' ）は、ラッチＶ
のPMOS・トランジスタ（２０）をターンオンさせるが、
駆動能力が相対的により大きいNMOS・トランジスタ（２
１）も、ハイレベルのクロック信号（CLK ）によってタ
ーンオンされるため、出力信号（Ｑ２”）はローレベル
になる。このローレベル出力信号（Ｑ２”）は、ラッチ
VIのNMOS・トランジスタ（２４）をターンオフさせ、PM
OS・トランジスタ（２２）をターンオンさせるが、出力
端に連結されたPMOS・トランジスタ（２５）が、ハイレ
ベルのクロック信号（CLK ）によってターンオフされ、
出力信号(/Ｑ２）は以前の状態の論理値であるローレベ
ルがそのまま維持される。

【００４９】クロック信号（CLK ）がハイレベルの状態
で、ローレベルのデータ信号（Ｄ）が入力されれば、ラ
ッチIVのPMOS・トランジスタ（１８）とNMOS・トランジ
スタ（１９）がすべてターンオンされるが、NMOS・トラ
ンジスタ（１９）の駆動能力がPMOS・トランジスタ（１
８）より相対的に大きいため、出力信号（Ｑ２' ）はロ
ーレベルになる。このローレベル出力信号（Ｑ２' ）
は、ラッチＶのPMOS・トランジスタ（２０）をターンオ
ンさせるが、駆動能力が相対的に大きいNMOS・トランジ
スタ（２１）もハイレベルのクロック信号（CLK ）によ
ってターンオンされるため、出力信号（Ｑ２”）はロー
レベルになる。このローレベル出力信号（Ｑ２”）は、
ラッチVIのNMOS・トランジスタ（２４）をターンオフさ
せ、PMOS・トランジスタ（２２）をターンオンさせる
が、出力端に連結されているPMOS・トランジスタ（２
３）が、ハイレベルのクロック信号（CLK ）によってタ
ーンオフされるため、出力信号(/Ｑ２）は以前の状態の
論理値であるハイレベルがそのまま維持される。

【００５０】ローレベルのデータ信号（D ）が入力され
ている状態で、クロック信号（CLK）がローレベルに反
転すれば、ラッチIVのNMOS・トランジスタ（１９）はタ
ーンオフされ、PMOS・トランジスタ（１８）はターンオ
ンされ、出力信号（Ｑ２' ）はハイレベルになる。この
ハイレベル出力信号（Ｑ２' ）は、ラッチＶのPMOS・ト
ランジスタ（２０）をターンオフさせ、NMOS・トランジ
スタ（２１）もローレベルのクロック信号（CLK ）によ
ってターンオフされ、出力信号（Ｑ２”）は以前の状態
の論理値であるローレベルが維持される。このローレベ
ル出力信号（Ｑ２”）は、ラッチVIのNMOS・トランジス
タ（２４）をターンオフさせ、PMOS・トランジスタ（２
２）をターンオンさせる。出力端に連結されたPMOS・ト
ランジスタ（２３）もまた、ローレベルのクロック信号
（CLK ）によってターンオンされているため、ラッチVI
の出力信号(/Ｑ２）はハイレベルになる。このときイン
バータ（２５）の出力信号（Ｑ２）はローレベルになる
が、このローレベル出力信号（Ｑ２）は、以前の段階で
入力されていたローレベルのデータ信号（Ｄ）が、ハイ
レベルからローレベルに反転したクロック信号（CLK ）
（即ち、クロック信号（CLK ）の立下がりエッジ）によ
ってはじめて出力されたものである。

【００５１】出力されているデータ信号（Ｄ）がローレ
ベルの状態で、クロック信号（CLK）がハイレベルに反
転すれば、ラッチIVのPMOS・トランジスタ（１８）とNM
OS・トランジスタ（１９）がすべてターンオンされる
が、NMOS・トランジスタ（１９）の駆動能力が相対的に
より大きいために、出力信号（Ｑ２' ）はローレベルに
なる。このローレベル出力信号（Ｑ２' ）は、ラッチＶ
のPMOS・トランジスタ（２０）をターンオンさせるが、
駆動能力が相対的に大きいNMOS・トランジスタ（２１）
も、ハイレベルのクロック信号（CLK ）によってターン
オンされているため、出力信号（Ｑ２”）はローレベル
になる。このローレベル出力信号（Ｑ２”）は、ラッチ
VIのNMOS・トランジスタ（２４）をターンオフさせ、PM
OS・トランジスタ（２２）をターンオンさせるが、出力
端に連結されたPMOS・トランジスタ（２３）が、ハイレ
ベルのクロック信号（CLK ）によってターンオフされて
いるため、出力信号(/Ｑ２）は以前の状態の論理値であ
るローレベルを維持し続ける。

【００５２】このように動作する本発明によるネガティ
ブエッジトリガ形式のＤフリップフロップのシミュレー
ション結果を図１０に表した。図１０で分かるように、
クロック信号（CLK ）の立上がりエッジでは入力された
データ信号（Ｄ）の論理値がそのまま維持され、入力さ
れていたデータ信号（Ｄ）の論理値がクロック信号（CL
K ）の立下がりエッジではじめて出力される。

【００５３】

【発明の効果】請求項１又は請求項５記載の発明による
と、ポジティブエッジトリガ形式及びネガティブエッジ
トリガ形式のＤフリップフロップを、必要な素子数を減
らして具現でき、以て、電力消費を減少させ、かつ、動
作速度を向上させることができるという効果がある。

【００５４】また、請求項２〜４記載の発明によると、
比例型ラッチとクロック駆動型ラッチを利用して、クロ
ック信号の立上がりエッジでだけデータの出力が成され
るポジティブエッジトリガ形式のＤフリップフロップを
少ない素子数で構成できるという効果がある。更に、請
求項６〜８記載の発明によると、比例型ラッチとクロッ
ク駆動型ラッチを利用して、クロック信号の立下がりエ
ッジでだけデータの出力が成されるネガティブエッジト
リガ形式のＤフリップフロップを少ない素子数で構成で
きるという効果がある。

【図面の簡単な説明】

【図１】本発明に係るポジティブエッジトリガ形式のＤ
フリップフロップを示す回路図。

【図２】前記ポジティブエッジトリガ形式のＤフリップ
フロップを構成するラッチＩの回路構成及び出力特性を
示す図。

【図３】前記ポジティブエッジトリガ形式のＤフリップ
フロップを構成するラッチIIの回路構成及び出力特性を
示す図。

【図４】前記ポジティブエッジトリガ形式のＤフリップ
フロップを構成するラッチIII の回路構成及び出力特性
を示す図。

【図５】前記ポジティブエッジトリガ形式のＤフリップ
フロップの動作のシミュレーション結果を示す図。

【図６】本発明に係るネガティブエッジトリガ形式のＤ
フリップフロップを示す回路図。

【図７】前記ネガティブエッジトリガ形式のＤフリップ
フロップを構成するラッチIVの回路構成及び出力特性を
示す図。

【図８】前記ネガティブエッジトリガ形式のＤフリップ
フロップを構成するラッチＶの回路構成及び出力特性を
示す図。

【図９】前記ネガティブエッジトリガ形式のＤフリップ
フロップを構成するラッチVIの回路構成及び出力特性を
示す図。

【図10】前記ネガティブエッジトリガ形式のＤフリップ
フロップの動作のシミュレーション結果を示す図。

【図11】Ｄフリップフロップの一般記号を示す図。

【図12】従来のＤフリップフロップの構成を示す回路
図。

【符号の説明】

10，12，14，18，20，22，23…PMOS・トランジスタ 11，13，15，16，19，21，24…NMOS・トランジスタ 17，25…インバータＩ,II,III,IV, Ｖ，VI…ラッチ

Claims

【特許請求の範囲】

【請求項１】クロック信号とデータ信号が入力され、前
記クロック信号がローレベルであるときには、前記デー
タ信号の論理値を反転させた第１出力信号を発生させる
一方、前記クロック信号がハイレベルであるときには前
記データ信号の論理値に応じて動作し、前記データ信号
がハイレベルの場合はローレベルの前記第１出力信号を
発生させ、前記データ信号がローレベルの場合は以前の
出力値をそのまま維持する第１ラッチと、前記クロック信号と前記第１出力信号が入力され、前記
クロック信号がローレベルであるときにはハイレベルの
第２出力信号を発生させ、前記クロック信号がハイレベ
ルであるときには前記第１出力信号の論理値に応じて動
作し、前記第１出力信号がハイレベルの場合はローレベ
ルの前記第２出力信号を発生させ、前記第１出力信号が
ローレベルの場合は以前の出力値をそのまま維持する第
２ラッチと、前記クロック信号と前記第２出力信号が入力され、前記
クロック信号がハイレベルであるときには、前記第２出
力信号の論理値を反転させた第３出力信号を発生させ、
前記クロック信号がローレベルであるときには前記第２
出力信号の論理値に応じて動作し、前記第２出力信号が
ローレベルの場合はローレベルの前記第３出力信号を発
生させ、前記第２出力信号がハイレベルの場合は以前の
出力値をそのまま維持する第３ラッチと、前記第３出力信号を反転させて最終出力するインバータ
と、を含んで構成されることを特徴とするＤフリップフロッ
プ。
【請求項２】前記第１ラッチが、前記クロック信号によ
って制御される第１プルアップ素子と、前記データ信号
によって制御される第１プルダウン素子が直列連結さ
れ、前記第１プルアップ素子と前記第１プルダウン素子
のそれぞれの一端が相互連結され形成された第１出力端
に、前記第１出力信号を発生させる構成であって、か
つ、前記第１プルダウン素子の駆動能力が、前記第１プ
ルアップ素子の駆動能力より大きい比例型ラッチである
ことを特徴とする請求項１記載のＤフリップフロップ。
【請求項３】前記第２ラッチが、前記クロック信号によ
って制御される第２プルアップ素子と、前記第１出力信
号によって制御される第２プルダウン素子が直列連結さ
れ、前記第２プルアップ素子と前記第２プルダウン素子
のそれぞれの一端が相互連結され形成された第２出力端
に、前記第２出力信号を発生させる構成であって、か
つ、前記第２プルアップ素子の駆動能力が、前記第２プ
ルダウン素子の駆動能力より大きい比例型ラッチである
ことを特徴とする請求項１記載のＤフリップフロップ。
【請求項４】前記第３ラッチが、前記第２出力信号によ
って制御される第３プルアップ素子と、前記クロック信
号によって制御される第３プルダウン素子、前記第２出
力信号によって制御される第４プルダウン素子が直列連
結され、前記第３プルアップ素子と前記第４プルダウン
素子のそれぞれの一端が相互連結され形成された第３出
力端に、前記第３出力信号を発生させるクロック駆動型
ラッチであることを特徴とする請求項１記載のＤフリッ
プフロップ。
【請求項５】クロック信号とデータ信号が入力され、前
記データ信号がローレベルであるときには、前記クロッ
ク信号を反転させた第１出力信号を発生させ、前記デー
タ信号がハイレベルであるときには前記クロック信号の
論理値に応じて動作し、前記クロック信号がハイレベル
である場合はローレベルの前記第１出力信号を発生さ
せ、前記クロック信号がローレベルである場合は以前の
出力値をそのまま維持する第１ラッチと、前記クロック信号と前記第１出力信号が入力され、前記
第１出力信号がローレベルであるときには、前記クロッ
ク信号を反転させた第２出力信号を発生させ、前記第１
出力信号がハイレベルのときには前記クロック信号の論
理値に応じて動作し、前記クロック信号がハイレベルの
場合はローレベルの前記第２出力信号を発生させ、前記
クロック信号がローレベルの場合は以前の出力値をその
まま維持する第２ラッチと、前記クロック信号と前記第２出力信号が入力され、前記
第２出力信号がハイレベルであるときにはローレベルの
第３出力信号を発生させ、前記第２出力信号がローレベ
ルであるときには前記クロック信号の論理値に応じて動
作し、前記クロック信号がローレベルの場合はハイレベ
ルの前記第３出力信号を発生させ、前記クロック信号が
ハイレベルの場合は以前の出力値をそのまま維持する第
３ラッチと、前記第３出力信号を反転させて最終出力するインバータ
と、を含んで構成されることを特徴とするＤフリップフロッ
プ。
【請求項６】前記第１ラッチが、前記データ信号によっ
て制御される第１プルアップ素子と、前記クロック信号
によって制御される第１プルダウン素子が直列に連結さ
れ、前記第１プルアップ素子と前記第１プルダウン素子
のそれぞれの一端が相互連結され形成された第１出力端
に、前記第１出力信号を発生させる構成であって、か
つ、前記第１プルダウン素子の駆動能力が、前記第１プ
ルアップ素子の駆動能力より大きい比例型ラッチである
ことを特徴とする請求項５記載のＤフリップフロップ。
【請求項７】前記第２ラッチが、前記第１出力信号によ
って制御される第２プルアップ素子と、前記クロック信
号によって制御される第２プルダウン素子が直列に連結
され、前記第２プルアップ素子と前記第２プルダウン素
子のそれぞれの一端が相互連結され形成された第２出力
端に、前記第２出力信号を発生させる構成であって、か
つ、前記第２プルダウン素子の駆動能力が、前記第２プ
ルアップ素子の駆動能力より大きい比例型ラッチである
ことを特徴とする請求項５記載のＤフリップフロップ。
【請求項８】前記第３ラッチが、前記第２出力信号によ
って制御される第３プルアップ素子と、前記クロック信
号によって制御される第４プルアップ素子、前記第２出
力信号によって制御される第３プルダウン素子が直列に
連結され、前記第４プルアップ素子と前記第３プルダウ
ン素子のそれぞれの一端が相互連結され形成された第３
出力端に、前記第３出力信号を発生させるクロック駆動
型ラッチであることを特徴とする請求項５記載のＤフリ
ップフロップ。