JPH05218850A - 論理回路 - Google Patents
論理回路Info
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- JPH05218850A JPH05218850A JP4017537A JP1753792A JPH05218850A JP H05218850 A JPH05218850 A JP H05218850A JP 4017537 A JP4017537 A JP 4017537A JP 1753792 A JP1753792 A JP 1753792A JP H05218850 A JPH05218850 A JP H05218850A
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Abstract
(57)【要約】
【目的】 本発明の目的は電源電圧を低電圧化した場合
のラッチ回路の高速化、及び非動作時の消費電力を削減
することである。 【構成】 本発明は、低閾値電圧のトランジスタを用い
たトランスファ・ゲート２、６、高閾値電圧のトランジ
スタを用いた高閾値インバータ４、８及び高閾値電圧と
低閾値電圧の２種類の閾値電圧を用いた混合閾値インバ
ータ３、７を閾値電圧の異なるトランジスタで構成され
る。
のラッチ回路の高速化、及び非動作時の消費電力を削減
することである。 【構成】 本発明は、低閾値電圧のトランジスタを用い
たトランスファ・ゲート２、６、高閾値電圧のトランジ
スタを用いた高閾値インバータ４、８及び高閾値電圧と
低閾値電圧の２種類の閾値電圧を用いた混合閾値インバ
ータ３、７を閾値電圧の異なるトランジスタで構成され
る。
Description
【０００１】
【産業上の利用分野】本発明は論理回路に係り、特に、
閾値電圧の異なるＭＯＳトランジスタで構成した論理回
路であり、さらに、電源電圧が１Ｖ以下で低電圧動作可
能なラッチ回路に用いられる論理回路に関する。
閾値電圧の異なるＭＯＳトランジスタで構成した論理回
路であり、さらに、電源電圧が１Ｖ以下で低電圧動作可
能なラッチ回路に用いられる論理回路に関する。
【０００２】
【従来の技術】図６は、従来のラッチ回路の例であるＤ
フリップフロップ回路の構成を示す。同図のＤフリップ
フロップ（以下、ＤＦＦ）回路は、単一の閾値電圧をも
つトランジスタで構成したラッチ回路により構成されて
いる。このような回路の例としては、「香山著：『超高
速ＭＯＳデバイス』pp 244, 1986年」がある。２相クロ
ックＣＫ及び
フリップフロップ回路の構成を示す。同図のＤフリップ
フロップ（以下、ＤＦＦ）回路は、単一の閾値電圧をも
つトランジスタで構成したラッチ回路により構成されて
いる。このような回路の例としては、「香山著：『超高
速ＭＯＳデバイス』pp 244, 1986年」がある。２相クロ
ックＣＫ及び
【数１】 でラッチ回路を制御することにより、データ転送を行っ
ている。
ている。
【０００３】同図のＤＦＦ回路は、トランスファ・ゲー
ト６３、６４、インバータ６５、６６から構成されるラ
ッチ回路６１と、トランスファ・ゲート６７、６８、イ
ンバータ６９、７０から構成されるラッチ回路６２と、
インバータ６０と、反転信号のバッファであるインバー
タ７１、及び正転信号のバッファであるインバータ７２
により構成される。
ト６３、６４、インバータ６５、６６から構成されるラ
ッチ回路６１と、トランスファ・ゲート６７、６８、イ
ンバータ６９、７０から構成されるラッチ回路６２と、
インバータ６０と、反転信号のバッファであるインバー
タ７１、及び正転信号のバッファであるインバータ７２
により構成される。
【０００４】具体的には、まず、入力データＤの信号
は、インバータ６０を介して初段のラッチ回路６１にク
ロック信号により取り込まれる。ラッチ回路６１のトラ
ンスファ・ゲート６３の出力はインバータ６５に入力さ
れ、さらにトランスファ・ゲート６４の出力に接続され
る。インバータ６５の出力はインバータ６６に入力さ
れ、インバータ６６の出力はトランスファ・ゲート６４
に入力される。次に、初段のラッチ回路６１のデータ信
号が次段のラッチ回路６２に取り込まれる。初段のラッ
チ回路６１のインバータ６５の出力は、次段のラッチ回
路６２のトランスファ・ゲート６７に入力される。トラ
ンスファ・ゲート６７の出力はインバータ７０、７１、
トランスファ・ゲート６８に入力される。インバータ７
１はトランスファ・ゲートより入力された信号を一時蓄
え、クロックにより制御して反転信号
は、インバータ６０を介して初段のラッチ回路６１にク
ロック信号により取り込まれる。ラッチ回路６１のトラ
ンスファ・ゲート６３の出力はインバータ６５に入力さ
れ、さらにトランスファ・ゲート６４の出力に接続され
る。インバータ６５の出力はインバータ６６に入力さ
れ、インバータ６６の出力はトランスファ・ゲート６４
に入力される。次に、初段のラッチ回路６１のデータ信
号が次段のラッチ回路６２に取り込まれる。初段のラッ
チ回路６１のインバータ６５の出力は、次段のラッチ回
路６２のトランスファ・ゲート６７に入力される。トラ
ンスファ・ゲート６７の出力はインバータ７０、７１、
トランスファ・ゲート６８に入力される。インバータ７
１はトランスファ・ゲートより入力された信号を一時蓄
え、クロックにより制御して反転信号
【数２】 を出力する。インバータ７０の出力はインバータ６９を
介してトランスファ・ゲートに入力され、また、インバ
ータ７２に入力される。インバータ７２はインバータ７
０から入力された信号を一時蓄え、クロックにより制御
して正転信号Ｑを出力する。
介してトランスファ・ゲートに入力され、また、インバ
ータ７２に入力される。インバータ７２はインバータ７
０から入力された信号を一時蓄え、クロックにより制御
して正転信号Ｑを出力する。
【０００５】
【発明が解決しようとする課題】図６に示すような、単
一の閾値電圧をもつトランジスタで構成されるＤＦＦ回
路の電源電圧を低下させた場合、各トランジスタのゲー
ト・ソース間電圧が閾値電圧に接近して相互コンダクタ
ンスｇｍが低下するため、遅延時間が増大するという問
題がある。また、ＤＦＦ回路を構成するすべてのトラン
ジスタの閾値電圧を低下させて、遅延時間の増大を抑え
ると、非動作時にトランジスタの閾値電圧を低下させた
分だけ、リーク電流が大きくなり、消費電力が増大する
という問題がある。
一の閾値電圧をもつトランジスタで構成されるＤＦＦ回
路の電源電圧を低下させた場合、各トランジスタのゲー
ト・ソース間電圧が閾値電圧に接近して相互コンダクタ
ンスｇｍが低下するため、遅延時間が増大するという問
題がある。また、ＤＦＦ回路を構成するすべてのトラン
ジスタの閾値電圧を低下させて、遅延時間の増大を抑え
ると、非動作時にトランジスタの閾値電圧を低下させた
分だけ、リーク電流が大きくなり、消費電力が増大する
という問題がある。
【０００６】本発明は上記の点に鑑みなされたもので、
電源電圧が低電圧化した状態であってもラッチ回路の高
速化及び、非動作時の消費電力を削減することができる
論理回路を提供することを目的とする。
電源電圧が低電圧化した状態であってもラッチ回路の高
速化及び、非動作時の消費電力を削減することができる
論理回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】図１は本発明の基本構成
図である。本発明は、低閾値電圧のトランジスタを用い
たトランスファ・ゲート２、６、高閾値電圧のトランジ
スタを用いた高閾値インバータ４、８及び高閾値電圧と
低閾値電圧の２種類の閾値電圧を用いた混合閾値インバ
ータ３、７で構成されるラッチ回路において、第１のト
ランスファ・ゲート２を高閾値インバータ４と混合閾値
インバータ３を並列接続した第１のインバータ５及び、
第２のトランスファ・ゲート６に接続し、第１のインバ
ータ５を高閾値インバータ８と混合閾値インバータ７を
並列接続した第２のインバータ９に接続し、第２のイン
バータ９を第２のトランスファ・ゲート６に接続し、第
１及び第２のトランスファ・ゲート２、６に反転クロッ
ク信号を入力する構成である。
図である。本発明は、低閾値電圧のトランジスタを用い
たトランスファ・ゲート２、６、高閾値電圧のトランジ
スタを用いた高閾値インバータ４、８及び高閾値電圧と
低閾値電圧の２種類の閾値電圧を用いた混合閾値インバ
ータ３、７で構成されるラッチ回路において、第１のト
ランスファ・ゲート２を高閾値インバータ４と混合閾値
インバータ３を並列接続した第１のインバータ５及び、
第２のトランスファ・ゲート６に接続し、第１のインバ
ータ５を高閾値インバータ８と混合閾値インバータ７を
並列接続した第２のインバータ９に接続し、第２のイン
バータ９を第２のトランスファ・ゲート６に接続し、第
１及び第２のトランスファ・ゲート２、６に反転クロッ
ク信号を入力する構成である。
【０００８】また、本発明は上記の混合閾値インバータ
３、７を低閾値電圧トランジスタを用いた低閾値インバ
ータ回路とし、電源ノードと外部電源線の間に高閾値電
圧トランジスタを接続し、高閾値電圧トランジスタのゲ
ートには制御信号を入力する構成も考えられる。
３、７を低閾値電圧トランジスタを用いた低閾値インバ
ータ回路とし、電源ノードと外部電源線の間に高閾値電
圧トランジスタを接続し、高閾値電圧トランジスタのゲ
ートには制御信号を入力する構成も考えられる。
【０００９】
【作用】本発明は、ラッチ回路に低閾値電圧のトランジ
スタを用いていることにより回路動作の高速化を図るこ
とができる。また、混合閾値インバータの高閾値トラン
ジスタを外部電源に接続しているので、非動作時はオフ
状態が保たれるために消費電力を増加させることがな
い。
スタを用いていることにより回路動作の高速化を図るこ
とができる。また、混合閾値インバータの高閾値トラン
ジスタを外部電源に接続しているので、非動作時はオフ
状態が保たれるために消費電力を増加させることがな
い。
【００１０】
【実施例】図２は本発明の第１の実施例のラッチ回路の
例を示す図である。同図では、ラッチ回路として、ＤＦ
Ｆ回路の例を示す。また、図３は図２のトランスファ・
ゲート及びインバータを構成するトランジスタを示す。
例を示す図である。同図では、ラッチ回路として、ＤＦ
Ｆ回路の例を示す。また、図３は図２のトランスファ・
ゲート及びインバータを構成するトランジスタを示す。
【００１１】図２に示されるトランスファ・ゲート２
２、２６、３２、３８は、図３（ａ）に示すように低閾
値トランジスタＴ1 ，Ｔ2 より構成される。図２に示さ
れる混合閾値インバータ２１、２３、２７、３５、３６
は、図３（ｂ）に示すように高閾値トランジスタＴ6 ，
Ｔ5 及び低閾値トランジスタＴ4 ，Ｔ3 により構成され
る。図２に示される高閾値インバータ２４，２８，３
４，３７は、図３（ｃ）に示すように、高閾値トランジ
スタＴ8 ，Ｔ7 により構成される。インバータ３３は反
転信号のバッファで出力信号
２、２６、３２、３８は、図３（ａ）に示すように低閾
値トランジスタＴ1 ，Ｔ2 より構成される。図２に示さ
れる混合閾値インバータ２１、２３、２７、３５、３６
は、図３（ｂ）に示すように高閾値トランジスタＴ6 ，
Ｔ5 及び低閾値トランジスタＴ4 ，Ｔ3 により構成され
る。図２に示される高閾値インバータ２４，２８，３
４，３７は、図３（ｃ）に示すように、高閾値トランジ
スタＴ8 ，Ｔ7 により構成される。インバータ３３は反
転信号のバッファで出力信号
【数３】 を出力する。また、インバータ３９は正転信号のバッフ
ァで出力信号Ｑを出力する。
ァで出力信号Ｑを出力する。
【００１２】本実施例のＤＦＦ回路は、高閾値電圧トラ
ンジスタＴ5 ，Ｔ6 ，Ｔ7 ，Ｔ8 と低閾値電圧トランジ
スタＴ1 ，Ｔ2 ，Ｔ3 ，Ｔ4 で構成した第１のラッチ回
路３０と第２のラッチ回路３１の２段のラッチ回路で構
成される。
ンジスタＴ5 ，Ｔ6 ，Ｔ7 ，Ｔ8 と低閾値電圧トランジ
スタＴ1 ，Ｔ2 ，Ｔ3 ，Ｔ4 で構成した第１のラッチ回
路３０と第２のラッチ回路３１の２段のラッチ回路で構
成される。
【００１３】まず、ラッチ回路３０は、入力端子２０か
ら入力されたデータＤを混合閾値インバータ２１を介し
て取り込む。第１のトランスファ・ゲート２２は高閾値
インバータ２４と混合閾値インバータ２３を並列接続し
た第１のインバータ２５、及び第２のトランスファ・ゲ
ート２６に接続される。第１のインバータ２５の出力
は、第１のインバータと同様に並列に接続されている第
２のインバータ２９に入力される。第２のインバータ２
９の出力は、第２のトランスファ・ゲート２６に入力さ
れる。第１のトランスファ・ゲート２２及び第２のトラ
ンスファ・ゲート２６には反転クロック信号が接続され
る。
ら入力されたデータＤを混合閾値インバータ２１を介し
て取り込む。第１のトランスファ・ゲート２２は高閾値
インバータ２４と混合閾値インバータ２３を並列接続し
た第１のインバータ２５、及び第２のトランスファ・ゲ
ート２６に接続される。第１のインバータ２５の出力
は、第１のインバータと同様に並列に接続されている第
２のインバータ２９に入力される。第２のインバータ２
９の出力は、第２のトランスファ・ゲート２６に入力さ
れる。第１のトランスファ・ゲート２２及び第２のトラ
ンスファ・ゲート２６には反転クロック信号が接続され
る。
【００１４】次にラッチ回路３１は、前段のラッチ回路
３０からの出力を取り込む。第３のトランスファ・ゲー
ト３２は、高閾値インバータ３４と混合閾値インバータ
３５を並列接続した第３のインバータ４０、及び第４の
トランスファ・ゲート３８、反転信号用のインバータ３
３に接続される。第３のインバータ４０は、第４のイン
バータ４１に接続され、第４のインバータ４１の出力は
第４のトランスファ・ゲート３８に入力される。第３の
トランスファ・ゲート３２及び、第４のトランスファ・
ゲート３８には反転クロック信号が接続される。
３０からの出力を取り込む。第３のトランスファ・ゲー
ト３２は、高閾値インバータ３４と混合閾値インバータ
３５を並列接続した第３のインバータ４０、及び第４の
トランスファ・ゲート３８、反転信号用のインバータ３
３に接続される。第３のインバータ４０は、第４のイン
バータ４１に接続され、第４のインバータ４１の出力は
第４のトランスファ・ゲート３８に入力される。第３の
トランスファ・ゲート３２及び、第４のトランスファ・
ゲート３８には反転クロック信号が接続される。
【００１５】上記のような構成のラッチ回路を構成する
トランスファ・ゲートは、図３（ａ）に示すように低閾
値電圧のＭＯＳトランジスタＴ1 ，Ｔ2 を用いて、各ト
ランジスタのゲートにクロック信号を入力する。
トランスファ・ゲートは、図３（ａ）に示すように低閾
値電圧のＭＯＳトランジスタＴ1 ，Ｔ2 を用いて、各ト
ランジスタのゲートにクロック信号を入力する。
【００１６】次に、インバータ回路は図３（ｂ）に示す
ように、低閾値電圧のＭＯＳトランジスタＴ3 ，Ｔ4 を
用いたＣＭＯＳインバータの低電源ノードと外部低電位
電源間に、高閾値電圧の外部ｎＭＯＳトランジスタＴ5
を接続している。外部高電位電源ＶDDとインバータの高
電源ノードの間に、高閾値電圧の外部ｐＭＯＳトランジ
スタＴ6 を接続している。
ように、低閾値電圧のＭＯＳトランジスタＴ3 ，Ｔ4 を
用いたＣＭＯＳインバータの低電源ノードと外部低電位
電源間に、高閾値電圧の外部ｎＭＯＳトランジスタＴ5
を接続している。外部高電位電源ＶDDとインバータの高
電源ノードの間に、高閾値電圧の外部ｐＭＯＳトランジ
スタＴ6 を接続している。
【００１７】図２のラッチ回路３０に示す混合閾値イン
バータ２３、２７の各々外部ｎＭＯＳトランジスタＴ5
のゲートには制御信号である高レベル選択信号ＣＳが、
外部ｐＭＯＳトランジスタＴ6 のゲートには、制御信号
である低レベル選択信号ＣＳＢが入力される。また、そ
の混合閾値インバータ２３、２７と並列にそれぞれ高閾
値電圧のＭＯＳトランジスタＴ7 ，Ｔ8 で構成した高閾
値ＣＭＯＳインバータ２４、２８が接続される。ラッチ
回路３１についても同様である。
バータ２３、２７の各々外部ｎＭＯＳトランジスタＴ5
のゲートには制御信号である高レベル選択信号ＣＳが、
外部ｐＭＯＳトランジスタＴ6 のゲートには、制御信号
である低レベル選択信号ＣＳＢが入力される。また、そ
の混合閾値インバータ２３、２７と並列にそれぞれ高閾
値電圧のＭＯＳトランジスタＴ7 ，Ｔ8 で構成した高閾
値ＣＭＯＳインバータ２４、２８が接続される。ラッチ
回路３１についても同様である。
【００１８】次に、本発明の第１の実施例の動作を説明
する。まず、制御信号の高レベル選択信号ＣＳと低レベ
ル選択信号ＣＳＢが選択された場合について説明する。
混合閾値インバータの外部ｎＭＯＳトランジスタＴ5 及
び外部ｐＭＯＳトランジスタＴ6 が導通状態となり、低
閾値電圧のＭＯＳトランジスタＴ3 ，Ｔ4 で構成したＣ
ＭＯＳインバータ及び、低閾値電圧のトランスファ・ゲ
ートが動作するため、高速のＤＦＦ動作が可能となる。
する。まず、制御信号の高レベル選択信号ＣＳと低レベ
ル選択信号ＣＳＢが選択された場合について説明する。
混合閾値インバータの外部ｎＭＯＳトランジスタＴ5 及
び外部ｐＭＯＳトランジスタＴ6 が導通状態となり、低
閾値電圧のＭＯＳトランジスタＴ3 ，Ｔ4 で構成したＣ
ＭＯＳインバータ及び、低閾値電圧のトランスファ・ゲ
ートが動作するため、高速のＤＦＦ動作が可能となる。
【００１９】次に、制御信号ＣＳ，ＣＳＢが非選択時の
場合について説明する。混合閾値インバータの外部ｎＭ
ＯＳトランジスタＴ5 及び、外部ｐＭＯＳトランジスタ
Ｔ6が非導通状態となるため、低閾値電圧のＭＯＳトラ
ンジスタＴ3 ，Ｔ4 で構成したＣＭＯＳインバータは、
非動作状態となる。このとき、混合閾値インバータと並
列に接続された高閾値インバータがデータを保持するた
めに、ラッチ回路のデータは破壊されない。例えば、ラ
ッチ回路３０については、高閾値インバータ２４と並列
に接続されている混合閾値インバータ２３から構成され
るインバータ２５、及び高閾値インバータ２８と並列に
接続されている混合閾値インバータ２７から構成される
インバータ２９によりラッチ回路３０のデータは確保さ
れる。また、高閾値電圧の外部ｎＭＯＳトランジスタＴ
5 及び外部ｐＭＯＳトランジスタＴ6 のみが外部電源線
に接続されいてるため、非動作時の消費電力の増大はな
い。
場合について説明する。混合閾値インバータの外部ｎＭ
ＯＳトランジスタＴ5 及び、外部ｐＭＯＳトランジスタ
Ｔ6が非導通状態となるため、低閾値電圧のＭＯＳトラ
ンジスタＴ3 ，Ｔ4 で構成したＣＭＯＳインバータは、
非動作状態となる。このとき、混合閾値インバータと並
列に接続された高閾値インバータがデータを保持するた
めに、ラッチ回路のデータは破壊されない。例えば、ラ
ッチ回路３０については、高閾値インバータ２４と並列
に接続されている混合閾値インバータ２３から構成され
るインバータ２５、及び高閾値インバータ２８と並列に
接続されている混合閾値インバータ２７から構成される
インバータ２９によりラッチ回路３０のデータは確保さ
れる。また、高閾値電圧の外部ｎＭＯＳトランジスタＴ
5 及び外部ｐＭＯＳトランジスタＴ6 のみが外部電源線
に接続されいてるため、非動作時の消費電力の増大はな
い。
【００２０】図４は本発明の第２の実施例を示す。本実
施例は、第１の実施例の高閾値トランジスタと低閾値ト
ランジスタから構成される混合閾値インバータを低閾値
トランジスタにより構成される低閾値インバータとし、
さらに、各混合閾値インバータの外部トランジスタをＤ
ＦＦ回路ブロックで１つの外部ｎＭＯＳトランジスタＴ
9 及び外部ｐＭＯＳトランジスタＴ10にまとめたもので
ある。同図（Ａ）はラッチ回路の構成を示し、同図
（Ｂ）は同図（Ａ）における低閾値インバータのトラン
ジスタの構成を示す。
施例は、第１の実施例の高閾値トランジスタと低閾値ト
ランジスタから構成される混合閾値インバータを低閾値
トランジスタにより構成される低閾値インバータとし、
さらに、各混合閾値インバータの外部トランジスタをＤ
ＦＦ回路ブロックで１つの外部ｎＭＯＳトランジスタＴ
9 及び外部ｐＭＯＳトランジスタＴ10にまとめたもので
ある。同図（Ａ）はラッチ回路の構成を示し、同図
（Ｂ）は同図（Ａ）における低閾値インバータのトラン
ジスタの構成を示す。
【００２１】同図（Ａ）において、ラッチ回路４３は、
トランスファ・ゲート４５、４８、高閾値インバータ４
６、５０、低閾値インバータ４７、４９より構成され
る。また、ラッチ回路４４は、トランスファ・ゲート５
１、５４、高閾値インバータ５２、５６、低閾値インバ
ータ５３、５５より構成される。インバータ５８は、反
転信号のバッファであり、反転信号
トランスファ・ゲート４５、４８、高閾値インバータ４
６、５０、低閾値インバータ４７、４９より構成され
る。また、ラッチ回路４４は、トランスファ・ゲート５
１、５４、高閾値インバータ５２、５６、低閾値インバ
ータ５３、５５より構成される。インバータ５８は、反
転信号のバッファであり、反転信号
【数４】 を出力する。インバータ５７は、正転信号のバッファで
あり、出力信号Ｑを出力する。このうち、低閾値インバ
ータ４７、４９、５３、５５は、低閾値ＭＯＳトランジ
スタＴ11，Ｔ12により構成される。
あり、出力信号Ｑを出力する。このうち、低閾値インバ
ータ４７、４９、５３、５５は、低閾値ＭＯＳトランジ
スタＴ11，Ｔ12により構成される。
【００２２】これらのラッチ回路４３、４４のノードの
一方に、外部ｐＭＯＳトランジスタＴ10のドレインが接
続され、ゲートには低レベル選択信号ＣＳＢが入力さ
れ、ソースには、外部高電位電源ＶDDが接続される。他
方のノードには、外部ｎＭＯＳトランジスタＴ9 のソー
スが接続され、ゲートには高レベル選択信号ＣＳが入力
され、ドレインは接地される。
一方に、外部ｐＭＯＳトランジスタＴ10のドレインが接
続され、ゲートには低レベル選択信号ＣＳＢが入力さ
れ、ソースには、外部高電位電源ＶDDが接続される。他
方のノードには、外部ｎＭＯＳトランジスタＴ9 のソー
スが接続され、ゲートには高レベル選択信号ＣＳが入力
され、ドレインは接地される。
【００２３】本実施例のように外部電源に接続される外
部トランジスタをまとめることにより、トランジスタ数
を削減でき、小面積化を図ることができる。
部トランジスタをまとめることにより、トランジスタ数
を削減でき、小面積化を図ることができる。
【００２４】図５は、本発明の効果を示すグラフであ
る。同グラフの縦軸は、ラッチ回路を正常に動作させる
クロック信号（ＣＫ）の最高周波数である最高トグル周
波数（MHz)を示し、横軸は、電源電圧ＶDDを示す。グラ
フＰは本発明の回路を用いた場合を示し、グラフＱは従
来の回路を用いた場合を示す。
る。同グラフの縦軸は、ラッチ回路を正常に動作させる
クロック信号（ＣＫ）の最高周波数である最高トグル周
波数（MHz)を示し、横軸は、電源電圧ＶDDを示す。グラ
フＰは本発明の回路を用いた場合を示し、グラフＱは従
来の回路を用いた場合を示す。
【００２５】電源電圧が１Ｖの場合、本発明の回路を用
いた場合に最高トグル周波数は、５００MHz となる。従
来の回路を用いた場合は、１００MHz であるから、本発
明の回路を用いた場合には、非動作時の消費電力を増加
させることなく、ＤＦＦ回路の最高トグル周波数を従来
の回路の５倍に上昇できる。
いた場合に最高トグル周波数は、５００MHz となる。従
来の回路を用いた場合は、１００MHz であるから、本発
明の回路を用いた場合には、非動作時の消費電力を増加
させることなく、ＤＦＦ回路の最高トグル周波数を従来
の回路の５倍に上昇できる。
【００２６】
【発明の効果】上述のように、本発明の論理回路によれ
ば、閾値電圧の小さいトランジスタを用いるため、電源
電圧が低下しても高速化できる。また、非動作時には、
閾値電圧の大きいトランジスタで論理回路を非導通状態
にできるため、消費電力を削減できる。
ば、閾値電圧の小さいトランジスタを用いるため、電源
電圧が低下しても高速化できる。また、非動作時には、
閾値電圧の大きいトランジスタで論理回路を非導通状態
にできるため、消費電力を削減できる。
【図１】本発明の基本構成図である。
【図２】本発明の第１の実施例のラッチ回路の例を示す
図である。
図である。
【図３】図２のトランスファ・ゲート及びインバータを
構成するトランジスタを示す図である。
構成するトランジスタを示す図である。
【図４】本発明の第２の実施例を示す図である。
【図５】本発明の効果を示すグラフである。
【図６】従来のラッチ回路の例であるＤＦＦ回路構成図
である。
である。
１，２０ 入力端子 ２，６，２２，２６，３２，３８，４５，４８，５１，
５４ トランスファ・ゲート ３，７，２１，２３，２７，３５，３６，４７，４９，
５３，５５ 混合閾値インバータ ４，８，２４，２８，３４，３７，４６，５０，５２，
５６ 高閾値インバータ ５，２５ 第１のインバータ ９、２９ 第２のインバータ ３０，３１，４３，４４ ラッチ回路 ３３，５８，７１ 反転信号用バッファのインバータ ３９，５７，７２ 正転信号用バッファのインバータ ４０ 第３のインバータ ４１ 第４のインバータ Ｔ1 ，Ｔ2 低閾値ＭＯＳトランジスタ Ｔ3 ，Ｔ4 低閾値ＭＯＳトランジスタ Ｔ5 高閾値外部ｎＭＯＳトランジスタ Ｔ6 高閾値外部ｐＭＯＳトランジスタ Ｔ7 ，Ｔ8 高閾値ＭＯＳトランジスタ Ｔ9 高閾値外部ｎＭＯＳトランジスタ Ｔ10 高閾値外部ｐＭＯＳトランジスタ Ｔ11，Ｔ12 低閾値ＭＯＳトランジスタ
５４ トランスファ・ゲート ３，７，２１，２３，２７，３５，３６，４７，４９，
５３，５５ 混合閾値インバータ ４，８，２４，２８，３４，３７，４６，５０，５２，
５６ 高閾値インバータ ５，２５ 第１のインバータ ９、２９ 第２のインバータ ３０，３１，４３，４４ ラッチ回路 ３３，５８，７１ 反転信号用バッファのインバータ ３９，５７，７２ 正転信号用バッファのインバータ ４０ 第３のインバータ ４１ 第４のインバータ Ｔ1 ，Ｔ2 低閾値ＭＯＳトランジスタ Ｔ3 ，Ｔ4 低閾値ＭＯＳトランジスタ Ｔ5 高閾値外部ｎＭＯＳトランジスタ Ｔ6 高閾値外部ｐＭＯＳトランジスタ Ｔ7 ，Ｔ8 高閾値ＭＯＳトランジスタ Ｔ9 高閾値外部ｎＭＯＳトランジスタ Ｔ10 高閾値外部ｐＭＯＳトランジスタ Ｔ11，Ｔ12 低閾値ＭＯＳトランジスタ
Claims (2)
- 【請求項１】 低閾値電圧のトランジスタを用いたトラ
ンスファ・ゲート、高閾値電圧のトランジスタを用いた
高閾値インバータ及び高閾値電圧と低閾値電圧の２種類
の閾値電圧を用いた混合閾値インバータで構成されるラ
ッチ回路において、 第１のトランスファ・ゲートを高閾値インバータと混合
閾値インバータを並列接続した第１のインバータ及び、
第２のトランスファ・ゲートに接続し、 前記第１のインバータを高閾値インバータと混合閾値イ
ンバータを並列接続した第２のインバータに接続し、 前記第２のインバータを前記第２のトランスファ・ゲー
トに接続し、 前記第１及び第２のトランスファ・ゲートに反転クロッ
ク信号を入力することを特徴とする論理回路。 - 【請求項２】 前記混合閾値インバータに低閾値電圧ト
ランジスタを用いた低閾値インバータ回路の電源ノード
と外部電源線の間に高閾値電圧トランジスタを接続し、
該高閾値電圧トランジスタのゲートには制御信号を入力
することを特徴とする請求項１記載の論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017537A JPH05218850A (ja) | 1992-02-03 | 1992-02-03 | 論理回路 |
| JP4337898A JP2631335B2 (ja) | 1991-11-26 | 1992-11-26 | 論理回路 |
| US08/333,235 US5486774A (en) | 1991-11-26 | 1994-11-02 | CMOS logic circuits having low and high-threshold voltage transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017537A JPH05218850A (ja) | 1992-02-03 | 1992-02-03 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218850A true JPH05218850A (ja) | 1993-08-27 |
Family
ID=11946670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4017537A Pending JPH05218850A (ja) | 1991-11-26 | 1992-02-03 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218850A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2777138A1 (fr) * | 1998-04-06 | 1999-10-08 | France Etat | Procede et dispositif de traitement d'informations binaires |
| US7129741B2 (en) | 1997-12-26 | 2006-10-31 | Renesas Technology Corp. | Semiconductor integrated circuit device, storage medium on which cell library is stored and designing method for semiconductor integrated circuit |
| US8174872B2 (en) | 2007-12-06 | 2012-05-08 | Nec Corporation | Nonvolatile latch circuit |
| US8243502B2 (en) | 2007-12-14 | 2012-08-14 | Nec Corporation | Nonvolatile latch circuit and logic circuit using the same |
-
1992
- 1992-02-03 JP JP4017537A patent/JPH05218850A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7129741B2 (en) | 1997-12-26 | 2006-10-31 | Renesas Technology Corp. | Semiconductor integrated circuit device, storage medium on which cell library is stored and designing method for semiconductor integrated circuit |
| FR2777138A1 (fr) * | 1998-04-06 | 1999-10-08 | France Etat | Procede et dispositif de traitement d'informations binaires |
| EP0949761A1 (fr) * | 1998-04-06 | 1999-10-13 | ETAT FRANCAIS Représenté par le délégué général pour l'armement | Procédé et dispositif de traitement d'informations binaires |
| US8174872B2 (en) | 2007-12-06 | 2012-05-08 | Nec Corporation | Nonvolatile latch circuit |
| US8243502B2 (en) | 2007-12-14 | 2012-08-14 | Nec Corporation | Nonvolatile latch circuit and logic circuit using the same |
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