JPH08195650A - マスタスレーブ方式フリップフロップ回路 - Google Patents
マスタスレーブ方式フリップフロップ回路Info
- Publication number
- JPH08195650A JPH08195650A JP7020951A JP2095195A JPH08195650A JP H08195650 A JPH08195650 A JP H08195650A JP 7020951 A JP7020951 A JP 7020951A JP 2095195 A JP2095195 A JP 2095195A JP H08195650 A JPH08195650 A JP H08195650A
- Authority
- JP
- Japan
- Prior art keywords
- data
- loop circuit
- master
- closed loop
- slave
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the master-slave type
- H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the master-slave type
Abstract
(57)【要約】
【目的】スタティック型のマスタスレーブ方式フリップ
フロップ回路において、クロックが変化しデータが出力
されるまでの伝送遅延時間を低減し高速動作を実現す
る。 【構成】双方向転送ゲート6とインバータ12、13か
らなるマスタ側閉ループ回路に保持されているデータ及
び反転データを、それぞれ双方向転送ゲート7、8を介
して、双方向転送ゲート9とインバータ14、15から
なるスレーブ側閉ループ回路に供給する回路構成を備え
たスタティック型のマスタスレーブ方式フリップフロッ
プ回路。
フロップ回路において、クロックが変化しデータが出力
されるまでの伝送遅延時間を低減し高速動作を実現す
る。 【構成】双方向転送ゲート6とインバータ12、13か
らなるマスタ側閉ループ回路に保持されているデータ及
び反転データを、それぞれ双方向転送ゲート7、8を介
して、双方向転送ゲート9とインバータ14、15から
なるスレーブ側閉ループ回路に供給する回路構成を備え
たスタティック型のマスタスレーブ方式フリップフロッ
プ回路。
Description
【0001】
【産業上の利用分野】本発明はマスタスレーブ方式フリ
ップフロップ回路に関し、特に高速動作するスタティッ
ク型のマスタスレーブ方式フリップフロップ回路に関す
る。
ップフロップ回路に関し、特に高速動作するスタティッ
ク型のマスタスレーブ方式フリップフロップ回路に関す
る。
【0002】
【従来の技術】情報化社会の進展に伴いデータ処理の高
速化が望まれており、この実現のためにはLSIの動作
速度を向上することが必要とされる。こうした動向に対
応して、LSIの基本的な構成要素であるフリップフロ
ップの高速化要求が高まっている。特に動作の安定性に
優れ、最も一般的に用いられているスタティック型マス
タスレーブ方式フリップフロップの高速化は非常に有用
である。
速化が望まれており、この実現のためにはLSIの動作
速度を向上することが必要とされる。こうした動向に対
応して、LSIの基本的な構成要素であるフリップフロ
ップの高速化要求が高まっている。特に動作の安定性に
優れ、最も一般的に用いられているスタティック型マス
タスレーブ方式フリップフロップの高速化は非常に有用
である。
【0003】従来、スタティック型マスタスレーブ方式
フリップフロップ回路(単に「FF回路」と略記する)
としては、例えば特開昭63−211914号公報に記
載のものがある。なお、同公報に開示されたマスタスレ
ーブ方式フリップフロップ回路はマスタ側閉ループ回路
とスレーブ側閉ループ回路で素子を共有化することによ
り高集積化を図ったものである。
フリップフロップ回路(単に「FF回路」と略記する)
としては、例えば特開昭63−211914号公報に記
載のものがある。なお、同公報に開示されたマスタスレ
ーブ方式フリップフロップ回路はマスタ側閉ループ回路
とスレーブ側閉ループ回路で素子を共有化することによ
り高集積化を図ったものである。
【0004】前記公報において従来のマスタスレーブ方
式フリップフロップ回路として記載された技術内容を第
1の従来例として、図6を参照して説明する。
式フリップフロップ回路として記載された技術内容を第
1の従来例として、図6を参照して説明する。
【0005】図6において、48はデータ入力端子、4
9はクロック入力端子、50はデータ出力端子、51は
反転データ出力端子、52〜55は双方向転送ゲート、
56〜63はインバータである。
9はクロック入力端子、50はデータ出力端子、51は
反転データ出力端子、52〜55は双方向転送ゲート、
56〜63はインバータである。
【0006】また、図7は、図6のFF回路の構成要素
の一つである双方向転送ゲートをトランジスタレベルの
回路図で示したものである。
の一つである双方向転送ゲートをトランジスタレベルの
回路図で示したものである。
【0007】図7において、64は電源端子、65は接
地端子、66及び67は双方向端子、68はクロック入
力端子、69は反転クロック入力端子、70はPチャネ
ルMOSトランジスタ、71はNチャネルMOSトラン
ジスタである。
地端子、66及び67は双方向端子、68はクロック入
力端子、69は反転クロック入力端子、70はPチャネ
ルMOSトランジスタ、71はNチャネルMOSトラン
ジスタである。
【0008】図7に示す双方向転送ゲートにおいて、ク
ロック入力端子68を低レベル(「Lレベル」という)
に、反転クロック入力端子69を高レベル(「Hレベ
ル」という)にすると、PチャネルMOSトランジスタ
70とNチャネルMOSトランジスタ71は共にオン状
態となり、双方向端子66と67との間で信号の伝搬が
可能となる。
ロック入力端子68を低レベル(「Lレベル」という)
に、反転クロック入力端子69を高レベル(「Hレベ
ル」という)にすると、PチャネルMOSトランジスタ
70とNチャネルMOSトランジスタ71は共にオン状
態となり、双方向端子66と67との間で信号の伝搬が
可能となる。
【0009】逆に、クロック入力端子68をHレベル、
反転クロック入力端子69をLレベルとすると、Pチャ
ネルMOSトランジスタ70とNチャネルMOSトラン
ジスタ71は共にオフ状態となり、双方向端子66、6
7はハイインピーダンス状態となる。以下では、上述の
ように双方向転送ゲートが導通状態となり信号伝搬が可
能な状態をオン状態、ハイインピーダンス状態となり信
号伝搬が不可能な状態をオフ状態という。
反転クロック入力端子69をLレベルとすると、Pチャ
ネルMOSトランジスタ70とNチャネルMOSトラン
ジスタ71は共にオフ状態となり、双方向端子66、6
7はハイインピーダンス状態となる。以下では、上述の
ように双方向転送ゲートが導通状態となり信号伝搬が可
能な状態をオン状態、ハイインピーダンス状態となり信
号伝搬が不可能な状態をオフ状態という。
【0010】従って、図6のFF回路のクロック入力端
子49をLレベルとすると、クロック信号(Φ)はLレ
ベル、反転クロック信号(Φ ̄)はHレベルとなり、こ
のため、双方向転送ゲート52、55がオン状態、双方
向転送ゲート53、54がオフ状態となり、双方向転送
ゲート53、インバータ58、59からなるマスタ側閉
ループ回路はデータがスルーの状態となり、双方向転送
ゲート55、インバータ60、61からなるスレーブ側
閉ループ回路はラッチ状態となり、この時、データ出力
端子50、反転データ出力端子51には、データ入力端
子48に入力される入力信号に依存せず、常にスレーブ
側閉ループ回路にラッチされている信号が出力される。
子49をLレベルとすると、クロック信号(Φ)はLレ
ベル、反転クロック信号(Φ ̄)はHレベルとなり、こ
のため、双方向転送ゲート52、55がオン状態、双方
向転送ゲート53、54がオフ状態となり、双方向転送
ゲート53、インバータ58、59からなるマスタ側閉
ループ回路はデータがスルーの状態となり、双方向転送
ゲート55、インバータ60、61からなるスレーブ側
閉ループ回路はラッチ状態となり、この時、データ出力
端子50、反転データ出力端子51には、データ入力端
子48に入力される入力信号に依存せず、常にスレーブ
側閉ループ回路にラッチされている信号が出力される。
【0011】一方、クロック入力端子49をHレベルと
すると、双方向転送ゲート52、55がオフ状態、双方
向転送ゲート53、54がオン状態となり、マスタ側閉
ループ回路はラッチ状態とされ、スレーブ側閉ループ回
路はスルー状態となり、この時、データ出力端子50、
反転データ出力端子51には、データ入力端子48に入
力される入力信号に依存せず、常にマスタ側閉ループ回
路にラッチされている信号が出力される。
すると、双方向転送ゲート52、55がオフ状態、双方
向転送ゲート53、54がオン状態となり、マスタ側閉
ループ回路はラッチ状態とされ、スレーブ側閉ループ回
路はスルー状態となり、この時、データ出力端子50、
反転データ出力端子51には、データ入力端子48に入
力される入力信号に依存せず、常にマスタ側閉ループ回
路にラッチされている信号が出力される。
【0012】よって、クロック入力端子49がLレベル
からHレベルに遷移すると、データ入力端子48、双方
向転送ゲート52を介してマスタ側閉ループ回路に入力
していたデータ入力信号が、マスタ側閉ループ回路にラ
ッチされると共にデータ出力端子50、反転データ出力
端子51に出力され、クロック入力端子49がHレベル
からLレベルに遷移すると、マスタ側閉ループ回路にラ
ッチされていたデータがスレーブ側閉ループ回路にラッ
チされると共にデータ出力端子50、反転データ出力端
子51に出力され、クロック入力端子49がHレベルの
時のデータ出力状態を保持することにより、FF回路動
作を達成する。
からHレベルに遷移すると、データ入力端子48、双方
向転送ゲート52を介してマスタ側閉ループ回路に入力
していたデータ入力信号が、マスタ側閉ループ回路にラ
ッチされると共にデータ出力端子50、反転データ出力
端子51に出力され、クロック入力端子49がHレベル
からLレベルに遷移すると、マスタ側閉ループ回路にラ
ッチされていたデータがスレーブ側閉ループ回路にラッ
チされると共にデータ出力端子50、反転データ出力端
子51に出力され、クロック入力端子49がHレベルの
時のデータ出力状態を保持することにより、FF回路動
作を達成する。
【0013】上記構成の第1の従来例のFF回路に対
し、動作速度の向上を目的として改良を施した第2の従
来例のFF回路を図8に示す。
し、動作速度の向上を目的として改良を施した第2の従
来例のFF回路を図8に示す。
【0014】図8において、72はデータ入力端子、7
3はクロック入力端子、74はデータ出力端子、75は
反転データ出力端子、76〜79は双方向転送ゲート、
80〜85はインバータをそれぞれ示している。
3はクロック入力端子、74はデータ出力端子、75は
反転データ出力端子、76〜79は双方向転送ゲート、
80〜85はインバータをそれぞれ示している。
【0015】図8に示すように、第2の従来例のFF回
路は、前記第1の従来例のFF回路における出力最終段
のインバータ62、63を削除し、スレーブ側閉ループ
回路に直接データ出力端子74、反転データ出力端子7
5を接続した構成となっている。
路は、前記第1の従来例のFF回路における出力最終段
のインバータ62、63を削除し、スレーブ側閉ループ
回路に直接データ出力端子74、反転データ出力端子7
5を接続した構成となっている。
【0016】また、第2の従来例のFF回路では、クロ
ック入力端子73に入力するクロック信号の遷移状態に
おいて、双方向転送ゲート76、77、78が一時的に
全てオン状態となっても、データ入力端子72に入力さ
れた入力信号がデータ出力端子74、反転データ出力端
子75に直接出力されないように、データ入力端子72
とデータ出力端子74、反転データ出力端子75との間
には必ずインバータが存在する構成となっている。
ック入力端子73に入力するクロック信号の遷移状態に
おいて、双方向転送ゲート76、77、78が一時的に
全てオン状態となっても、データ入力端子72に入力さ
れた入力信号がデータ出力端子74、反転データ出力端
子75に直接出力されないように、データ入力端子72
とデータ出力端子74、反転データ出力端子75との間
には必ずインバータが存在する構成となっている。
【0017】上記改良により、第1の従来例のFF回路
では、クロック入力端子がLレベルからHレベルとなり
マスタ側閉ループ回路にラッチされた信号は、双方向転
送ゲート54、インバータ60、62を介してデータ出
力端子50に、また双方向転送ゲート54、インバータ
60、61、63を介して反転データ出力端子51に出
力されるのに対し、第2の従来例のFF回路では、マス
タ側閉ループ回路にラッチされた信号は、双方向転送ゲ
ート78、インバータ84を介してデータ出力端子74
に、また双方向転送ゲート78を介して反転データ出力
端子75に出力されるため、クロック信号がLレベルか
らHレベルとなりデータが出力されるまでの信号伝搬遅
延時間が低減され高速動作が可能とされている。
では、クロック入力端子がLレベルからHレベルとなり
マスタ側閉ループ回路にラッチされた信号は、双方向転
送ゲート54、インバータ60、62を介してデータ出
力端子50に、また双方向転送ゲート54、インバータ
60、61、63を介して反転データ出力端子51に出
力されるのに対し、第2の従来例のFF回路では、マス
タ側閉ループ回路にラッチされた信号は、双方向転送ゲ
ート78、インバータ84を介してデータ出力端子74
に、また双方向転送ゲート78を介して反転データ出力
端子75に出力されるため、クロック信号がLレベルか
らHレベルとなりデータが出力されるまでの信号伝搬遅
延時間が低減され高速動作が可能とされている。
【0018】
【発明が解決しようとする課題】しかしながら、前記従
来のFF回路においては、クロック入力端子がLレベル
からHレベルに遷移しデータが出力される際、データ出
力までの信号伝搬遅延時間と反転データ出力までの信号
伝搬遅延時間を比較すると、どちらか一方が他方よりも
信号伝搬遅延時間が長くなるという問題を有する。
来のFF回路においては、クロック入力端子がLレベル
からHレベルに遷移しデータが出力される際、データ出
力までの信号伝搬遅延時間と反転データ出力までの信号
伝搬遅延時間を比較すると、どちらか一方が他方よりも
信号伝搬遅延時間が長くなるという問題を有する。
【0019】これは、マスタ側閉ループ回路からスレー
ブ側閉ループ回路へのデータ入力制御を行うただ一つの
データ転送素子から入力される信号を論理ゲートで論理
反転することにより、データ出力端子および反転データ
出力端子へ出力する信号を生成していることに起因して
いる。
ブ側閉ループ回路へのデータ入力制御を行うただ一つの
データ転送素子から入力される信号を論理ゲートで論理
反転することにより、データ出力端子および反転データ
出力端子へ出力する信号を生成していることに起因して
いる。
【0020】上記問題点を前記第2の従来例のFF回路
を例として説明すると、上述したように、マスタ側閉ル
ープ回路にラッチされた信号は、双方向転送ゲート78
及びインバータ84を介してデータ出力端子74に、ま
た双方向転送ゲート78を介して反転データ出力端子7
5に出力されるため、データ出力までの信号伝搬遅延時
間は、反転データ出力までの信号伝搬時間よりもインバ
ータ一段分長くなる。
を例として説明すると、上述したように、マスタ側閉ル
ープ回路にラッチされた信号は、双方向転送ゲート78
及びインバータ84を介してデータ出力端子74に、ま
た双方向転送ゲート78を介して反転データ出力端子7
5に出力されるため、データ出力までの信号伝搬遅延時
間は、反転データ出力までの信号伝搬時間よりもインバ
ータ一段分長くなる。
【0021】本発明は上記問題点に鑑みてなされたもの
であって、スタティック型のマスタスレーブ方式フリッ
プフロップ回路において、クロックが変化しデータが出
力されるまでの伝搬遅延時間を低減し、高速動作を実現
することを目的とする。
であって、スタティック型のマスタスレーブ方式フリッ
プフロップ回路において、クロックが変化しデータが出
力されるまでの伝搬遅延時間を低減し、高速動作を実現
することを目的とする。
【0022】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、クロック信号によりデータ転送状態とハ
イインピーダンス状態とが切替制御される、少なくとも
第1及び第2のデータ転送素子を備えたマスタスレーブ
方式のフリップフロップ回路であって、第1のデータ転
送素子は、その入力端がマスタ側閉ループ回路内の第1
のノードに接続されると共に、その出力端がスレーブ側
閉ループ回路内の第2のノードに接続され、第2のデー
タ転送素子は、その入力端が該第1のノードと逆相とな
るマスタ側閉ループ回路内の第3のノードに接続される
と共に、その出力端が該第2のノードと逆相となるスレ
ーブ側閉ループ回路内の第4のノードに接続されてなる
ことを特徴とするマスタスレーブ方式フリップフロップ
回路を提供する。
め、本発明は、クロック信号によりデータ転送状態とハ
イインピーダンス状態とが切替制御される、少なくとも
第1及び第2のデータ転送素子を備えたマスタスレーブ
方式のフリップフロップ回路であって、第1のデータ転
送素子は、その入力端がマスタ側閉ループ回路内の第1
のノードに接続されると共に、その出力端がスレーブ側
閉ループ回路内の第2のノードに接続され、第2のデー
タ転送素子は、その入力端が該第1のノードと逆相とな
るマスタ側閉ループ回路内の第3のノードに接続される
と共に、その出力端が該第2のノードと逆相となるスレ
ーブ側閉ループ回路内の第4のノードに接続されてなる
ことを特徴とするマスタスレーブ方式フリップフロップ
回路を提供する。
【0023】また、本発明は、好ましい態様として、請
求項2以降に記載される構成のマスタスレーブ方式フリ
ップフロップ回路を提供する。すなわち、本発明におい
ては、第1及び第2のデータ転送素子は、好ましくは、
双方向転送ゲートから構成される。あるいは、第1及び
第2のデータ転送素子は、クロックドインバータで構成
してもよい。
求項2以降に記載される構成のマスタスレーブ方式フリ
ップフロップ回路を提供する。すなわち、本発明におい
ては、第1及び第2のデータ転送素子は、好ましくは、
双方向転送ゲートから構成される。あるいは、第1及び
第2のデータ転送素子は、クロックドインバータで構成
してもよい。
【0024】本発明は、マスタ側閉ループ回路とスレー
ブ側閉ループ回路との間に転送ゲートを別途設け、マス
タ側閉ループ回路に保持されるデータとその反転データ
とが、二つの転送ゲートを介してそれぞれスレーブ側閉
ループ回路のデータ出力端子に接続されるノードと反転
データ出力端子に接続されるノードとに供給されるよう
に構成されたことを特徴としている。
ブ側閉ループ回路との間に転送ゲートを別途設け、マス
タ側閉ループ回路に保持されるデータとその反転データ
とが、二つの転送ゲートを介してそれぞれスレーブ側閉
ループ回路のデータ出力端子に接続されるノードと反転
データ出力端子に接続されるノードとに供給されるよう
に構成されたことを特徴としている。
【0025】
【作用】本発明によれば、マスタ側閉ループ回路に入力
し保持されているデータとその反転データとを二つのデ
ータ転送素子を介してそれぞれスレーブ側閉ループ回路
に同一のタイミングで供給するように構成したことによ
り、クロック立ち上がりからデータ出力までの信号伝搬
遅延時間及び反転データ出力までの信号伝搬遅延時間を
低減することが可能とされ、高速動作のFF回路を実現
するものである。
し保持されているデータとその反転データとを二つのデ
ータ転送素子を介してそれぞれスレーブ側閉ループ回路
に同一のタイミングで供給するように構成したことによ
り、クロック立ち上がりからデータ出力までの信号伝搬
遅延時間及び反転データ出力までの信号伝搬遅延時間を
低減することが可能とされ、高速動作のFF回路を実現
するものである。
【0026】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【0027】
【実施例1】本発明の第1の実施例について図面を参照
して説明する。図1は本発明の第1の実施例に係るスタ
ティック型マスタスレーブ方式フリップフロップ回路
(単に「FF回路」と略記する)の構成を示したもので
ある。
して説明する。図1は本発明の第1の実施例に係るスタ
ティック型マスタスレーブ方式フリップフロップ回路
(単に「FF回路」と略記する)の構成を示したもので
ある。
【0028】図1において、1はデータ入力端子、2は
クロック入力端子、3はデータ出力端子、4は反転デー
タ出力端子、5〜9は双方向転送ゲート、10〜15は
インバータであり、インバータ12の出力端を双方向転
送ゲート7を介してインバータ14の入力端へ、またイ
ンバータ13の出力端を双方向転送ゲート8を介してイ
ンバータ15の入力端へ接続することにより、マスタ側
閉ループ回路に入力し保持されているデータとその反転
データを、それぞれ双方向転送ゲートを介して、スレー
ブ側閉ループ回路に供給している。以下に、本実施例に
係るFF回路の動作を図1の回路図と、図2に示すタイ
ムチャートを用いて説明する。
クロック入力端子、3はデータ出力端子、4は反転デー
タ出力端子、5〜9は双方向転送ゲート、10〜15は
インバータであり、インバータ12の出力端を双方向転
送ゲート7を介してインバータ14の入力端へ、またイ
ンバータ13の出力端を双方向転送ゲート8を介してイ
ンバータ15の入力端へ接続することにより、マスタ側
閉ループ回路に入力し保持されているデータとその反転
データを、それぞれ双方向転送ゲートを介して、スレー
ブ側閉ループ回路に供給している。以下に、本実施例に
係るFF回路の動作を図1の回路図と、図2に示すタイ
ムチャートを用いて説明する。
【0029】図2を参照して、期間T1から期間T2へ
の遷移において、クロック信号(Ф)16はLレベルか
らHレベル、反転クロック信号(Ф ̄)17はHレベル
からLレベルにそれぞれ変化するため、双方向転送ゲー
ト5、9はオン状態からオフ状態となり、双方向転送ゲ
ート6、7、8はオフ状態からオン状態となる。
の遷移において、クロック信号(Ф)16はLレベルか
らHレベル、反転クロック信号(Ф ̄)17はHレベル
からLレベルにそれぞれ変化するため、双方向転送ゲー
ト5、9はオン状態からオフ状態となり、双方向転送ゲ
ート6、7、8はオフ状態からオン状態となる。
【0030】このため、期間T1において、データ入力
端子1、双方向転送ゲート5を介してマスタ側閉ループ
回路に入力した最終的なデータ入力信号(D1)18
は、期間T1から期間T2への遷移において、マスタ側
閉ループ回路にラッチされると共に双方向転送ゲート8
を介してデータ出力端子3に、また双方向転送ゲート7
を介して反転データ出力端子4に出力される。
端子1、双方向転送ゲート5を介してマスタ側閉ループ
回路に入力した最終的なデータ入力信号(D1)18
は、期間T1から期間T2への遷移において、マスタ側
閉ループ回路にラッチされると共に双方向転送ゲート8
を介してデータ出力端子3に、また双方向転送ゲート7
を介して反転データ出力端子4に出力される。
【0031】この際のデータ出力までの信号伝搬遅延時
間と反転データ出力までの信号伝搬遅延時間は、ともに
双方向転送ゲート1段分となり、前記第2の従来例のF
F回路(図8参照)と比較して、データ出力までの信号
伝搬遅延時間が低減され、高速動作が実現できる。
間と反転データ出力までの信号伝搬遅延時間は、ともに
双方向転送ゲート1段分となり、前記第2の従来例のF
F回路(図8参照)と比較して、データ出力までの信号
伝搬遅延時間が低減され、高速動作が実現できる。
【0032】一方、期間T2から期間T3の遷移におい
て、クロック信号(Ф)16はHレベルからLレベル
に、反転クロック信号(Ф ̄)17はLレベルからHレ
ベルとなり、双方向転送ゲート5、9はオフ状態からオ
ン状態に、双方向転送ゲート6、7、8はオン状態から
オフ状態となる。
て、クロック信号(Ф)16はHレベルからLレベル
に、反転クロック信号(Ф ̄)17はLレベルからHレ
ベルとなり、双方向転送ゲート5、9はオフ状態からオ
ン状態に、双方向転送ゲート6、7、8はオン状態から
オフ状態となる。
【0033】このため、期間T2においてマスタ側閉ル
ープ回路に入力ラッチされていたデータ(D1)は、期
間T2から期間T3への遷移においてスレーブ側閉ルー
プ回路にラッチされると共にデータ出力端子3、反転デ
ータ出力端子4に出力され、期間T2でのデータ出力状
態を保持することにより、FF回路動作を達成する。
ープ回路に入力ラッチされていたデータ(D1)は、期
間T2から期間T3への遷移においてスレーブ側閉ルー
プ回路にラッチされると共にデータ出力端子3、反転デ
ータ出力端子4に出力され、期間T2でのデータ出力状
態を保持することにより、FF回路動作を達成する。
【0034】図3は、前記第2の従来例のFF回路と本
実施例のFF回路を、チャネル長0.35μm、チャネ
ル幅15.0μmのPチャネルMOSトランジスタと、
チャネル長0.35μm、チャネル幅11.0μmのN
チャネルMOSトランジスタを用いたCMOS論理ゲー
トで構成し、電源電圧3.3V、負荷容量0.5pF、
周囲温度25℃で動作させた場合の遅延特性を定量的に
比較した一例であり、データ入力端子がHレベルからL
レベル、あるいはLレベルからHレベルとなってからク
ロック入力端子がLレベルからHレベルとなるまでの時
間(この時間を、図3および以下では、「クロック信号
に対する入力データ信号保持時間」という)に対して、
クロック入力端子がLレベルからHレベルとなってから
データ出力端子へデータが出力されるのに要する信号伝
搬遅延時間をプロットしたものである。
実施例のFF回路を、チャネル長0.35μm、チャネ
ル幅15.0μmのPチャネルMOSトランジスタと、
チャネル長0.35μm、チャネル幅11.0μmのN
チャネルMOSトランジスタを用いたCMOS論理ゲー
トで構成し、電源電圧3.3V、負荷容量0.5pF、
周囲温度25℃で動作させた場合の遅延特性を定量的に
比較した一例であり、データ入力端子がHレベルからL
レベル、あるいはLレベルからHレベルとなってからク
ロック入力端子がLレベルからHレベルとなるまでの時
間(この時間を、図3および以下では、「クロック信号
に対する入力データ信号保持時間」という)に対して、
クロック入力端子がLレベルからHレベルとなってから
データ出力端子へデータが出力されるのに要する信号伝
搬遅延時間をプロットしたものである。
【0035】ここで、遅延特性(1)はデータ出力端子
がLレベルからHレベルとなるまでの信号伝搬遅延時間
を、遅延特性(2)はデータ出力端子がHレベルからL
レベルとなるまでの信号伝搬遅延時間を、それぞれクロ
ック信号に対する入力データ信号保持時間に対してプロ
ットしている。また、両FF回路ともFF回路動作に必
要なホールド時間はOpsec(ピコ秒)であった。
がLレベルからHレベルとなるまでの信号伝搬遅延時間
を、遅延特性(2)はデータ出力端子がHレベルからL
レベルとなるまでの信号伝搬遅延時間を、それぞれクロ
ック信号に対する入力データ信号保持時間に対してプロ
ットしている。また、両FF回路ともFF回路動作に必
要なホールド時間はOpsec(ピコ秒)であった。
【0036】以下に、最高動作周波数を決定するセット
アップ時間と信号伝搬遅延時間について両FF回路間
(前記第2の従来例と本実施例)で比較する。
アップ時間と信号伝搬遅延時間について両FF回路間
(前記第2の従来例と本実施例)で比較する。
【0037】FF回路の回路動作の信頼性を確保するた
めには、所定のセットアップ時間を満足した条件の下
で、クロック入力端子2のLレベルからHレベルへの遷
移時にマスタ側閉ループ回路に入力データが完全にラッ
チされることが必要とされる。
めには、所定のセットアップ時間を満足した条件の下
で、クロック入力端子2のLレベルからHレベルへの遷
移時にマスタ側閉ループ回路に入力データが完全にラッ
チされることが必要とされる。
【0038】このためには、クロック入力端子2がLレ
ベルからHレベルに遷移した時に、入力端子1を介して
入力したデータに応じて、インバータ13の出力端が電
源電位あるいは接地電位になっていることが望ましい。
ベルからHレベルに遷移した時に、入力端子1を介して
入力したデータに応じて、インバータ13の出力端が電
源電位あるいは接地電位になっていることが望ましい。
【0039】図3において、クロック信号に対するデー
タ入力信号保持時間に対し、信号伝搬遅延時間が変化し
ない領域ではこの条件が満たされており、両FF回路の
セットアップ時間はほぼ同等で200psec程度必要
であることがわかる。
タ入力信号保持時間に対し、信号伝搬遅延時間が変化し
ない領域ではこの条件が満たされており、両FF回路の
セットアップ時間はほぼ同等で200psec程度必要
であることがわかる。
【0040】このセットアップ時間を確保した場合の信
号伝搬遅延時間は、データ出力がLレベルからHレベル
の遷移について、本実施例では479psec、前記第
2の従来例では661psecであり、またデータ出力
がHレベルからLレベルの遷移については、本実施例で
は405psec、前記第2の従来例では555pse
cであり、両者とも前記第2の従来例に対し、本実施例
に係るFF回路の信号伝搬遅延時間は約25%低減され
る。
号伝搬遅延時間は、データ出力がLレベルからHレベル
の遷移について、本実施例では479psec、前記第
2の従来例では661psecであり、またデータ出力
がHレベルからLレベルの遷移については、本実施例で
は405psec、前記第2の従来例では555pse
cであり、両者とも前記第2の従来例に対し、本実施例
に係るFF回路の信号伝搬遅延時間は約25%低減され
る。
【0041】以上説明したように、本実施例のFF回路
においては、クロック立ち上がりからデータ出力までの
信号伝搬遅延時間と反転データ出力までの信号伝搬遅延
時間を共に双方向転送ゲート1段分とすることができる
ことから、前記第2の従来例と比較して、データ出力ま
での信号伝搬遅延時間は約25%も低減され、高速動作
のFF回路を実現することができる。
においては、クロック立ち上がりからデータ出力までの
信号伝搬遅延時間と反転データ出力までの信号伝搬遅延
時間を共に双方向転送ゲート1段分とすることができる
ことから、前記第2の従来例と比較して、データ出力ま
での信号伝搬遅延時間は約25%も低減され、高速動作
のFF回路を実現することができる。
【0042】
【実施例2】次に、本発明の第2の実施例について図面
を参照して説明する。
を参照して説明する。
【0043】図4は本発明の第2の実施例の構成を示す
回路図であり、マスタ側閉ループ回路、スレーブ側閉ル
ープ回路へのデータ入力制御およびマスタ側閉ループ回
路、スレーブ側閉ループ回路内のデータ保持の制御をト
ライステート型インバータで実現したFF回路を示した
ものである。
回路図であり、マスタ側閉ループ回路、スレーブ側閉ル
ープ回路へのデータ入力制御およびマスタ側閉ループ回
路、スレーブ側閉ループ回路内のデータ保持の制御をト
ライステート型インバータで実現したFF回路を示した
ものである。
【0044】図4において、25はデータ入力端子、2
6はクロック入力端子、27はデータ出力端子、28は
反転データ出力端子、29〜33はトライステート型イ
ンバータであり、34〜37はインバータであり、トラ
イステート型インバータ30の出力端をトライステート
型インバータ32を介してトライステート型インバータ
33の入力端へ、またインバータ36の出力端をトライ
ステート型インバータ31を介してインバータ37の入
力端へ接続することにより、マスタ側閉ループ回路に入
力保持されているデータとその反転データを、それぞれ
トライステート型インバータ31、32を介して、スレ
ーブ側閉ループ回路に供給している。
6はクロック入力端子、27はデータ出力端子、28は
反転データ出力端子、29〜33はトライステート型イ
ンバータであり、34〜37はインバータであり、トラ
イステート型インバータ30の出力端をトライステート
型インバータ32を介してトライステート型インバータ
33の入力端へ、またインバータ36の出力端をトライ
ステート型インバータ31を介してインバータ37の入
力端へ接続することにより、マスタ側閉ループ回路に入
力保持されているデータとその反転データを、それぞれ
トライステート型インバータ31、32を介して、スレ
ーブ側閉ループ回路に供給している。
【0045】また、図5は本実施例の構成要素であるト
ライステート型インバータのトランジスタレベルの回路
図を示したものであり、38は電源端子、39は接地端
子、40はクロック入力端子、41はデータ入力端子、
42は反転クロック入力端子、43はデータ出力端子、
44、45はPチャネルMOSトランジスタ、46、4
7はNチャネルMOSトランジスタである。
ライステート型インバータのトランジスタレベルの回路
図を示したものであり、38は電源端子、39は接地端
子、40はクロック入力端子、41はデータ入力端子、
42は反転クロック入力端子、43はデータ出力端子、
44、45はPチャネルMOSトランジスタ、46、4
7はNチャネルMOSトランジスタである。
【0046】図5に示すトライステート型インバータに
おいて、クロック入力端子40をLレベル、反転クロッ
ク入力端子42をHレベルとすると、PチャネルMOS
トランジスタ45とNチャネルMOSトランジスタ42
は共にゲート酸化膜下にチャネルが形成され、この時、
データ入力端子41がLレベルであれば、PチャネルM
OSトランジスタ44がオン状態、NチャネルMOSト
ランジスタ47がオフ状態となるため、電源端子38よ
りPチャネルMOSトランジスタ44、45を介して出
力端子43の負荷容量に電荷が充電され、出力端子43
はHレベルとなる。
おいて、クロック入力端子40をLレベル、反転クロッ
ク入力端子42をHレベルとすると、PチャネルMOS
トランジスタ45とNチャネルMOSトランジスタ42
は共にゲート酸化膜下にチャネルが形成され、この時、
データ入力端子41がLレベルであれば、PチャネルM
OSトランジスタ44がオン状態、NチャネルMOSト
ランジスタ47がオフ状態となるため、電源端子38よ
りPチャネルMOSトランジスタ44、45を介して出
力端子43の負荷容量に電荷が充電され、出力端子43
はHレベルとなる。
【0047】また、データ入力端子41がHレベルであ
れば、PチャネルMOSトランジスタ44がオフ状態、
NチャネルMOSトランジスタ47がオン状態となるた
め、出力端子43の負荷容量に充電されていた電荷がN
チャネルMOSトランジスタ46、47を介して接地端
子39に放電され、出力端子43はLレベルとなる。上
記の通り、クロック入力端子40がLレベル、反転クロ
ック入力端子42がHレベルである時、データ伝送可能
な状態となる。
れば、PチャネルMOSトランジスタ44がオフ状態、
NチャネルMOSトランジスタ47がオン状態となるた
め、出力端子43の負荷容量に充電されていた電荷がN
チャネルMOSトランジスタ46、47を介して接地端
子39に放電され、出力端子43はLレベルとなる。上
記の通り、クロック入力端子40がLレベル、反転クロ
ック入力端子42がHレベルである時、データ伝送可能
な状態となる。
【0048】一方、クロック入力端子40をHレベル、
反転クロック入力端子42をLレベルとすると、Pチャ
ネルMOSトランジスタ45とNチャネルMOSトラン
ジスタ46は共にオフ状態となり、データ入力端子41
のレベルにかかわらず、出力端子43はハイインピーダ
ンス状態となる。
反転クロック入力端子42をLレベルとすると、Pチャ
ネルMOSトランジスタ45とNチャネルMOSトラン
ジスタ46は共にオフ状態となり、データ入力端子41
のレベルにかかわらず、出力端子43はハイインピーダ
ンス状態となる。
【0049】図4の回路図と図2のタイムチャートを用
いて、本実施例の回路動作について以下に説明する。な
お、本実施例が、前記第1の実施例と相違するのは、前
記第1の実施例では、マスタ側閉ループ回路及びスレー
ブ側閉ループ回路へのデータ入力制御と、マスタ側閉ル
ープ回路、スレーブ側閉ループ回路内のデータ保持の制
御を双方向転送ゲートで行っていたのに対し、本実施例
では、上述したようにトライステート型インバータを用
いて行っている点である。
いて、本実施例の回路動作について以下に説明する。な
お、本実施例が、前記第1の実施例と相違するのは、前
記第1の実施例では、マスタ側閉ループ回路及びスレー
ブ側閉ループ回路へのデータ入力制御と、マスタ側閉ル
ープ回路、スレーブ側閉ループ回路内のデータ保持の制
御を双方向転送ゲートで行っていたのに対し、本実施例
では、上述したようにトライステート型インバータを用
いて行っている点である。
【0050】まず、期間T1から期間T2への遷移にお
いて、クロック信号(Ф)16はLレベルからHレベ
ル、反転クロック信号(Ф ̄)17はHレベルからLレ
ベルとなるため、トライステート型インバータ29、3
3はデータ伝送状態からハイインピーダンス状態とな
り、トライステート型インバータ30〜32はハイイン
ピーダンス状態からデータ伝送状態となる。
いて、クロック信号(Ф)16はLレベルからHレベ
ル、反転クロック信号(Ф ̄)17はHレベルからLレ
ベルとなるため、トライステート型インバータ29、3
3はデータ伝送状態からハイインピーダンス状態とな
り、トライステート型インバータ30〜32はハイイン
ピーダンス状態からデータ伝送状態となる。
【0051】このため、期間T1においてデータ入力端
子1、トライステート型インバータ29を介してマスタ
側閉ループ回路に入力した最終的なデータ入力信号(D
1)18は、期間T1から期間T2への遷移においてマ
スタ側閉ループ回路にラッチされると共にトライステー
ト型インバータ32を介してデータ出力端子27に、ま
たトライステート型インバータ31を介して反転データ
出力端子28に出力される。
子1、トライステート型インバータ29を介してマスタ
側閉ループ回路に入力した最終的なデータ入力信号(D
1)18は、期間T1から期間T2への遷移においてマ
スタ側閉ループ回路にラッチされると共にトライステー
ト型インバータ32を介してデータ出力端子27に、ま
たトライステート型インバータ31を介して反転データ
出力端子28に出力される。
【0052】この際のデータ出力までの信号伝搬遅延時
間と反転データ出力までの信号伝搬遅延時間は共にトラ
イステート型インバータ1段分となり、前記第1の実施
例同様高速動作が実現できる。
間と反転データ出力までの信号伝搬遅延時間は共にトラ
イステート型インバータ1段分となり、前記第1の実施
例同様高速動作が実現できる。
【0053】一方、期間T2から期間T3の遷移におい
て、クロック信号(Ф)16はHレベルからLレベル、
反転クロック信号(Ф ̄)17はLレベルからHレベル
となるため、トライステート型インバータ29、33は
ハイインピーダンス状態からデータ伝送状態、トライス
テート型インバータ30〜32はデータ伝送状態からハ
イインピーダンス状態となる。
て、クロック信号(Ф)16はHレベルからLレベル、
反転クロック信号(Ф ̄)17はLレベルからHレベル
となるため、トライステート型インバータ29、33は
ハイインピーダンス状態からデータ伝送状態、トライス
テート型インバータ30〜32はデータ伝送状態からハ
イインピーダンス状態となる。
【0054】このため、期間T2においてマスタ側閉ル
ープ回路にラッチされていたデータ(D1)は、期間T
2からT3への遷移においてスレーブ側閉ループ回路に
ラッチされると共にデータ出力端子27、反転データ出
力端子28に出力され、期間T2でのデータ出力状態を
保持することにより、FF回路動作を達成する。
ープ回路にラッチされていたデータ(D1)は、期間T
2からT3への遷移においてスレーブ側閉ループ回路に
ラッチされると共にデータ出力端子27、反転データ出
力端子28に出力され、期間T2でのデータ出力状態を
保持することにより、FF回路動作を達成する。
【0055】以上説明したように、本発明の第2の実施
例に係るFF回路においては、クロック立ち上がりから
データ出力までの信号伝搬遅延時間と反転データ出力ま
での信号伝搬遅延時間を両者ともトライステート型イン
バータ1段分とすることができることから、前記第1の
実施例と同様に高速動作を実現することができる。
例に係るFF回路においては、クロック立ち上がりから
データ出力までの信号伝搬遅延時間と反転データ出力ま
での信号伝搬遅延時間を両者ともトライステート型イン
バータ1段分とすることができることから、前記第1の
実施例と同様に高速動作を実現することができる。
【0056】以上本発明を上記各実施例に即して説明し
たが、本発明は、上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。
たが、本発明は、上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。
【0057】
【発明の効果】以上説明したように本発明のマスタスレ
ーブ方式フリップフロップ回路は、マスタ側閉ループ回
路に入力し保持されているデータとその反転データを、
それぞれデータ転送素子を介して、スレーブ側閉ループ
回路に供給するように構成したことにより、クロック立
ち上がりからデータ出力までの信号伝搬遅延時間、ある
いは反転データ出力までの信号伝搬遅延時間を低減する
ことができ、高速動作が実現できるという効果を有す
る。
ーブ方式フリップフロップ回路は、マスタ側閉ループ回
路に入力し保持されているデータとその反転データを、
それぞれデータ転送素子を介して、スレーブ側閉ループ
回路に供給するように構成したことにより、クロック立
ち上がりからデータ出力までの信号伝搬遅延時間、ある
いは反転データ出力までの信号伝搬遅延時間を低減する
ことができ、高速動作が実現できるという効果を有す
る。
【0058】本発明の定量的効果の一例として、前記第
2の従来例と比較して、データ出力までの信号伝搬遅延
時間は約25%低減される。
2の従来例と比較して、データ出力までの信号伝搬遅延
時間は約25%低減される。
【図面の簡単な説明】
【図1】本発明の第1の実施例に係るマスタスレーブ方
式フリップフロップの構成を示す図である。
式フリップフロップの構成を示す図である。
【図2】本発明の実施例の動作を説明するタイムミング
チャートである。
チャートである。
【図3】本発明の第1の実施例と第2の従来例の遅延特
性を示す図である。
性を示す図である。
【図4】本発明の第2の実施例に係るマスタスレーブ方
式フリップフロップの構成を示す図である。
式フリップフロップの構成を示す図である。
【図5】本発明の第2の実施例におけるトライステート
型インバータのトランジスタレベルの回路図である。
型インバータのトランジスタレベルの回路図である。
【図6】第1の従来例のマスタスレーブ方式フリップフ
ロップの構成を示す図である。
ロップの構成を示す図である。
【図7】第1の従来例の構成要素の一つである双方向転
送ゲートのトランジスタレベルの回路図である。
送ゲートのトランジスタレベルの回路図である。
【図8】第2の従来例のマスタスレーブ方式フリップフ
ロップの回路構成を示す図である。
ロップの回路構成を示す図である。
1、25、41、48、72 データ入力端子 2、26、40、49、68、73 クロック入力端子 3、27、43、50、74 データ出力端子 4、28、51、75 反転データ出力端子 5〜9、52〜55、76〜79 双方向転送ゲート 10〜15、34〜37、56〜63、80〜85 イ
ンバータ 16 クロック信号(Ф) 17 反転クロック信号(Ф ̄) 18 データ入力信号 19 データ出力信号 20 反転データ出力信号 21 第1の実施例による遅延特性(1) 22 第2の実施例による遅延特性(1) 23 第1の実施例による遅延特性(2) 24 第2の実施例による遅延特性(2) 29〜33 トライステート型インバータ 38、64 電源端子 39、65 接地端子 42 反転クロック入力端子 44、45、70 PチャネルMOSトランジスタ 46、47、71 NチャネルMOSトランジスタ 66、67 双方向端子 69 反転クロック入力端子
ンバータ 16 クロック信号(Ф) 17 反転クロック信号(Ф ̄) 18 データ入力信号 19 データ出力信号 20 反転データ出力信号 21 第1の実施例による遅延特性(1) 22 第2の実施例による遅延特性(1) 23 第1の実施例による遅延特性(2) 24 第2の実施例による遅延特性(2) 29〜33 トライステート型インバータ 38、64 電源端子 39、65 接地端子 42 反転クロック入力端子 44、45、70 PチャネルMOSトランジスタ 46、47、71 NチャネルMOSトランジスタ 66、67 双方向端子 69 反転クロック入力端子
Claims (4)
- 【請求項1】クロック信号によりデータ転送状態とハイ
インピーダンス状態とが切替制御される、少なくとも第
1及び第2のデータ転送素子を備えたマスタスレーブ方
式のフリップフロップ回路であって、 前記第1のデータ転送素子は、入力端がマスタ側閉ルー
プ回路内の第1のノードに接続されると共に、出力端が
スレーブ側閉ループ回路内の第2のノードに接続され、 前記第2のデータ転送素子は、入力端が前記第1のノー
ドと逆相となる前記マスタ側閉ループ回路内の第3のノ
ードに接続されると共に、出力端が前記第2のノードと
逆相となる前記スレーブ側閉ループ回路内の第4のノー
ドに接続されてなることを特徴とするマスタスレーブ方
式フリップフロップ回路。 - 【請求項2】前記第1及び第2のデータ転送素子が、双
方向転送ゲートで構成されることを特徴とする請求項1
記載のマスタスレーブ方式フリップフロップ回路。 - 【請求項3】前記第1及び第2のデータ転送素子が、ク
ロックドインバータで構成されたことを特徴とする請求
項1記載のマスタスレーブ方式フリップフロップ回路。 - 【請求項4】クロック信号による制御のもと、データを
入力し閉ループを形成して該データを保持するマスタ側
閉ループ回路と、前記マスタ側閉ループ回路に保持され
るデータを一の転送ゲートを介して入力し閉ループを形
成してデータ及び反転データとして出力保持するスレー
ブ側閉ループ回路と、を具備してなるマスタスレーブ方
式のフリップフロップ回路において、 前記マスタ側閉ループ回路と前記スレーブ側閉ループ回
路との間に他の転送ゲートを更に設け、 前記マスタ側閉ループ回路に保持されるデータとその反
転データとが、二つの前記転送ゲートを介して、それぞ
れ前記スレーブ側閉ループ回路のデータ出力端子に接続
されるノードと反転データ出力端子に接続されるノード
と、に供給されるように構成されたことを特徴とするマ
スタスレーブ方式フリップフロップ回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7020951A JPH08195650A (ja) | 1995-01-13 | 1995-01-13 | マスタスレーブ方式フリップフロップ回路 |
EP19960100495 EP0722219A2 (en) | 1995-01-13 | 1996-01-15 | High-speed flip-flop circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7020951A JPH08195650A (ja) | 1995-01-13 | 1995-01-13 | マスタスレーブ方式フリップフロップ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08195650A true JPH08195650A (ja) | 1996-07-30 |
Family
ID=12041508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7020951A Pending JPH08195650A (ja) | 1995-01-13 | 1995-01-13 | マスタスレーブ方式フリップフロップ回路 |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0722219A2 (ja) |
JP (1) | JPH08195650A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005323295A (ja) * | 2004-05-11 | 2005-11-17 | Asahi Kasei Microsystems Kk | ラッチ回路及びフリップフロップ回路 |
KR100551898B1 (ko) * | 2004-07-29 | 2006-02-13 | 매그나칩 반도체 유한회사 | 시프트 레지스터 및 d플립플롭 |
JP2007097138A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | フリップフロップ回路 |
JP2008535300A (ja) | 2005-03-24 | 2008-08-28 | エイアールエム リミテッド | 演算およびスリープ・モード中のデータ格納回路並びに方法 |
US7492202B2 (en) | 2004-06-17 | 2009-02-17 | Panasonic Corporation | Flip-flop circuit |
KR100896177B1 (ko) * | 2004-11-17 | 2009-05-12 | 삼성전자주식회사 | 고속 플립플롭 |
JP2019140554A (ja) * | 2018-02-13 | 2019-08-22 | 公立大学法人首都大学東京 | ラッチ回路およびフリップフロップ装置 |
JP2020053813A (ja) * | 2018-09-26 | 2020-04-02 | 東芝情報システム株式会社 | フリップフロップ回路及び半導体装置 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10948538B2 (en) * | 2019-06-09 | 2021-03-16 | Nxp Usa, Inc. | Register for at-speed scan testing |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02246610A (ja) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | マスタ・スレーブ型dフリップフロップ回路 |
JPH0461414A (ja) * | 1990-06-29 | 1992-02-27 | Nec Corp | フリップフロップ回路 |
-
1995
- 1995-01-13 JP JP7020951A patent/JPH08195650A/ja active Pending
-
1996
- 1996-01-15 EP EP19960100495 patent/EP0722219A2/en not_active Withdrawn
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02246610A (ja) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | マスタ・スレーブ型dフリップフロップ回路 |
JPH0461414A (ja) * | 1990-06-29 | 1992-02-27 | Nec Corp | フリップフロップ回路 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005323295A (ja) * | 2004-05-11 | 2005-11-17 | Asahi Kasei Microsystems Kk | ラッチ回路及びフリップフロップ回路 |
US7492202B2 (en) | 2004-06-17 | 2009-02-17 | Panasonic Corporation | Flip-flop circuit |
KR100551898B1 (ko) * | 2004-07-29 | 2006-02-13 | 매그나칩 반도체 유한회사 | 시프트 레지스터 및 d플립플롭 |
KR100896177B1 (ko) * | 2004-11-17 | 2009-05-12 | 삼성전자주식회사 | 고속 플립플롭 |
JP2008535300A (ja) | 2005-03-24 | 2008-08-28 | エイアールエム リミテッド | 演算およびスリープ・モード中のデータ格納回路並びに方法 |
JP2007097138A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | フリップフロップ回路 |
JP2019140554A (ja) * | 2018-02-13 | 2019-08-22 | 公立大学法人首都大学東京 | ラッチ回路およびフリップフロップ装置 |
JP2020053813A (ja) * | 2018-09-26 | 2020-04-02 | 東芝情報システム株式会社 | フリップフロップ回路及び半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
EP0722219A2 (en) | 1996-07-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6563356B2 (en) | Flip-flop with transmission gate in master latch | |
US6633188B1 (en) | Sense amplifier-based flip-flop with asynchronous set and reset | |
WO2001009900A2 (en) | High speed latch and flip-flop | |
US5576651A (en) | Static/dynamic flip-flop | |
EP1222737A1 (en) | High speed latch and flip-flop | |
US6198323B1 (en) | Flip-flop having gated inverter feedback structure with embedded preset/clear logic | |
JPH0393310A (ja) | フリップフロップ回路 | |
JPH11186882A (ja) | Dフリップフロップ | |
US6573775B2 (en) | Integrated circuit flip-flops that utilize master and slave latched sense amplifiers | |
US6097230A (en) | Clock-independent latch setup-and-hold time in a combined D-type latch and flip-flop | |
JPH10117127A (ja) | 論理記憶回路及び論理回路 | |
JPH08195650A (ja) | マスタスレーブ方式フリップフロップ回路 | |
JPH0738279B2 (ja) | Cmosデ−タレジスタ | |
JPH04298115A (ja) | フリップフロップ回路 | |
JP2004064557A (ja) | フリップフロップ回路およびシフトレジスタ | |
EP0744833B1 (en) | A flip-flop | |
TW202119759A (zh) | 全數位靜態真單相時鐘(tspc)觸發器 | |
US6700425B1 (en) | Multi-phase clock generators that utilize differential signals to achieve reduced setup and hold times | |
US5373200A (en) | Semiconductor integrated circuit | |
KR100446303B1 (ko) | Mtcmos용 클럭드 스캔 플립플롭 | |
JPH1093397A (ja) | D型フリップフロップ | |
JPH04233315A (ja) | 不安定な状態のないフリップフロップ回路 | |
JP2786463B2 (ja) | フリップフロップ回路 | |
JP3789251B2 (ja) | レジスタ回路及びラッチ回路 | |
US11726141B2 (en) | Flip-flop circuitry |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980630 |