JPH08195650A - マスタスレーブ方式フリップフロップ回路 - Google Patents

Abstract

(57)【要約】 【目的】スタティック型のマスタスレーブ方式フリップ
フロップ回路において、クロックが変化しデータが出力
されるまでの伝送遅延時間を低減し高速動作を実現す
る。 【構成】双方向転送ゲート６とインバータ１２、１３か
らなるマスタ側閉ループ回路に保持されているデータ及
び反転データを、それぞれ双方向転送ゲート７、８を介
して、双方向転送ゲート９とインバータ１４、１５から
なるスレーブ側閉ループ回路に供給する回路構成を備え
たスタティック型のマスタスレーブ方式フリップフロッ
プ回路。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマスタスレーブ方式フリ
ップフロップ回路に関し、特に高速動作するスタティッ
ク型のマスタスレーブ方式フリップフロップ回路に関す
る。

【０００２】

【従来の技術】情報化社会の進展に伴いデータ処理の高
速化が望まれており、この実現のためにはＬＳＩの動作
速度を向上することが必要とされる。こうした動向に対
応して、ＬＳＩの基本的な構成要素であるフリップフロ
ップの高速化要求が高まっている。特に動作の安定性に
優れ、最も一般的に用いられているスタティック型マス
タスレーブ方式フリップフロップの高速化は非常に有用
である。

【０００３】従来、スタティック型マスタスレーブ方式
フリップフロップ回路（単に「ＦＦ回路」と略記する）
としては、例えば特開昭６３−２１１９１４号公報に記
載のものがある。なお、同公報に開示されたマスタスレ
ーブ方式フリップフロップ回路はマスタ側閉ループ回路
とスレーブ側閉ループ回路で素子を共有化することによ
り高集積化を図ったものである。

【０００４】前記公報において従来のマスタスレーブ方
式フリップフロップ回路として記載された技術内容を第
１の従来例として、図６を参照して説明する。

【０００５】図６において、４８はデータ入力端子、４
９はクロック入力端子、５０はデータ出力端子、５１は
反転データ出力端子、５２〜５５は双方向転送ゲート、
５６〜６３はインバータである。

【０００６】また、図７は、図６のＦＦ回路の構成要素
の一つである双方向転送ゲートをトランジスタレベルの
回路図で示したものである。

【０００７】図７において、６４は電源端子、６５は接
地端子、６６及び６７は双方向端子、６８はクロック入
力端子、６９は反転クロック入力端子、７０はＰチャネ
ルＭＯＳトランジスタ、７１はＮチャネルＭＯＳトラン
ジスタである。

【０００８】図７に示す双方向転送ゲートにおいて、ク
ロック入力端子６８を低レベル（「Ｌレベル」という）
に、反転クロック入力端子６９を高レベル（「Ｈレベ
ル」という）にすると、ＰチャネルＭＯＳトランジスタ
７０とＮチャネルＭＯＳトランジスタ７１は共にオン状
態となり、双方向端子６６と６７との間で信号の伝搬が
可能となる。

【０００９】逆に、クロック入力端子６８をＨレベル、
反転クロック入力端子６９をＬレベルとすると、Ｐチャ
ネルＭＯＳトランジスタ７０とＮチャネルＭＯＳトラン
ジスタ７１は共にオフ状態となり、双方向端子６６、６
７はハイインピーダンス状態となる。以下では、上述の
ように双方向転送ゲートが導通状態となり信号伝搬が可
能な状態をオン状態、ハイインピーダンス状態となり信
号伝搬が不可能な状態をオフ状態という。

【００１０】従って、図６のＦＦ回路のクロック入力端
子４９をＬレベルとすると、クロック信号（Φ）はＬレ
ベル、反転クロック信号（Φ￣）はＨレベルとなり、こ
のため、双方向転送ゲート５２、５５がオン状態、双方
向転送ゲート５３、５４がオフ状態となり、双方向転送
ゲート５３、インバータ５８、５９からなるマスタ側閉
ループ回路はデータがスルーの状態となり、双方向転送
ゲート５５、インバータ６０、６１からなるスレーブ側
閉ループ回路はラッチ状態となり、この時、データ出力
端子５０、反転データ出力端子５１には、データ入力端
子４８に入力される入力信号に依存せず、常にスレーブ
側閉ループ回路にラッチされている信号が出力される。

【００１１】一方、クロック入力端子４９をＨレベルと
すると、双方向転送ゲート５２、５５がオフ状態、双方
向転送ゲート５３、５４がオン状態となり、マスタ側閉
ループ回路はラッチ状態とされ、スレーブ側閉ループ回
路はスルー状態となり、この時、データ出力端子５０、
反転データ出力端子５１には、データ入力端子４８に入
力される入力信号に依存せず、常にマスタ側閉ループ回
路にラッチされている信号が出力される。

【００１２】よって、クロック入力端子４９がＬレベル
からＨレベルに遷移すると、データ入力端子４８、双方
向転送ゲート５２を介してマスタ側閉ループ回路に入力
していたデータ入力信号が、マスタ側閉ループ回路にラ
ッチされると共にデータ出力端子５０、反転データ出力
端子５１に出力され、クロック入力端子４９がＨレベル
からＬレベルに遷移すると、マスタ側閉ループ回路にラ
ッチされていたデータがスレーブ側閉ループ回路にラッ
チされると共にデータ出力端子５０、反転データ出力端
子５１に出力され、クロック入力端子４９がＨレベルの
時のデータ出力状態を保持することにより、ＦＦ回路動
作を達成する。

【００１３】上記構成の第１の従来例のＦＦ回路に対
し、動作速度の向上を目的として改良を施した第２の従
来例のＦＦ回路を図８に示す。

【００１４】図８において、７２はデータ入力端子、７
３はクロック入力端子、７４はデータ出力端子、７５は
反転データ出力端子、７６〜７９は双方向転送ゲート、
８０〜８５はインバータをそれぞれ示している。

【００１５】図８に示すように、第２の従来例のＦＦ回
路は、前記第１の従来例のＦＦ回路における出力最終段
のインバータ６２、６３を削除し、スレーブ側閉ループ
回路に直接データ出力端子７４、反転データ出力端子７
５を接続した構成となっている。

【００１６】また、第２の従来例のＦＦ回路では、クロ
ック入力端子７３に入力するクロック信号の遷移状態に
おいて、双方向転送ゲート７６、７７、７８が一時的に
全てオン状態となっても、データ入力端子７２に入力さ
れた入力信号がデータ出力端子７４、反転データ出力端
子７５に直接出力されないように、データ入力端子７２
とデータ出力端子７４、反転データ出力端子７５との間
には必ずインバータが存在する構成となっている。

【００１７】上記改良により、第１の従来例のＦＦ回路
では、クロック入力端子がＬレベルからＨレベルとなり
マスタ側閉ループ回路にラッチされた信号は、双方向転
送ゲート５４、インバータ６０、６２を介してデータ出
力端子５０に、また双方向転送ゲート５４、インバータ
６０、６１、６３を介して反転データ出力端子５１に出
力されるのに対し、第２の従来例のＦＦ回路では、マス
タ側閉ループ回路にラッチされた信号は、双方向転送ゲ
ート７８、インバータ８４を介してデータ出力端子７４
に、また双方向転送ゲート７８を介して反転データ出力
端子７５に出力されるため、クロック信号がＬレベルか
らＨレベルとなりデータが出力されるまでの信号伝搬遅
延時間が低減され高速動作が可能とされている。

【００１８】

【発明が解決しようとする課題】しかしながら、前記従
来のＦＦ回路においては、クロック入力端子がＬレベル
からＨレベルに遷移しデータが出力される際、データ出
力までの信号伝搬遅延時間と反転データ出力までの信号
伝搬遅延時間を比較すると、どちらか一方が他方よりも
信号伝搬遅延時間が長くなるという問題を有する。

【００１９】これは、マスタ側閉ループ回路からスレー
ブ側閉ループ回路へのデータ入力制御を行うただ一つの
データ転送素子から入力される信号を論理ゲートで論理
反転することにより、データ出力端子および反転データ
出力端子へ出力する信号を生成していることに起因して
いる。

【００２０】上記問題点を前記第２の従来例のＦＦ回路
を例として説明すると、上述したように、マスタ側閉ル
ープ回路にラッチされた信号は、双方向転送ゲート７８
及びインバータ８４を介してデータ出力端子７４に、ま
た双方向転送ゲート７８を介して反転データ出力端子７
５に出力されるため、データ出力までの信号伝搬遅延時
間は、反転データ出力までの信号伝搬時間よりもインバ
ータ一段分長くなる。

【００２１】本発明は上記問題点に鑑みてなされたもの
であって、スタティック型のマスタスレーブ方式フリッ
プフロップ回路において、クロックが変化しデータが出
力されるまでの伝搬遅延時間を低減し、高速動作を実現
することを目的とする。

【００２２】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、クロック信号によりデータ転送状態とハ
イインピーダンス状態とが切替制御される、少なくとも
第１及び第２のデータ転送素子を備えたマスタスレーブ
方式のフリップフロップ回路であって、第１のデータ転
送素子は、その入力端がマスタ側閉ループ回路内の第１
のノードに接続されると共に、その出力端がスレーブ側
閉ループ回路内の第２のノードに接続され、第２のデー
タ転送素子は、その入力端が該第１のノードと逆相とな
るマスタ側閉ループ回路内の第３のノードに接続される
と共に、その出力端が該第２のノードと逆相となるスレ
ーブ側閉ループ回路内の第４のノードに接続されてなる
ことを特徴とするマスタスレーブ方式フリップフロップ
回路を提供する。

【００２３】また、本発明は、好ましい態様として、請
求項２以降に記載される構成のマスタスレーブ方式フリ
ップフロップ回路を提供する。すなわち、本発明におい
ては、第１及び第２のデータ転送素子は、好ましくは、
双方向転送ゲートから構成される。あるいは、第１及び
第２のデータ転送素子は、クロックドインバータで構成
してもよい。

【００２４】本発明は、マスタ側閉ループ回路とスレー
ブ側閉ループ回路との間に転送ゲートを別途設け、マス
タ側閉ループ回路に保持されるデータとその反転データ
とが、二つの転送ゲートを介してそれぞれスレーブ側閉
ループ回路のデータ出力端子に接続されるノードと反転
データ出力端子に接続されるノードとに供給されるよう
に構成されたことを特徴としている。

【００２５】

【作用】本発明によれば、マスタ側閉ループ回路に入力
し保持されているデータとその反転データとを二つのデ
ータ転送素子を介してそれぞれスレーブ側閉ループ回路
に同一のタイミングで供給するように構成したことによ
り、クロック立ち上がりからデータ出力までの信号伝搬
遅延時間及び反転データ出力までの信号伝搬遅延時間を
低減することが可能とされ、高速動作のＦＦ回路を実現
するものである。

【００２６】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。

【００２７】

【実施例１】本発明の第１の実施例について図面を参照
して説明する。図１は本発明の第１の実施例に係るスタ
ティック型マスタスレーブ方式フリップフロップ回路
（単に「ＦＦ回路」と略記する）の構成を示したもので
ある。

【００２８】図１において、１はデータ入力端子、２は
クロック入力端子、３はデータ出力端子、４は反転デー
タ出力端子、５〜９は双方向転送ゲート、１０〜１５は
インバータであり、インバータ１２の出力端を双方向転
送ゲート７を介してインバータ１４の入力端へ、またイ
ンバータ１３の出力端を双方向転送ゲート８を介してイ
ンバータ１５の入力端へ接続することにより、マスタ側
閉ループ回路に入力し保持されているデータとその反転
データを、それぞれ双方向転送ゲートを介して、スレー
ブ側閉ループ回路に供給している。以下に、本実施例に
係るＦＦ回路の動作を図１の回路図と、図２に示すタイ
ムチャートを用いて説明する。

【００２９】図２を参照して、期間Ｔ１から期間Ｔ２へ
の遷移において、クロック信号（Ф）１６はＬレベルか
らＨレベル、反転クロック信号（Ф￣）１７はＨレベル
からＬレベルにそれぞれ変化するため、双方向転送ゲー
ト５、９はオン状態からオフ状態となり、双方向転送ゲ
ート６、７、８はオフ状態からオン状態となる。

【００３０】このため、期間Ｔ１において、データ入力
端子１、双方向転送ゲート５を介してマスタ側閉ループ
回路に入力した最終的なデータ入力信号（Ｄ１）１８
は、期間Ｔ１から期間Ｔ２への遷移において、マスタ側
閉ループ回路にラッチされると共に双方向転送ゲート８
を介してデータ出力端子３に、また双方向転送ゲート７
を介して反転データ出力端子４に出力される。

【００３１】この際のデータ出力までの信号伝搬遅延時
間と反転データ出力までの信号伝搬遅延時間は、ともに
双方向転送ゲート１段分となり、前記第２の従来例のＦ
Ｆ回路（図８参照）と比較して、データ出力までの信号
伝搬遅延時間が低減され、高速動作が実現できる。

【００３２】一方、期間Ｔ２から期間Ｔ３の遷移におい
て、クロック信号（Ф）１６はＨレベルからＬレベル
に、反転クロック信号（Ф￣）１７はＬレベルからＨレ
ベルとなり、双方向転送ゲート５、９はオフ状態からオ
ン状態に、双方向転送ゲート６、７、８はオン状態から
オフ状態となる。

【００３３】このため、期間Ｔ２においてマスタ側閉ル
ープ回路に入力ラッチされていたデータ（Ｄ１）は、期
間Ｔ２から期間Ｔ３への遷移においてスレーブ側閉ルー
プ回路にラッチされると共にデータ出力端子３、反転デ
ータ出力端子４に出力され、期間Ｔ２でのデータ出力状
態を保持することにより、ＦＦ回路動作を達成する。

【００３４】図３は、前記第２の従来例のＦＦ回路と本
実施例のＦＦ回路を、チャネル長０．３５μｍ、チャネ
ル幅１５．０μｍのＰチャネルＭＯＳトランジスタと、
チャネル長０．３５μｍ、チャネル幅１１．０μｍのＮ
チャネルＭＯＳトランジスタを用いたＣＭＯＳ論理ゲー
トで構成し、電源電圧３．３Ｖ、負荷容量０．５ｐＦ、
周囲温度２５℃で動作させた場合の遅延特性を定量的に
比較した一例であり、データ入力端子がＨレベルからＬ
レベル、あるいはＬレベルからＨレベルとなってからク
ロック入力端子がＬレベルからＨレベルとなるまでの時
間（この時間を、図３および以下では、「クロック信号
に対する入力データ信号保持時間」という）に対して、
クロック入力端子がＬレベルからＨレベルとなってから
データ出力端子へデータが出力されるのに要する信号伝
搬遅延時間をプロットしたものである。

【００３５】ここで、遅延特性（１）はデータ出力端子
がＬレベルからＨレベルとなるまでの信号伝搬遅延時間
を、遅延特性（２）はデータ出力端子がＨレベルからＬ
レベルとなるまでの信号伝搬遅延時間を、それぞれクロ
ック信号に対する入力データ信号保持時間に対してプロ
ットしている。また、両ＦＦ回路ともＦＦ回路動作に必
要なホールド時間はＯｐｓｅｃ（ピコ秒）であった。

【００３６】以下に、最高動作周波数を決定するセット
アップ時間と信号伝搬遅延時間について両ＦＦ回路間
（前記第２の従来例と本実施例）で比較する。

【００３７】ＦＦ回路の回路動作の信頼性を確保するた
めには、所定のセットアップ時間を満足した条件の下
で、クロック入力端子２のＬレベルからＨレベルへの遷
移時にマスタ側閉ループ回路に入力データが完全にラッ
チされることが必要とされる。

【００３８】このためには、クロック入力端子２がＬレ
ベルからＨレベルに遷移した時に、入力端子１を介して
入力したデータに応じて、インバータ１３の出力端が電
源電位あるいは接地電位になっていることが望ましい。

【００３９】図３において、クロック信号に対するデー
タ入力信号保持時間に対し、信号伝搬遅延時間が変化し
ない領域ではこの条件が満たされており、両ＦＦ回路の
セットアップ時間はほぼ同等で２００ｐｓｅｃ程度必要
であることがわかる。

【００４０】このセットアップ時間を確保した場合の信
号伝搬遅延時間は、データ出力がＬレベルからＨレベル
の遷移について、本実施例では４７９ｐｓｅｃ、前記第
２の従来例では６６１ｐｓｅｃであり、またデータ出力
がＨレベルからＬレベルの遷移については、本実施例で
は４０５ｐｓｅｃ、前記第２の従来例では５５５ｐｓｅ
ｃであり、両者とも前記第２の従来例に対し、本実施例
に係るＦＦ回路の信号伝搬遅延時間は約２５％低減され
る。

【００４１】以上説明したように、本実施例のＦＦ回路
においては、クロック立ち上がりからデータ出力までの
信号伝搬遅延時間と反転データ出力までの信号伝搬遅延
時間を共に双方向転送ゲート１段分とすることができる
ことから、前記第２の従来例と比較して、データ出力ま
での信号伝搬遅延時間は約２５％も低減され、高速動作
のＦＦ回路を実現することができる。

【００４２】

【実施例２】次に、本発明の第２の実施例について図面
を参照して説明する。

【００４３】図４は本発明の第２の実施例の構成を示す
回路図であり、マスタ側閉ループ回路、スレーブ側閉ル
ープ回路へのデータ入力制御およびマスタ側閉ループ回
路、スレーブ側閉ループ回路内のデータ保持の制御をト
ライステート型インバータで実現したＦＦ回路を示した
ものである。

【００４４】図４において、２５はデータ入力端子、２
６はクロック入力端子、２７はデータ出力端子、２８は
反転データ出力端子、２９〜３３はトライステート型イ
ンバータであり、３４〜３７はインバータであり、トラ
イステート型インバータ３０の出力端をトライステート
型インバータ３２を介してトライステート型インバータ
３３の入力端へ、またインバータ３６の出力端をトライ
ステート型インバータ３１を介してインバータ３７の入
力端へ接続することにより、マスタ側閉ループ回路に入
力保持されているデータとその反転データを、それぞれ
トライステート型インバータ３１、３２を介して、スレ
ーブ側閉ループ回路に供給している。

【００４５】また、図５は本実施例の構成要素であるト
ライステート型インバータのトランジスタレベルの回路
図を示したものであり、３８は電源端子、３９は接地端
子、４０はクロック入力端子、４１はデータ入力端子、
４２は反転クロック入力端子、４３はデータ出力端子、
４４、４５はＰチャネルＭＯＳトランジスタ、４６、４
７はＮチャネルＭＯＳトランジスタである。

【００４６】図５に示すトライステート型インバータに
おいて、クロック入力端子４０をＬレベル、反転クロッ
ク入力端子４２をＨレベルとすると、ＰチャネルＭＯＳ
トランジスタ４５とＮチャネルＭＯＳトランジスタ４２
は共にゲート酸化膜下にチャネルが形成され、この時、
データ入力端子４１がＬレベルであれば、ＰチャネルＭ
ＯＳトランジスタ４４がオン状態、ＮチャネルＭＯＳト
ランジスタ４７がオフ状態となるため、電源端子３８よ
りＰチャネルＭＯＳトランジスタ４４、４５を介して出
力端子４３の負荷容量に電荷が充電され、出力端子４３
はＨレベルとなる。

【００４７】また、データ入力端子４１がＨレベルであ
れば、ＰチャネルＭＯＳトランジスタ４４がオフ状態、
ＮチャネルＭＯＳトランジスタ４７がオン状態となるた
め、出力端子４３の負荷容量に充電されていた電荷がＮ
チャネルＭＯＳトランジスタ４６、４７を介して接地端
子３９に放電され、出力端子４３はＬレベルとなる。上
記の通り、クロック入力端子４０がＬレベル、反転クロ
ック入力端子４２がＨレベルである時、データ伝送可能
な状態となる。

【００４８】一方、クロック入力端子４０をＨレベル、
反転クロック入力端子４２をＬレベルとすると、Ｐチャ
ネルＭＯＳトランジスタ４５とＮチャネルＭＯＳトラン
ジスタ４６は共にオフ状態となり、データ入力端子４１
のレベルにかかわらず、出力端子４３はハイインピーダ
ンス状態となる。

【００４９】図４の回路図と図２のタイムチャートを用
いて、本実施例の回路動作について以下に説明する。な
お、本実施例が、前記第１の実施例と相違するのは、前
記第１の実施例では、マスタ側閉ループ回路及びスレー
ブ側閉ループ回路へのデータ入力制御と、マスタ側閉ル
ープ回路、スレーブ側閉ループ回路内のデータ保持の制
御を双方向転送ゲートで行っていたのに対し、本実施例
では、上述したようにトライステート型インバータを用
いて行っている点である。

【００５０】まず、期間Ｔ１から期間Ｔ２への遷移にお
いて、クロック信号（Ф）１６はＬレベルからＨレベ
ル、反転クロック信号（Ф￣）１７はＨレベルからＬレ
ベルとなるため、トライステート型インバータ２９、３
３はデータ伝送状態からハイインピーダンス状態とな
り、トライステート型インバータ３０〜３２はハイイン
ピーダンス状態からデータ伝送状態となる。

【００５１】このため、期間Ｔ１においてデータ入力端
子１、トライステート型インバータ２９を介してマスタ
側閉ループ回路に入力した最終的なデータ入力信号（Ｄ
１）１８は、期間Ｔ１から期間Ｔ２への遷移においてマ
スタ側閉ループ回路にラッチされると共にトライステー
ト型インバータ３２を介してデータ出力端子２７に、ま
たトライステート型インバータ３１を介して反転データ
出力端子２８に出力される。

【００５２】この際のデータ出力までの信号伝搬遅延時
間と反転データ出力までの信号伝搬遅延時間は共にトラ
イステート型インバータ１段分となり、前記第１の実施
例同様高速動作が実現できる。

【００５３】一方、期間Ｔ２から期間Ｔ３の遷移におい
て、クロック信号（Ф）１６はＨレベルからＬレベル、
反転クロック信号（Ф￣）１７はＬレベルからＨレベル
となるため、トライステート型インバータ２９、３３は
ハイインピーダンス状態からデータ伝送状態、トライス
テート型インバータ３０〜３２はデータ伝送状態からハ
イインピーダンス状態となる。

【００５４】このため、期間Ｔ２においてマスタ側閉ル
ープ回路にラッチされていたデータ（Ｄ１）は、期間Ｔ
２からＴ３への遷移においてスレーブ側閉ループ回路に
ラッチされると共にデータ出力端子２７、反転データ出
力端子２８に出力され、期間Ｔ２でのデータ出力状態を
保持することにより、ＦＦ回路動作を達成する。

【００５５】以上説明したように、本発明の第２の実施
例に係るＦＦ回路においては、クロック立ち上がりから
データ出力までの信号伝搬遅延時間と反転データ出力ま
での信号伝搬遅延時間を両者ともトライステート型イン
バータ１段分とすることができることから、前記第１の
実施例と同様に高速動作を実現することができる。

【００５６】以上本発明を上記各実施例に即して説明し
たが、本発明は、上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。

【００５７】

【発明の効果】以上説明したように本発明のマスタスレ
ーブ方式フリップフロップ回路は、マスタ側閉ループ回
路に入力し保持されているデータとその反転データを、
それぞれデータ転送素子を介して、スレーブ側閉ループ
回路に供給するように構成したことにより、クロック立
ち上がりからデータ出力までの信号伝搬遅延時間、ある
いは反転データ出力までの信号伝搬遅延時間を低減する
ことができ、高速動作が実現できるという効果を有す
る。

【００５８】本発明の定量的効果の一例として、前記第
２の従来例と比較して、データ出力までの信号伝搬遅延
時間は約２５％低減される。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るマスタスレーブ方
式フリップフロップの構成を示す図である。

【図２】本発明の実施例の動作を説明するタイムミング
チャートである。

【図３】本発明の第１の実施例と第２の従来例の遅延特
性を示す図である。

【図４】本発明の第２の実施例に係るマスタスレーブ方
式フリップフロップの構成を示す図である。

【図５】本発明の第２の実施例におけるトライステート
型インバータのトランジスタレベルの回路図である。

【図６】第１の従来例のマスタスレーブ方式フリップフ
ロップの構成を示す図である。

【図７】第１の従来例の構成要素の一つである双方向転
送ゲートのトランジスタレベルの回路図である。

【図８】第２の従来例のマスタスレーブ方式フリップフ
ロップの回路構成を示す図である。

【符号の説明】

１、２５、４１、４８、７２ データ入力端子 ２、２６、４０、４９、６８、７３ クロック入力端子 ３、２７、４３、５０、７４ データ出力端子 ４、２８、５１、７５ 反転データ出力端子 ５〜９、５２〜５５、７６〜７９ 双方向転送ゲート １０〜１５、３４〜３７、５６〜６３、８０〜８５ イ
ンバータ １６ クロック信号（Ф） １７ 反転クロック信号（Ф￣） １８ データ入力信号 １９ データ出力信号 ２０ 反転データ出力信号 ２１ 第１の実施例による遅延特性（１） ２２ 第２の実施例による遅延特性（１） ２３ 第１の実施例による遅延特性（２） ２４ 第２の実施例による遅延特性（２） ２９〜３３ トライステート型インバータ ３８、６４ 電源端子 ３９、６５ 接地端子 ４２ 反転クロック入力端子 ４４、４５、７０ ＰチャネルＭＯＳトランジスタ ４６、４７、７１ ＮチャネルＭＯＳトランジスタ ６６、６７ 双方向端子 ６９ 反転クロック入力端子

Claims (4)

【特許請求の範囲】
1. 【請求項１】クロック信号によりデータ転送状態とハイ
   インピーダンス状態とが切替制御される、少なくとも第
   １及び第２のデータ転送素子を備えたマスタスレーブ方
   式のフリップフロップ回路であって、 前記第１のデータ転送素子は、入力端がマスタ側閉ルー
   プ回路内の第１のノードに接続されると共に、出力端が
   スレーブ側閉ループ回路内の第２のノードに接続され、 前記第２のデータ転送素子は、入力端が前記第１のノー
   ドと逆相となる前記マスタ側閉ループ回路内の第３のノ
   ードに接続されると共に、出力端が前記第２のノードと
   逆相となる前記スレーブ側閉ループ回路内の第４のノー
   ドに接続されてなることを特徴とするマスタスレーブ方
   式フリップフロップ回路。
2. 【請求項２】前記第１及び第２のデータ転送素子が、双
   方向転送ゲートで構成されることを特徴とする請求項１
   記載のマスタスレーブ方式フリップフロップ回路。
3. 【請求項３】前記第１及び第２のデータ転送素子が、ク
   ロックドインバータで構成されたことを特徴とする請求
   項１記載のマスタスレーブ方式フリップフロップ回路。
4. 【請求項４】クロック信号による制御のもと、データを
   入力し閉ループを形成して該データを保持するマスタ側
   閉ループ回路と、前記マスタ側閉ループ回路に保持され
   るデータを一の転送ゲートを介して入力し閉ループを形
   成してデータ及び反転データとして出力保持するスレー
   ブ側閉ループ回路と、を具備してなるマスタスレーブ方
   式のフリップフロップ回路において、 前記マスタ側閉ループ回路と前記スレーブ側閉ループ回
   路との間に他の転送ゲートを更に設け、 前記マスタ側閉ループ回路に保持されるデータとその反
   転データとが、二つの前記転送ゲートを介して、それぞ
   れ前記スレーブ側閉ループ回路のデータ出力端子に接続
   されるノードと反転データ出力端子に接続されるノード
   と、に供給されるように構成されたことを特徴とするマ
   スタスレーブ方式フリップフロップ回路。