JPH07131302A - レジスタ回路 - Google Patents
レジスタ回路Info
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- JPH07131302A JPH07131302A JP5312453A JP31245393A JPH07131302A JP H07131302 A JPH07131302 A JP H07131302A JP 5312453 A JP5312453 A JP 5312453A JP 31245393 A JP31245393 A JP 31245393A JP H07131302 A JPH07131302 A JP H07131302A
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- output
- circuit
- latch
- input
- data
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Abstract
(57)【要約】
【目的】レジスタ回路の入力信号セットアップ時間＋ホ
ールド時間、およびデータ出力遅延時間のＡＣ特性の高
速化。 【構成】差動入力とし、マスタ部ラッチ回路をラッチ帰
還パスの諭理段数を１段のみにし、スレーブ部ラッチ回
路のデータ出力パスは論理ゲート無しで直接出力してい
る。大きな出力負荷に対しては直結型の出力駆動回路を
設けることにより、より高速化が図れる。 【効果】従来回路に比ベデータ入力のセットアップ＋ホ
ールド時間を約１／２に、クロックエッジからのデータ
出力時間を１／２〜１／３に短縮でき、大幅な特性改善
になる。
ールド時間、およびデータ出力遅延時間のＡＣ特性の高
速化。 【構成】差動入力とし、マスタ部ラッチ回路をラッチ帰
還パスの諭理段数を１段のみにし、スレーブ部ラッチ回
路のデータ出力パスは論理ゲート無しで直接出力してい
る。大きな出力負荷に対しては直結型の出力駆動回路を
設けることにより、より高速化が図れる。 【効果】従来回路に比ベデータ入力のセットアップ＋ホ
ールド時間を約１／２に、クロックエッジからのデータ
出力時間を１／２〜１／３に短縮でき、大幅な特性改善
になる。
Description
【０００１】
【産業上の利用分野】本発明はレジスタ回路およびラッ
チ回路に関し、特にマスタ側ラッチとスレーブ側ラッチ
回路と出力ドライバ回路からなるレジスタ回路から成
る。
チ回路に関し、特にマスタ側ラッチとスレーブ側ラッチ
回路と出力ドライバ回路からなるレジスタ回路から成
る。
【０００２】
【従来の技術】スタティク型レジスタ回路は一般にマス
タ部とスレーブ部の２つのラッチ回路により構成されて
おり、図５のものが知られている。このレジスタ回路は
特開昭６１−２２０１９９号公報に示されているが、レ
ジスタ回路からリセット機能を省略したものであること
に注意されたい。
タ部とスレーブ部の２つのラッチ回路により構成されて
おり、図５のものが知られている。このレジスタ回路は
特開昭６１−２２０１９９号公報に示されているが、レ
ジスタ回路からリセット機能を省略したものであること
に注意されたい。
【０００３】本レジスタ回路において、データ入力ＩＮ
はマスタ部ラッチＭＬ５１を通り、スレーブ部ラッチＳ
Ｌ５１を通って出力ＯＵＴとその逆相出力ＯＵＴＢを出
す。これらのラッチ回路を制御するのは、クロック信号
Ｃおよびその逆相信号ＣＢである。マスタラッチＭＬ５
１は、クロックＣをゲート入力したＭＯＳ電界効果型ト
ランジスタ（ＦＥＴ）Ｍ５１をスイッチ動作のトランス
ファゲートとして設け、データ入力ＩＮはこれを介した
後インバータＩＶ５１に入り信号ＬＢを出力する。ＬＢ
はインバータＩＶ５２を通り反転信号Ｌとなり、さらに
ＣＢ制御のトランスファゲートＭ５２を通ってＩＶ５１
の入力に接続される。ＬＢがマスタラッチ出力となる。
スレーブラッチＳＬ５１はマスタラッチとほぼ同様の構
成をしており、ＣＢ制御のトランスファゲートＭ５３を
通った信号はインバータＩＶ５３を通り信号ＯＵＴにな
る。ＯＵＴはインバータＩＶ５４により反転信号ＯＵＴ
Ｂとなり、さらにＣ制御のトランスファゲートＭ５４を
介してＩＶ５３の入力に接続される。ＯＵＴがスレーブ
ラッチ出力となり、必要ならばＯＵＴＢが逆相出力とな
る。
はマスタ部ラッチＭＬ５１を通り、スレーブ部ラッチＳ
Ｌ５１を通って出力ＯＵＴとその逆相出力ＯＵＴＢを出
す。これらのラッチ回路を制御するのは、クロック信号
Ｃおよびその逆相信号ＣＢである。マスタラッチＭＬ５
１は、クロックＣをゲート入力したＭＯＳ電界効果型ト
ランジスタ（ＦＥＴ）Ｍ５１をスイッチ動作のトランス
ファゲートとして設け、データ入力ＩＮはこれを介した
後インバータＩＶ５１に入り信号ＬＢを出力する。ＬＢ
はインバータＩＶ５２を通り反転信号Ｌとなり、さらに
ＣＢ制御のトランスファゲートＭ５２を通ってＩＶ５１
の入力に接続される。ＬＢがマスタラッチ出力となる。
スレーブラッチＳＬ５１はマスタラッチとほぼ同様の構
成をしており、ＣＢ制御のトランスファゲートＭ５３を
通った信号はインバータＩＶ５３を通り信号ＯＵＴにな
る。ＯＵＴはインバータＩＶ５４により反転信号ＯＵＴ
Ｂとなり、さらにＣ制御のトランスファゲートＭ５４を
介してＩＶ５３の入力に接続される。ＯＵＴがスレーブ
ラッチ出力となり、必要ならばＯＵＴＢが逆相出力とな
る。
【０００４】次に動作を説明する。レジスタ回路はクロ
ック信号Ｃ、ＣＢの信号エッジ、つまりＣのハイ→ロ
ウ、ＣＢのロウ→ハイ変化に対応し入力データが出力に
転送される。クロックエッジ入力前はトランスファゲー
トＭ５１、５４はオン、Ｍ５２、５３はオフしている。
したがってマスタ部は入力信号に応じて出力が出るスル
ー状態、スレーブ部は入力信号がトランスファゲートに
て切断され２つのインバータから成るフリップフロップ
にてデータが保持されるラッチ状態である。クロックエ
ッジが入力されるとマスタ部がＩＮ情報を蓄えるラッチ
状態となり、スレーブ部がスルー状態となりマスタにて
蓄えられたデータを出力する。Ｃのロウ→ハイ、ＣＢの
ハイ→ロウ変化時にマスタ部はスルー状態にスレーブ部
はラッチ状態にもどるが蓄えられたデータはマスタから
スレーブに移るだけでレジスタ出力は変化しない。これ
らのタイミングチャートを図６に示す。クロックエッジ
（時間＝０）に対しマスター部のラッチ回路が入力デー
タを正常にラッチできるタイミングとして入力データの
セットアップ時間、ホールド時間がｔＳ、ｔＨとなる。
またクロックエッジからスレーブ部のスルー変化による
データ出力遅延時間がｔＤとなる。
ック信号Ｃ、ＣＢの信号エッジ、つまりＣのハイ→ロ
ウ、ＣＢのロウ→ハイ変化に対応し入力データが出力に
転送される。クロックエッジ入力前はトランスファゲー
トＭ５１、５４はオン、Ｍ５２、５３はオフしている。
したがってマスタ部は入力信号に応じて出力が出るスル
ー状態、スレーブ部は入力信号がトランスファゲートに
て切断され２つのインバータから成るフリップフロップ
にてデータが保持されるラッチ状態である。クロックエ
ッジが入力されるとマスタ部がＩＮ情報を蓄えるラッチ
状態となり、スレーブ部がスルー状態となりマスタにて
蓄えられたデータを出力する。Ｃのロウ→ハイ、ＣＢの
ハイ→ロウ変化時にマスタ部はスルー状態にスレーブ部
はラッチ状態にもどるが蓄えられたデータはマスタから
スレーブに移るだけでレジスタ出力は変化しない。これ
らのタイミングチャートを図６に示す。クロックエッジ
（時間＝０）に対しマスター部のラッチ回路が入力デー
タを正常にラッチできるタイミングとして入力データの
セットアップ時間、ホールド時間がｔＳ、ｔＨとなる。
またクロックエッジからスレーブ部のスルー変化による
データ出力遅延時間がｔＤとなる。
【０００５】
【発明が解決しようとする課題】従来例において説明し
たセットアップ時間ｔＳ、ホールド時間ｔＨ、データ出
力遅延時間ｔＤはレジスタ回路の主要特性であり、これ
らが小さいほどそのレジスタを含むシステムのタイミン
グマージンが確保でき高性能化が実現される。しかしな
がら、ｔＳはＩＮ入力からインバータＩＶ５１、５２の
２段を通りＬが変化した時点でＣ、ＣＢにてクロックエ
ッジが入る必要がある。ｔＨはこのエッジでトランスフ
ァゲートＭ５１がオフするまでの時間、ＩＮの信号を保
つ必要がある。またｔＤはクロックＣ入力からトランス
ファゲートＭ５３をオンさせインバータＩＶ５３の１段
もしくはＩＶ５４も含めた２段を通り出力される時間が
必要となる。
たセットアップ時間ｔＳ、ホールド時間ｔＨ、データ出
力遅延時間ｔＤはレジスタ回路の主要特性であり、これ
らが小さいほどそのレジスタを含むシステムのタイミン
グマージンが確保でき高性能化が実現される。しかしな
がら、ｔＳはＩＮ入力からインバータＩＶ５１、５２の
２段を通りＬが変化した時点でＣ、ＣＢにてクロックエ
ッジが入る必要がある。ｔＨはこのエッジでトランスフ
ァゲートＭ５１がオフするまでの時間、ＩＮの信号を保
つ必要がある。またｔＤはクロックＣ入力からトランス
ファゲートＭ５３をオンさせインバータＩＶ５３の１段
もしくはＩＶ５４も含めた２段を通り出力される時間が
必要となる。
【０００６】このようにマスタ部で決まるｔＳ＋ｔＨの
時間、スレーブ部で来まるｔＤの時間の短縮は容易には
実現できず、システムのクロック周波数、つまり動作速
度の高速化をリミットする要因の１つになってきてい
る。
時間、スレーブ部で来まるｔＤの時間の短縮は容易には
実現できず、システムのクロック周波数、つまり動作速
度の高速化をリミットする要因の１つになってきてい
る。
【０００７】
【課題を解決するための手段】本発明は上記の問題点を
解決するためにマスタ部を同、逆相の差動入力とし、ラ
ッチまでの論理回路段数を１段にて実現しｔＳ＋ｔＨ時
間の短縮を図っている。また、スレーブ部のデータ出力
パスはクロック制御のトランスファゲートのみで直接出
力するようにしｔＤ時間の短縮を図っている。さらに、
出力にバイポーラトランジスタを直結し差動信号を利用
して大きな出力負荷を駆動する為の出力ドライブ回路を
設けている。
解決するためにマスタ部を同、逆相の差動入力とし、ラ
ッチまでの論理回路段数を１段にて実現しｔＳ＋ｔＨ時
間の短縮を図っている。また、スレーブ部のデータ出力
パスはクロック制御のトランスファゲートのみで直接出
力するようにしｔＤ時間の短縮を図っている。さらに、
出力にバイポーラトランジスタを直結し差動信号を利用
して大きな出力負荷を駆動する為の出力ドライブ回路を
設けている。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第１の実施例を示してい
る。本回路は、同、逆相のデータ信号ＩＮ、ＩＮＢを入
力したマスタ部ラッチＭＬ１と、その出力信号Ｌ、ＬＢ
を入力としたスレーブ部ラッチＳＬ１から成り、その出
力ＯＵＴ、ＯＵＴＢがレジスタ出力信号となる。マスタ
部ラッチ回路ＭＬ１は、それぞれの入力ＩＮ，ＩＮＢが
ＭＯＳ・ＦＥＴによるトランスファゲートＭ１、２を介
してインバータＩＶ１、２に入力され、それぞれの出力
がＬＢ、Ｌとなり、同時にＬＢ、Ｌはトランスファゲー
トＭ４、３を介して逆相側のインバータＩＶ２、１の入
力端子にそれぞれ接続される。トランスファゲートの制
御信号（ゲート端子入力）はＭ１、２がクロック信号Ｃ
でＭ３、４がその反転信号ＣＢである。スレーブ部ラッ
チ回路ＳＬ１は、それぞれの入力ＬＢ、Ｌが制御信号Ｃ
ＢのトランスファゲートＭ５、６を通ってインバータＩ
Ｖ３、４から成るフリップフロップの２端子に接続され
る。この端子はバイポーラトランジスタＬ１、２および
ＭＯＳ・ＦＥＴのＭ７、８から成る出力ドライブ回路に
直接入力される。バイポーラトランジスタのベース入力
とＦＥＴのゲート入力をそれぞれ逆相信号にし、エミッ
タとドレイン端子を接続し出力ＯＵＴ、ＯＵＴＢとして
いる。各トランスファゲートＭ１〜Ｍ５はＮチャンネル
およびＰチャンネルＭＯＳＦＥＴの双方からトランスミ
ッションゲート構成としてもよい。
る。本回路は、同、逆相のデータ信号ＩＮ、ＩＮＢを入
力したマスタ部ラッチＭＬ１と、その出力信号Ｌ、ＬＢ
を入力としたスレーブ部ラッチＳＬ１から成り、その出
力ＯＵＴ、ＯＵＴＢがレジスタ出力信号となる。マスタ
部ラッチ回路ＭＬ１は、それぞれの入力ＩＮ，ＩＮＢが
ＭＯＳ・ＦＥＴによるトランスファゲートＭ１、２を介
してインバータＩＶ１、２に入力され、それぞれの出力
がＬＢ、Ｌとなり、同時にＬＢ、Ｌはトランスファゲー
トＭ４、３を介して逆相側のインバータＩＶ２、１の入
力端子にそれぞれ接続される。トランスファゲートの制
御信号（ゲート端子入力）はＭ１、２がクロック信号Ｃ
でＭ３、４がその反転信号ＣＢである。スレーブ部ラッ
チ回路ＳＬ１は、それぞれの入力ＬＢ、Ｌが制御信号Ｃ
ＢのトランスファゲートＭ５、６を通ってインバータＩ
Ｖ３、４から成るフリップフロップの２端子に接続され
る。この端子はバイポーラトランジスタＬ１、２および
ＭＯＳ・ＦＥＴのＭ７、８から成る出力ドライブ回路に
直接入力される。バイポーラトランジスタのベース入力
とＦＥＴのゲート入力をそれぞれ逆相信号にし、エミッ
タとドレイン端子を接続し出力ＯＵＴ、ＯＵＴＢとして
いる。各トランスファゲートＭ１〜Ｍ５はＮチャンネル
およびＰチャンネルＭＯＳＦＥＴの双方からトランスミ
ッションゲート構成としてもよい。
【００１０】次に動作について説明する。ＭＬ１はクロ
ックエッジ入力前はＭ１、２はオン、Ｍ３、４はオフの
スルー状態であり、ＳＬ１はＭ５、６がオフの為ＩＶ
３、４のフリップフロップによる信号が出力に表れる。
クロックエッジが入力されＣがハイ→ロウ、ＣＢがロウ
→ハイになるとＩＮ、ＩＮＢはＭ１、２により切り離さ
れ、インバータＩＶ１、２のそれぞれの出力が逆側の入
力にＭ３、４にて接続される為、フリップフロップ構成
となりデータを保持するラッチ状態となる。ＳＬ１はＭ
５、６がオンとなり、マスタ部の出力ＬＢ、Ｌをこのゲ
ートにて直接出力駆動回路に伝えて出力する。この時Ｍ
５、６の出力はＩＶ３、４のフリップフロップを反転さ
せる必要がある為、トランスファゲート側をフリップフ
ロップ側より能力を充分大きくする必要がある。出力駆
動回路は引き上げ用バイポーラと反対側の引き下げ用Ｍ
ＯＳ・ＦＥＴを同一信号で直接オン・オフさせることに
より差動出力信号を同時に発生している。
ックエッジ入力前はＭ１、２はオン、Ｍ３、４はオフの
スルー状態であり、ＳＬ１はＭ５、６がオフの為ＩＶ
３、４のフリップフロップによる信号が出力に表れる。
クロックエッジが入力されＣがハイ→ロウ、ＣＢがロウ
→ハイになるとＩＮ、ＩＮＢはＭ１、２により切り離さ
れ、インバータＩＶ１、２のそれぞれの出力が逆側の入
力にＭ３、４にて接続される為、フリップフロップ構成
となりデータを保持するラッチ状態となる。ＳＬ１はＭ
５、６がオンとなり、マスタ部の出力ＬＢ、Ｌをこのゲ
ートにて直接出力駆動回路に伝えて出力する。この時Ｍ
５、６の出力はＩＶ３、４のフリップフロップを反転さ
せる必要がある為、トランスファゲート側をフリップフ
ロップ側より能力を充分大きくする必要がある。出力駆
動回路は引き上げ用バイポーラと反対側の引き下げ用Ｍ
ＯＳ・ＦＥＴを同一信号で直接オン・オフさせることに
より差動出力信号を同時に発生している。
【００１１】次に本回路の性能について説明する。デー
タ入力のセットアップ時間ｔＳについては、ＭＬ１のそ
れぞれのインバータが反転した時点でクロックエッジが
入力可能になる。つまりインバータ１段の動作でラッチ
可能となる。これは差動入力信号により従来例の直列イ
ンバータ２段を並列かつ同時に動かすことが出来たため
である。ホールド時間については、クロック入力後トラ
ンスファゲートＭ１、２がオフするまでの時間なので従
来例と変わらない。クロック入力からの出力遅延時間ｔ
Ｄについては、ＳＬ１のトランスファゲートＭ５、６が
オンすればすぐに出力され、出力駆動回路を解して出力
される。差動信号を用いているため出力を直接出力で
き、フリップフロップ回路は別に並列動作として設けら
れる。この為、従来回路のようにインバータ１〜２段の
信号をフィオードバックしフリップフロップを作成する
必要が無く、出力遅延時間も短縮できる。
タ入力のセットアップ時間ｔＳについては、ＭＬ１のそ
れぞれのインバータが反転した時点でクロックエッジが
入力可能になる。つまりインバータ１段の動作でラッチ
可能となる。これは差動入力信号により従来例の直列イ
ンバータ２段を並列かつ同時に動かすことが出来たため
である。ホールド時間については、クロック入力後トラ
ンスファゲートＭ１、２がオフするまでの時間なので従
来例と変わらない。クロック入力からの出力遅延時間ｔ
Ｄについては、ＳＬ１のトランスファゲートＭ５、６が
オンすればすぐに出力され、出力駆動回路を解して出力
される。差動信号を用いているため出力を直接出力で
き、フリップフロップ回路は別に並列動作として設けら
れる。この為、従来回路のようにインバータ１〜２段の
信号をフィオードバックしフリップフロップを作成する
必要が無く、出力遅延時間も短縮できる。
【００１２】本発明の第２の実施例を図２の回路図を用
いて説明する。これは第１の実施例のスレーブ側ラッチ
回路の出力駆動回路部分（Ｑ１、２、Ｍ７、８）を省略
し、トランスファゲートの出力を直接出力ＯＵＴＢ、Ｏ
ＵＴにしたものである。出力を駆動するのがトランスフ
ァゲートとなるため大きな駆動能力は無いが、出力負荷
が軽い時は駆動回路自体が負荷として効くため省略した
方が高速に動作できる。さらに素子数の削減にもなる。
いて説明する。これは第１の実施例のスレーブ側ラッチ
回路の出力駆動回路部分（Ｑ１、２、Ｍ７、８）を省略
し、トランスファゲートの出力を直接出力ＯＵＴＢ、Ｏ
ＵＴにしたものである。出力を駆動するのがトランスフ
ァゲートとなるため大きな駆動能力は無いが、出力負荷
が軽い時は駆動回路自体が負荷として効くため省略した
方が高速に動作できる。さらに素子数の削減にもなる。
【００１３】次に本発明の第３の実施例を図３の回路図
を用いて説明する。これは第１の実施例のスレーブ側ラ
ッチ回路の出力駆動回路部分を更に強力にしたものであ
る。つまり、出力引き下げ用ＭＯＳ・ＦＥＴＭ３３、３
４のソース端子をベースに入力し、コレクタを出力とし
たバイポーラトランジスタＱ３２、３４を加えている
が、動作上の論理関係は従来例と変わっていない。この
例では出力駆動を全てバイポーラトランジスタにて行う
ため非常に大きな駆動能力が得られ、同時にＭＯＳ・Ｆ
ＥＴはベース電流の供給だけなのでサイズの縮小が可能
となる。
を用いて説明する。これは第１の実施例のスレーブ側ラ
ッチ回路の出力駆動回路部分を更に強力にしたものであ
る。つまり、出力引き下げ用ＭＯＳ・ＦＥＴＭ３３、３
４のソース端子をベースに入力し、コレクタを出力とし
たバイポーラトランジスタＱ３２、３４を加えている
が、動作上の論理関係は従来例と変わっていない。この
例では出力駆動を全てバイポーラトランジスタにて行う
ため非常に大きな駆動能力が得られ、同時にＭＯＳ・Ｆ
ＥＴはベース電流の供給だけなのでサイズの縮小が可能
となる。
【００１４】ここで、具体的特性を０．６μｍクラスの
Ｂｉ−ＣＭＯＳ設計ルールによるデータを用いて説明す
る。まず、第１の実施例にてデータセットアップ時間ｔ
Ｓ確認時の波形を図７に示す。クロックエッジ入力の時
間Ｏｎｓにし、データ入力を−０．５ｎｓにしたもの
で、入力電圧変化時間は１ｎｓにしている。図より、デ
ータ入力後約０．３ｎｓにてマスターラッチの出力Ｌ
Ｂ、Ｌが切り替わり、クロック入力後約０．４ｎｓにて
スレーブ側ラッチの出力ＯＵＴＢ、ＯＵＴが切り替わっ
ている。それぞれの波形は上昇、下降のバランスも良
い。Ｃ、ＣＢ切り替え直後にＬ、ＬＢにノイズが乗って
いるが、これはトランスファゲートのオンによるＬ、Ｌ
Ｂ端子からの過渡的な充放電電流の供給によるためであ
る。ただし、その程度は小さく回路動作上は問題ない。
同様にデータホールド時間ｔＨ確認時の波形を図８に示
す。クロックに対しデータ入力を−０．３ｎｓにしたも
のである。クロックエッジの０．３ｎｓ前でデータが反
転しても、マスタ部のインバータ１段のデータ伝達が不
充分ならばＬ、ＬＢは反転せず元のデータを保持してい
る。波形では若干のインバータ変化がノイズとして出て
いるが問題ない。したがって、スレーブ側もクロックエ
ッジに対しそのままのデータを保持している。このセッ
トアップとホールド時間を加えたｔＳ＋ｔＨがデータ取
り込みに必要なデータ確定時間であり、この例では約
０．２ｎｓであることがわかる。従来例では約０．４〜
０．５ｎｓ、一般的に高速動作が可能なＥＣＬ系回路を
用いた場合でも約０．３〜０．４ｎｓである（ｔＤの遅
れが生じない範囲を条件としている）。このようにデー
タ取り込み時間の特性が約１／２に改善されている。
Ｂｉ−ＣＭＯＳ設計ルールによるデータを用いて説明す
る。まず、第１の実施例にてデータセットアップ時間ｔ
Ｓ確認時の波形を図７に示す。クロックエッジ入力の時
間Ｏｎｓにし、データ入力を−０．５ｎｓにしたもの
で、入力電圧変化時間は１ｎｓにしている。図より、デ
ータ入力後約０．３ｎｓにてマスターラッチの出力Ｌ
Ｂ、Ｌが切り替わり、クロック入力後約０．４ｎｓにて
スレーブ側ラッチの出力ＯＵＴＢ、ＯＵＴが切り替わっ
ている。それぞれの波形は上昇、下降のバランスも良
い。Ｃ、ＣＢ切り替え直後にＬ、ＬＢにノイズが乗って
いるが、これはトランスファゲートのオンによるＬ、Ｌ
Ｂ端子からの過渡的な充放電電流の供給によるためであ
る。ただし、その程度は小さく回路動作上は問題ない。
同様にデータホールド時間ｔＨ確認時の波形を図８に示
す。クロックに対しデータ入力を−０．３ｎｓにしたも
のである。クロックエッジの０．３ｎｓ前でデータが反
転しても、マスタ部のインバータ１段のデータ伝達が不
充分ならばＬ、ＬＢは反転せず元のデータを保持してい
る。波形では若干のインバータ変化がノイズとして出て
いるが問題ない。したがって、スレーブ側もクロックエ
ッジに対しそのままのデータを保持している。このセッ
トアップとホールド時間を加えたｔＳ＋ｔＨがデータ取
り込みに必要なデータ確定時間であり、この例では約
０．２ｎｓであることがわかる。従来例では約０．４〜
０．５ｎｓ、一般的に高速動作が可能なＥＣＬ系回路を
用いた場合でも約０．３〜０．４ｎｓである（ｔＤの遅
れが生じない範囲を条件としている）。このようにデー
タ取り込み時間の特性が約１／２に改善されている。
【００１５】また、出力負荷に対するデータ出力遅延時
間ｔＤを図９に示す。データは第２、第３の実施例と従
来例を示しており、出力の上昇、下降の平均値を示して
いる。負荷が小さい時は実施例２の方が速いが約０．２
ｐＦ以上の大負荷では駆動能力の高い実施例３の方が速
い。従来例と比べると１／２〜１／３に高速化されてい
ることがわかる。
間ｔＤを図９に示す。データは第２、第３の実施例と従
来例を示しており、出力の上昇、下降の平均値を示して
いる。負荷が小さい時は実施例２の方が速いが約０．２
ｐＦ以上の大負荷では駆動能力の高い実施例３の方が速
い。従来例と比べると１／２〜１／３に高速化されてい
ることがわかる。
【００１６】次にこの回路の応用例である第４の実施例
を図４を用いて説明する。この例では第１の実施例のス
レーブ部ラッチ回路ＳＬ１の出力駆動回路部分に論理機
能を持たせている。第１の実施例の出力駆動回路を省略
したレジスタ回路（つまり第２の実施例と同じ）を２セ
ット用意しそれぞれの出力ＳＯ、ＳＯＢおよびＳ１、Ｓ
１Ｂの４信号を用い、４個の新しい出力駆動回路ＳＬＤ
にてロウ選択の１／４デコード動作を行うものである。
ＳＬＤは、ベース入力の２つのバイポーラトランジスタ
Ｑ４１、４２をエミッタ共通のワイアードオア接続し、
ゲート入力の２つのＭＯＳ・ＦＥＴ、Ｍ４１、４２を直
列接続し、エミッタとドレイン接続を出力としたもので
ある。ＳＯ、ＳＯＢの信号がそれぞれＱ４１とＭ４１に
逆相の形で入力され、同様にＱ４１とＭ４２にもＳ１、
Ｓ１Ｂが入力されるため、組み合わせにて４個のＳＬＤ
ができＡ０〜Ａ３の出力が得られる。
を図４を用いて説明する。この例では第１の実施例のス
レーブ部ラッチ回路ＳＬ１の出力駆動回路部分に論理機
能を持たせている。第１の実施例の出力駆動回路を省略
したレジスタ回路（つまり第２の実施例と同じ）を２セ
ット用意しそれぞれの出力ＳＯ、ＳＯＢおよびＳ１、Ｓ
１Ｂの４信号を用い、４個の新しい出力駆動回路ＳＬＤ
にてロウ選択の１／４デコード動作を行うものである。
ＳＬＤは、ベース入力の２つのバイポーラトランジスタ
Ｑ４１、４２をエミッタ共通のワイアードオア接続し、
ゲート入力の２つのＭＯＳ・ＦＥＴ、Ｍ４１、４２を直
列接続し、エミッタとドレイン接続を出力としたもので
ある。ＳＯ、ＳＯＢの信号がそれぞれＱ４１とＭ４１に
逆相の形で入力され、同様にＱ４１とＭ４２にもＳ１、
Ｓ１Ｂが入力されるため、組み合わせにて４個のＳＬＤ
ができＡ０〜Ａ３の出力が得られる。
【００１７】動作はＱ４１、Ｑ４２がロウ入力でＭ４
１、４２がハイ入力のＳＬＤのみ出力がロウになり、そ
のほかはハイが出力される。レジスタ回路の出力信号に
て論理回路を構成する場合、この論理回路をレジスタの
駆動回路と兼ねることで論理段数を削減し、より高速動
作が実現できる。
１、４２がハイ入力のＳＬＤのみ出力がロウになり、そ
のほかはハイが出力される。レジスタ回路の出力信号に
て論理回路を構成する場合、この論理回路をレジスタの
駆動回路と兼ねることで論理段数を削減し、より高速動
作が実現できる。
【００１８】その他の応用例としては、このレジスタ回
路は異なる２つのラッチ回路から成り立っているため、
それぞれを単独のラッチ回路として用いることもでき
る。さらに、本発明の出力駆動回路を接続することによ
り大負荷を駆動することも容易にできるようになる。
路は異なる２つのラッチ回路から成り立っているため、
それぞれを単独のラッチ回路として用いることもでき
る。さらに、本発明の出力駆動回路を接続することによ
り大負荷を駆動することも容易にできるようになる。
【００１９】
【発明の効果】以上説明してきたように、本発明のレジ
スタ回路は入力に差動信号を用いマスタ部ラッチのラッ
チ動作パスを論理段数１段にて実現し、スレーブ部ラッ
チのデータ出力パスの論理段数を省略し、出力駆動回路
を直結した。これにより、入力データのセットアップ＋
ホールド時間を従来の約１／２に、データ出力時間を１
／２〜１／３にでき、大幅な特性改善の効果が得られ
た。
スタ回路は入力に差動信号を用いマスタ部ラッチのラッ
チ動作パスを論理段数１段にて実現し、スレーブ部ラッ
チのデータ出力パスの論理段数を省略し、出力駆動回路
を直結した。これにより、入力データのセットアップ＋
ホールド時間を従来の約１／２に、データ出力時間を１
／２〜１／３にでき、大幅な特性改善の効果が得られ
た。
【図１】本発明の第１の実施例を示すレジスタ回路接続
図。
図。
【図２】本発明の第２の実施例を示すレジスタ回路のス
レーブ部ラッチ回路接続図。
レーブ部ラッチ回路接続図。
【図３】本発明の第３の実施例を示すレジスタ回路のス
レーブ部ラッチ回路接続図。
レーブ部ラッチ回路接続図。
【図４】本発明の第４の実施例を示すレジスタ回路＋論
理デコーダ回路接続図。
理デコーダ回路接続図。
【図５】従来例を示すレジスタ回路接続図。
【図６】一般的なレジスタ回路のタイミングチャート
図。
図。
【図７】本発明の第１の実施例のレジスタ回路における
セットアップ動作確認波形。
セットアップ動作確認波形。
【図８】本発明の第１の実施例のレジスタ回路における
ホールド動作確認波形。
ホールド動作確認波形。
【図９】本発明の第２、３の実施例および従来例のレジ
スタ回路での出力負荷に対するデータ出力時間特性。
スタ回路での出力負荷に対するデータ出力時間特性。
ＩＮ，Ｉ０，Ｉ１，〜Ｂ 入力信号 Ｌ，Ｌ０，Ｌ１，〜Ｂ マスタ部ラッチ出力 ＯＵＴ，Ｓ０，Ｓ１，〜Ｂ レジスタ回路出力 Ａ０〜３ デコーダ回路出力 ＭＬ１〜５１ マスタ部ラッチ ＳＬ１〜５１ スレーブ部ラッチ ＳＬＤ 出力駆動回路 ＩＶ１〜５４ インバータ Ｌ１〜４２ バイポーラトランジスタ Ｍ１〜５４ ＭＯＳ電界効果型トランジスタ
Claims (4)
- 【請求項１】 差動データ信号を入力としたマスター側
ラッチ回路とスレーブ側ラッチ回路を直列接続したレジ
スタ回路において、前記マスター側ラッチ回路は前記差
動データ信号をそれぞれ第１トランスファゲートを介し
て受ける二つの第１インバータ論理回路と一方の第１イ
ンバータ論理回路の出力を他方のインバータ論理回路の
入力に伝達する二つの第２トランスファゲートを有し、
前記スレーブ側ラッチ回路は前記マスター側ラッチ回路
の真補出力をそれぞれ第３のトランスファゲートを介し
て受けるフリップフロップ回路を有し、前記第１から第
３のトランスファゲートのオン、オフを制御する信号と
してクロック信号およびその逆相信号を用いたことを特
徴とするレジスタ回路。 - 【請求項２】 前記スレーブ側ラッチ回路の出力を受け
る駆動回路をさらに備え、この駆動回路は、前記スレー
ブ側ラッチ回路の真補の出力をそれぞれ受ける第１のバ
イポーラトランジスタと、各第１バイポーラトランジス
タに直列に接続され前記真補出力のうちの逆相側の出力
をそれぞれ受ける電界効果型トランジスタとを有するこ
とを特徴とする請求項１記載のレジスタ回路。 - 【請求項３】 前記電界効果型トランジスタのソースに
ベースが接続された第２のバイポーラトランジスタをさ
らに有することを特徴とする請求項２記載のレジスタ回
路。 - 【請求項４】 前記駆動回路は、第３バイポーラトラン
ジスタをさらに有し、この第３トランジスタは前記第１
バイポーラトランジスタとともにワイアードオア型論理
回路を構成していることを特徴とする請求項２又は３記
載のレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5312453A JPH07131302A (ja) | 1993-11-08 | 1993-11-08 | レジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5312453A JPH07131302A (ja) | 1993-11-08 | 1993-11-08 | レジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131302A true JPH07131302A (ja) | 1995-05-19 |
Family
ID=18029382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5312453A Pending JPH07131302A (ja) | 1993-11-08 | 1993-11-08 | レジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07131302A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163189A (en) * | 1997-04-18 | 2000-12-19 | Nec Corporation | Latch circuit capable of reducing slew current |
| JP2016509810A (ja) * | 2013-01-31 | 2016-03-31 | オラクル・インターナショナル・コーポレイション | メタスタビリティ解決のための回転シンクロナイザ回路 |
| US9503062B2 (en) | 2013-10-16 | 2016-11-22 | Samsung Electronics Co., Ltd. | Semiconductor circuit and semiconductor system |
| WO2019142546A1 (ja) * | 2018-01-16 | 2019-07-25 | パナソニックＩｐマネジメント株式会社 | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110386A (ja) * | 1991-10-15 | 1993-04-30 | Oki Electric Ind Co Ltd | 半導体装置 |
| JPH05268000A (ja) * | 1992-03-17 | 1993-10-15 | Fujitsu Ltd | ラッチ回路 |
-
1993
- 1993-11-08 JP JP5312453A patent/JPH07131302A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110386A (ja) * | 1991-10-15 | 1993-04-30 | Oki Electric Ind Co Ltd | 半導体装置 |
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| US9503062B2 (en) | 2013-10-16 | 2016-11-22 | Samsung Electronics Co., Ltd. | Semiconductor circuit and semiconductor system |
| WO2019142546A1 (ja) * | 2018-01-16 | 2019-07-25 | パナソニックＩｐマネジメント株式会社 | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970506 |