JP3101516B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3101516B2 JP3101516B2 JP07007705A JP770595A JP3101516B2 JP 3101516 B2 JP3101516 B2 JP 3101516B2 JP 07007705 A JP07007705 A JP 07007705A JP 770595 A JP770595 A JP 770595A JP 3101516 B2 JP3101516 B2 JP 3101516B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものであり、さらに詳しく言えば、ゲート酸化膜
厚の異なるＭＯＳトランジスタを有する半導体装置を製
造する際の工程の削減、並びにトランジスタの弱反転領
域におけるリーク電流の低減を可能とする半導体装置の
製造方法に関するものである。
関するものであり、さらに詳しく言えば、ゲート酸化膜
厚の異なるＭＯＳトランジスタを有する半導体装置を製
造する際の工程の削減、並びにトランジスタの弱反転領
域におけるリーク電流の低減を可能とする半導体装置の
製造方法に関するものである。
【０００２】
【従来の技術】近年のＴＦＴ型液晶関連製品の需要増大
に伴い、半導体業界においてもＬＣＤ駆動用ＬＳＩの開
発及び製造がきわめて活発になっている。このＬＣＤ駆
動用ＬＳＩは、２１Ｖという高電源電圧で動作する出力
ドライバー部分と５Ｖの標準的な電源電圧で動作する論
理回路部分とから構成されるため、ゲート酸化膜の耐圧
面の信頼性を考慮して、出力ドライバー部分のゲート酸
化膜については論理回路部分に比して厚く形成してい
る。
に伴い、半導体業界においてもＬＣＤ駆動用ＬＳＩの開
発及び製造がきわめて活発になっている。このＬＣＤ駆
動用ＬＳＩは、２１Ｖという高電源電圧で動作する出力
ドライバー部分と５Ｖの標準的な電源電圧で動作する論
理回路部分とから構成されるため、ゲート酸化膜の耐圧
面の信頼性を考慮して、出力ドライバー部分のゲート酸
化膜については論理回路部分に比して厚く形成してい
る。
【０００３】以下で、従来例に係る半導体装置の製造方
法を図１１乃至図２０を参照しながら説明する。なお、
従来例の半導体装置は実際にはＣＭＯＳ構造であるが、
説明の簡単のためＮチャネル側のみ図示した。まず、図
１１において、Ｐ型のシリコン基板（１）上の全面にパ
ッド酸化膜（２）を介してＳｉＮ膜（３）を形成する。
次に、図１２において、レジスト膜（４）をマスクとし
てＳｉＮ膜（３）を選択的にエッチングすることによ
り、第１のＳｉＮ膜（３Ａ）及び第２のＳｉＮ膜（３
Ｂ）を形成する。その後、図１３において、それらをマ
スクとしてボロンイオン（11B+)をシリコン基板（１）
をイオン注入する。このとき、Ｐチャネル側（図示せ
ず）については、レジスト膜で被覆する工程を行って上
記のイオン注入を行う。
法を図１１乃至図２０を参照しながら説明する。なお、
従来例の半導体装置は実際にはＣＭＯＳ構造であるが、
説明の簡単のためＮチャネル側のみ図示した。まず、図
１１において、Ｐ型のシリコン基板（１）上の全面にパ
ッド酸化膜（２）を介してＳｉＮ膜（３）を形成する。
次に、図１２において、レジスト膜（４）をマスクとし
てＳｉＮ膜（３）を選択的にエッチングすることによ
り、第１のＳｉＮ膜（３Ａ）及び第２のＳｉＮ膜（３
Ｂ）を形成する。その後、図１３において、それらをマ
スクとしてボロンイオン（11B+)をシリコン基板（１）
をイオン注入する。このとき、Ｐチャネル側（図示せ
ず）については、レジスト膜で被覆する工程を行って上
記のイオン注入を行う。
【０００４】そして、図１４において、第１のＳｉＮ膜
（３Ａ）及び第２のＳｉＮ膜（３Ｂ）を耐酸化性マスク
として選択酸化を行い、ＬＯＣＯＳ酸化膜（５）を形成
する。このとき、イオン注入されたボロンが基板（１）
の下方へ拡散し、Ｎチャネル領域のＬＯＣＯＳ酸化膜
（５）の下にチャネルストッパ層（６）が形成される。
この後、ＳｉＮ膜及びパッド酸化膜（２）の除去工程を
経て、図１５において、犠牲酸化膜（７）を形成し、Ｐ
チャネル側（図示せず）をレジスト膜（８）で被って、
ボロンイオン（11B+)による第１回目のチャネルイオン
注入を行う。
（３Ａ）及び第２のＳｉＮ膜（３Ｂ）を耐酸化性マスク
として選択酸化を行い、ＬＯＣＯＳ酸化膜（５）を形成
する。このとき、イオン注入されたボロンが基板（１）
の下方へ拡散し、Ｎチャネル領域のＬＯＣＯＳ酸化膜
（５）の下にチャネルストッパ層（６）が形成される。
この後、ＳｉＮ膜及びパッド酸化膜（２）の除去工程を
経て、図１５において、犠牲酸化膜（７）を形成し、Ｐ
チャネル側（図示せず）をレジスト膜（８）で被って、
ボロンイオン（11B+)による第１回目のチャネルイオン
注入を行う。
【０００５】次いで、図１６のおいて、第２のＭＯＳト
ランジスタ形成領域を露出し、かつ第１のＭＯＳトラン
ジスタ形成領域を被覆するようにレジスト膜（９）を形
成し、そのレジスト膜（９）をマスクとして、リンイオ
ン（31P+)による第２回目のイオン注入を行う。これ
は、第２のＭＯＳトランジスタのしきい値（Ｖth)を調
節するために必要とされるイオン注入工程である。
ランジスタ形成領域を露出し、かつ第１のＭＯＳトラン
ジスタ形成領域を被覆するようにレジスト膜（９）を形
成し、そのレジスト膜（９）をマスクとして、リンイオ
ン（31P+)による第２回目のイオン注入を行う。これ
は、第２のＭＯＳトランジスタのしきい値（Ｖth)を調
節するために必要とされるイオン注入工程である。
【０００６】次に、犠牲酸化膜（７）を除去し、図１７
において、熱酸化により６００Å程度の厚いゲート酸化
膜（１０）を形成する。次いで、図１８において、第１
のＭＯＳトランジスタ形成領域上に開口を有するレジス
ト膜（１１）を形成し、エッチングすることによりその
領域上のゲート酸化膜（１０）を選択的に除去する。そ
して、図１９において、レジスト膜（１１）を除去し、
第２回目のゲート酸化工程を行い、第１のＭＯＳトラン
ジスタ形成領域上に２４０Å程度の薄いゲート酸化膜
（１０Ｂ）を形成するとともに、第２のＭＯＳトランジ
スタ形成領域上のゲート酸化膜（１０）の膜厚を７００
Å程度まで厚くする。次に、図２０において、ゲート酸
化膜（１０，１０Ｂ）上にそれぞれポリシリコン等から
なるゲート電極（１２）を形成し、そのゲート電極（１
２）をマスクとしてシリコン基板（１）にリンイオン
（31P+)またはヒ素イオン（75As+)をイオン注入し、ソ
ース層（１３）及びドレイン層（１４）を形成する。
において、熱酸化により６００Å程度の厚いゲート酸化
膜（１０）を形成する。次いで、図１８において、第１
のＭＯＳトランジスタ形成領域上に開口を有するレジス
ト膜（１１）を形成し、エッチングすることによりその
領域上のゲート酸化膜（１０）を選択的に除去する。そ
して、図１９において、レジスト膜（１１）を除去し、
第２回目のゲート酸化工程を行い、第１のＭＯＳトラン
ジスタ形成領域上に２４０Å程度の薄いゲート酸化膜
（１０Ｂ）を形成するとともに、第２のＭＯＳトランジ
スタ形成領域上のゲート酸化膜（１０）の膜厚を７００
Å程度まで厚くする。次に、図２０において、ゲート酸
化膜（１０，１０Ｂ）上にそれぞれポリシリコン等から
なるゲート電極（１２）を形成し、そのゲート電極（１
２）をマスクとしてシリコン基板（１）にリンイオン
（31P+)またはヒ素イオン（75As+)をイオン注入し、ソ
ース層（１３）及びドレイン層（１４）を形成する。
【０００７】以上の工程により、２４０Å程度のゲート
酸化膜（１０Ｂ）を有する第１のＭＯＳトランジスタ
と、７００Å程度のゲート酸化膜（１０）を有する第２
のＭＯＳトランジスタとを形成し、前者をＬＣＤ駆動用
ＬＳＩの論理回路部分に、後者を出力ドライバー部分に
使用していた。
酸化膜（１０Ｂ）を有する第１のＭＯＳトランジスタ
と、７００Å程度のゲート酸化膜（１０）を有する第２
のＭＯＳトランジスタとを形成し、前者をＬＣＤ駆動用
ＬＳＩの論理回路部分に、後者を出力ドライバー部分に
使用していた。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
製造方法では、ゲート酸化膜の膜厚の異なる２種類のＭ
ＯＳトランジスタのしきい値を設定するために、２回の
チャネルイオン注入工程と、それに伴う２回のマスク合
わせ工程とを行なわなければならず、工程数が多いとい
う問題点があった。
製造方法では、ゲート酸化膜の膜厚の異なる２種類のＭ
ＯＳトランジスタのしきい値を設定するために、２回の
チャネルイオン注入工程と、それに伴う２回のマスク合
わせ工程とを行なわなければならず、工程数が多いとい
う問題点があった。
【０００９】さらに、従来の製造方法では、異なる膜厚
のゲート酸化膜を形成するために、上記チャネルイオン
注入後に２度のゲート酸化を行っていた。このため、第
１回目に注入されたボロンの拡散により、チャネルの表
面濃度が高まり、それを補償して適正なしきい値を確保
すべく、第２回目のイオン注入においてリンイオンの注
入量を多くしなければならなかった。その結果、ゲート
酸化膜の厚い第２のＭＯＳトランジスタの弱反転領域
（Weak Inversion Region)でのソースドレイン間リーク
電流が増加するという問題点も有していた。
のゲート酸化膜を形成するために、上記チャネルイオン
注入後に２度のゲート酸化を行っていた。このため、第
１回目に注入されたボロンの拡散により、チャネルの表
面濃度が高まり、それを補償して適正なしきい値を確保
すべく、第２回目のイオン注入においてリンイオンの注
入量を多くしなければならなかった。その結果、ゲート
酸化膜の厚い第２のＭＯＳトランジスタの弱反転領域
（Weak Inversion Region)でのソースドレイン間リーク
電流が増加するという問題点も有していた。
【００１０】本発明は、上記の問題点に鑑みて為された
ものであり、工程数の削減とＭＯＳトランジスタの弱反
転特性の向上とを可能とする半導体装置の製造方法を提
供することを目的としている。
ものであり、工程数の削減とＭＯＳトランジスタの弱反
転特性の向上とを可能とする半導体装置の製造方法を提
供することを目的としている。
【００１１】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、第１のＭＯＳトランジスタと、第１のＭ
ＯＳトランジスタより厚いゲート酸化膜を有する第２の
ＭＯＳトランジスタとを具備する半導体装置の製造方法
において、一導電型の半導体基板上に互いに離間された
第１及び第２のＳｉＮ膜を形成する工程と、第２のＳｉ
Ｎ膜を被覆するようにレジスト膜を形成する工程と、第
１及び第２のＳｉＮ膜がマスクとして働くような加速電
圧で一導電型の不純物を前記基板のＬＯＣＯＳ酸化膜形
成領域に注入する第１のイオン注入工程と、第１のＳｉ
Ｎ膜を貫通し、かつレジスト膜で被覆された第２のＳｉ
Ｎ膜を貫通しない加速電圧で一導電型の不純物を第１の
ＭＯＳトランジスタ形成領域に注入する第２のイオン注
入工程と、レジスト膜を除去した後に第１及び第２のＳ
ｉＮ膜を耐酸化性マスクとして熱酸化を行うことにより
ＬＯＣＯＳ酸化膜を形成する工程と、第１及び第２のＳ
ｉＮ膜を除去した後に厚いゲート酸化膜を形成する第１
のゲート酸化工程と、ＬＯＣＯＳ酸化膜をマスクとして
一導電型の不純物を前記基板の第１及び第２のトランジ
スタ形成領域に注入する第３のイオン注入工程と、第１
のＭＯＳトランジスタ形成領域上のゲート酸化膜を選択
的に除去する工程と、第１のＭＯＳトランジスタ形成領
域上に、第２のＭＯＳトランジスタ形成領域上より薄い
ゲート酸化膜を形成する第２のゲート酸化工程と、を有
することを特徴としている。
の製造方法は、第１のＭＯＳトランジスタと、第１のＭ
ＯＳトランジスタより厚いゲート酸化膜を有する第２の
ＭＯＳトランジスタとを具備する半導体装置の製造方法
において、一導電型の半導体基板上に互いに離間された
第１及び第２のＳｉＮ膜を形成する工程と、第２のＳｉ
Ｎ膜を被覆するようにレジスト膜を形成する工程と、第
１及び第２のＳｉＮ膜がマスクとして働くような加速電
圧で一導電型の不純物を前記基板のＬＯＣＯＳ酸化膜形
成領域に注入する第１のイオン注入工程と、第１のＳｉ
Ｎ膜を貫通し、かつレジスト膜で被覆された第２のＳｉ
Ｎ膜を貫通しない加速電圧で一導電型の不純物を第１の
ＭＯＳトランジスタ形成領域に注入する第２のイオン注
入工程と、レジスト膜を除去した後に第１及び第２のＳ
ｉＮ膜を耐酸化性マスクとして熱酸化を行うことにより
ＬＯＣＯＳ酸化膜を形成する工程と、第１及び第２のＳ
ｉＮ膜を除去した後に厚いゲート酸化膜を形成する第１
のゲート酸化工程と、ＬＯＣＯＳ酸化膜をマスクとして
一導電型の不純物を前記基板の第１及び第２のトランジ
スタ形成領域に注入する第３のイオン注入工程と、第１
のＭＯＳトランジスタ形成領域上のゲート酸化膜を選択
的に除去する工程と、第１のＭＯＳトランジスタ形成領
域上に、第２のＭＯＳトランジスタ形成領域上より薄い
ゲート酸化膜を形成する第２のゲート酸化工程と、を有
することを特徴としている。
【００１２】
【作 用】本発明によれば、まず、上記の第２のイオン
注入工程で、第１のＭＯＳトランジスタのみに注入を行
い、次いで、第３のイオン注入工程で、両方のトランジ
スタに注入を行うことにより、しきい値を制御してい
る。すなわち、第１のＭＯＳトランジスタでは、第３の
イオン注入のみで制御され、一方、第２のＭＯＳトラン
ジスタでは、第２及び第３のイオン注入を足し合わせた
注入量において、しきい値の制御がなされる。しかし
て、第２のイオン注入工程では、チャネルストッパ層形
成用の第１のイオン注入工程と同じレジスト膜を兼用し
ているので、従来に比べてマスク合わせ工程が１回少な
くて済むのである。
注入工程で、第１のＭＯＳトランジスタのみに注入を行
い、次いで、第３のイオン注入工程で、両方のトランジ
スタに注入を行うことにより、しきい値を制御してい
る。すなわち、第１のＭＯＳトランジスタでは、第３の
イオン注入のみで制御され、一方、第２のＭＯＳトラン
ジスタでは、第２及び第３のイオン注入を足し合わせた
注入量において、しきい値の制御がなされる。しかし
て、第２のイオン注入工程では、チャネルストッパ層形
成用の第１のイオン注入工程と同じレジスト膜を兼用し
ているので、従来に比べてマスク合わせ工程が１回少な
くて済むのである。
【００１３】さらに、本発明によれば、第３のイオン注
入工程の後で、１度のゲート酸化工程しかないので、従
来例に比べてチャネルイオン注入後の熱処理量を減少さ
せることができ、ボロンの拡散を極力小さくできる。し
たがって、従来のように、第２のＭＯＳトランジスタ対
してリンイオンによるカウンター注入を必要としない。
これにより、総チャネル注入量が減り、また、表面にＮ
型不純物がないので、弱反転領域におけるリーク電流を
低減することができる。
入工程の後で、１度のゲート酸化工程しかないので、従
来例に比べてチャネルイオン注入後の熱処理量を減少さ
せることができ、ボロンの拡散を極力小さくできる。し
たがって、従来のように、第２のＭＯＳトランジスタ対
してリンイオンによるカウンター注入を必要としない。
これにより、総チャネル注入量が減り、また、表面にＮ
型不純物がないので、弱反転領域におけるリーク電流を
低減することができる。
【００１４】
【実施例】以下で、本発明の一実施例に係る半導体装置
の製造方法を図面を参照しながら説明する。なお、本実
施例に係る半導体装置は実際にはＣＭＯＳ構造である
が、説明の簡単のためＮチャネル側のみ図示している。
まず、図１において、Ｐ型のシリコン基板（１１）上に
パッド酸化膜（１２）を介して減圧ＣＶＤ法によりＳｉ
Ｎ膜（１３）（シリコン窒化膜）を形成する。次に、図
２において、レジスト膜（１４）をマスクとしてＳｉＮ
膜（１３）を選択的にエッチングすることにより、第１
のＳｉＮ膜（１３Ａ）及び第２のＳｉＮ膜（１３Ｂ）を
形成する。
の製造方法を図面を参照しながら説明する。なお、本実
施例に係る半導体装置は実際にはＣＭＯＳ構造である
が、説明の簡単のためＮチャネル側のみ図示している。
まず、図１において、Ｐ型のシリコン基板（１１）上に
パッド酸化膜（１２）を介して減圧ＣＶＤ法によりＳｉ
Ｎ膜（１３）（シリコン窒化膜）を形成する。次に、図
２において、レジスト膜（１４）をマスクとしてＳｉＮ
膜（１３）を選択的にエッチングすることにより、第１
のＳｉＮ膜（１３Ａ）及び第２のＳｉＮ膜（１３Ｂ）を
形成する。
【００１５】次に、図３において、レジスト膜（１４）
を除去した後に、再度、第２のＳｉＮ膜（１３Ｂ）を被
覆するように、約１μｍの膜厚のレジスト膜（１５）を
形成する。このとき、Ｐチャネル側（図示せず）も同時
にレジスト膜で被覆しているので、従来例と比べてここ
までの工程では、マスク合わせ工程数は変わらない。本
発明の特徴は、以下に説明する２回のイオン注入工程を
行うことである。
を除去した後に、再度、第２のＳｉＮ膜（１３Ｂ）を被
覆するように、約１μｍの膜厚のレジスト膜（１５）を
形成する。このとき、Ｐチャネル側（図示せず）も同時
にレジスト膜で被覆しているので、従来例と比べてここ
までの工程では、マスク合わせ工程数は変わらない。本
発明の特徴は、以下に説明する２回のイオン注入工程を
行うことである。
【００１６】すなわち、第１のイオン注入工程では、第
１及び第２のＳｉＮ膜（１３Ａ，１３Ｂ）がマスクとし
て働くような加速電圧、例えば４０ＫｅＶでボロンイオ
ン（11B+)を前記基板（１１）のＬＯＣＯＳ酸化膜形成
領域に注入し、第１の注入層（１６）を形成する。この
イオン注入は、チャネルストッパ層（１９）を形成する
ためのもので、その注入量は５Ｅ１５／cm2（５Ｅ１５
は、５掛ける１０の１５乗を表す。以下において同
じ。）である。続く第２のイオン注入工程では、第１の
ＳｉＮ膜（１３Ａ）を貫通し、かつレジスト膜（１５）
で被覆された第２のＳｉＮ膜（１３Ｂ）を貫通しない加
速電圧、例えば１４０ＫｅＶでボロンイオン（11B+)を
前記基板（１１）の第１のＭＯＳトランジスタ形成領域
に注入し、第２の注入層（１７）を形成する。このイオ
ン注入は、後に形成する膜厚の薄い第１のＭＯＳトラン
ジスタのしきい値を制御するためのものであり、その注
入量は、４Ｅ１２／cm2である。
１及び第２のＳｉＮ膜（１３Ａ，１３Ｂ）がマスクとし
て働くような加速電圧、例えば４０ＫｅＶでボロンイオ
ン（11B+)を前記基板（１１）のＬＯＣＯＳ酸化膜形成
領域に注入し、第１の注入層（１６）を形成する。この
イオン注入は、チャネルストッパ層（１９）を形成する
ためのもので、その注入量は５Ｅ１５／cm2（５Ｅ１５
は、５掛ける１０の１５乗を表す。以下において同
じ。）である。続く第２のイオン注入工程では、第１の
ＳｉＮ膜（１３Ａ）を貫通し、かつレジスト膜（１５）
で被覆された第２のＳｉＮ膜（１３Ｂ）を貫通しない加
速電圧、例えば１４０ＫｅＶでボロンイオン（11B+)を
前記基板（１１）の第１のＭＯＳトランジスタ形成領域
に注入し、第２の注入層（１７）を形成する。このイオ
ン注入は、後に形成する膜厚の薄い第１のＭＯＳトラン
ジスタのしきい値を制御するためのものであり、その注
入量は、４Ｅ１２／cm2である。
【００１７】次に、図４において、レジスト膜（１５）
を除去した後に、第１及び第２のＳｉＮ膜（１３Ａ，１
３Ｂ）をマスクとして１０００℃程度でウエット酸化を
行い、８０００Å程度のＬＯＣＯＳ酸化膜（１８）を形
成する。このとき、第１及び第２のイオン注入層（１
６，１７）が拡散され、ＬＯＣＯＳ酸化膜（１８）の下
にチャネルストッパ層（１９）と、第１のＭＯＳトラン
ジスタのチャネル領域にチャネルドープ拡散層（２０）
とが一体化されて形成される。
を除去した後に、第１及び第２のＳｉＮ膜（１３Ａ，１
３Ｂ）をマスクとして１０００℃程度でウエット酸化を
行い、８０００Å程度のＬＯＣＯＳ酸化膜（１８）を形
成する。このとき、第１及び第２のイオン注入層（１
６，１７）が拡散され、ＬＯＣＯＳ酸化膜（１８）の下
にチャネルストッパ層（１９）と、第１のＭＯＳトラン
ジスタのチャネル領域にチャネルドープ拡散層（２０）
とが一体化されて形成される。
【００１８】次に、図５において、第１及び第２のＳｉ
Ｎ膜（１３Ａ，１３Ｂ）、パッド酸化膜（１２）を除去
後、犠牲酸化（ダミー酸化）を行い、その犠牲酸化膜を
除去した後に、さらに９５０℃の熱酸化を行い、６００
Å程度の厚いゲート酸化膜（２１）を形成する。次い
で、図６において、Ｐチャネル側を被覆するレジスト膜
（２２）を形成し、ボロンイオン（11B+)を前記基板
（１１）の第１及び第２のＭＯＳトランジスタ形成領域
に注入する第３のイオン注入工程を行い、第３の注入層
（２３）を形成する。このイオン注入は、加速電圧１４
０ＫｅＶ，注入量１．５Ｅ１２／cm2という条件で行
う。これにより、第２のＭＯＳトランジスタのしきい値
は、本イオン注入によって決定され、第１のＭＯＳトラ
ンジスタのしきい値は、本イオン注入と第２のイオン注
入との足し合わせにより決定されることになる。
Ｎ膜（１３Ａ，１３Ｂ）、パッド酸化膜（１２）を除去
後、犠牲酸化（ダミー酸化）を行い、その犠牲酸化膜を
除去した後に、さらに９５０℃の熱酸化を行い、６００
Å程度の厚いゲート酸化膜（２１）を形成する。次い
で、図６において、Ｐチャネル側を被覆するレジスト膜
（２２）を形成し、ボロンイオン（11B+)を前記基板
（１１）の第１及び第２のＭＯＳトランジスタ形成領域
に注入する第３のイオン注入工程を行い、第３の注入層
（２３）を形成する。このイオン注入は、加速電圧１４
０ＫｅＶ，注入量１．５Ｅ１２／cm2という条件で行
う。これにより、第２のＭＯＳトランジスタのしきい値
は、本イオン注入によって決定され、第１のＭＯＳトラ
ンジスタのしきい値は、本イオン注入と第２のイオン注
入との足し合わせにより決定されることになる。
【００１９】次に、図７において、第１のＭＯＳトラン
ジスタ形成領域上の厚いゲート酸化膜（２１）を選択的
に除去する。本工程では、第１のＭＯＳトランジスタ形
成領域上に開口（２４）を有するレジスト膜（２５）を
形成し、希釈ＨＦ溶液により当該ゲート酸化膜（２１）
を選択的にエッチング除去している。そして、図８にい
て、レジスト膜（２５）を除去した後に第２のゲート酸
化工程を行い、第１のＭＯＳトランジスタ形成領域上
に、第２のＭＯＳトランジスタ形成領域上に比して薄い
ゲート酸化膜（２６）を形成する。このゲート酸化工程
は、９００℃程度の熱酸化により、２４０Å程度の薄い
ゲート酸化膜（２６）を形成するが、この酸化工程で厚
いゲート酸化膜（２１）も７００Å程度にさらに厚くな
る。したがって、最終的には、第１のＭＯＳトランジス
タについては、２４０Å程度の薄いゲート酸化膜（２
６）が形成され、第２のＭＯＳトランジスタについて
は、７００Å程度の厚いゲート酸化膜（２１）が形成さ
れる。
ジスタ形成領域上の厚いゲート酸化膜（２１）を選択的
に除去する。本工程では、第１のＭＯＳトランジスタ形
成領域上に開口（２４）を有するレジスト膜（２５）を
形成し、希釈ＨＦ溶液により当該ゲート酸化膜（２１）
を選択的にエッチング除去している。そして、図８にい
て、レジスト膜（２５）を除去した後に第２のゲート酸
化工程を行い、第１のＭＯＳトランジスタ形成領域上
に、第２のＭＯＳトランジスタ形成領域上に比して薄い
ゲート酸化膜（２６）を形成する。このゲート酸化工程
は、９００℃程度の熱酸化により、２４０Å程度の薄い
ゲート酸化膜（２６）を形成するが、この酸化工程で厚
いゲート酸化膜（２１）も７００Å程度にさらに厚くな
る。したがって、最終的には、第１のＭＯＳトランジス
タについては、２４０Å程度の薄いゲート酸化膜（２
６）が形成され、第２のＭＯＳトランジスタについて
は、７００Å程度の厚いゲート酸化膜（２１）が形成さ
れる。
【００２０】その後は、図９において、常法により、ポ
リシリコン等からなるゲート電極（２７）をそれぞれの
ゲート酸化膜（２１，２２）上に形成する。Ｐチャネル
側を被覆するレジスト膜（２８）を形成し、このレジス
ト膜（２８）及びゲート電極（２７）をマスクとしてリ
ンイオン（31P+)またはヒ素イオン（75As+)をイオン注
入し、ソース層（２９）及びドレイン層（３０）を形成
する。
リシリコン等からなるゲート電極（２７）をそれぞれの
ゲート酸化膜（２１，２２）上に形成する。Ｐチャネル
側を被覆するレジスト膜（２８）を形成し、このレジス
ト膜（２８）及びゲート電極（２７）をマスクとしてリ
ンイオン（31P+)またはヒ素イオン（75As+)をイオン注
入し、ソース層（２９）及びドレイン層（３０）を形成
する。
【００２１】以上の工程により、２４０Å程度のゲート
酸化膜（２６）を有する第１のＭＯＳトランジスタと、
７００Å程度のゲート酸化膜（２１）を有する第２のＭ
ＯＳトランジスタとを形成し、前者をＬＣＤ駆動用ＬＳ
Ｉの論理回路部分に、後者を出力ドライバー部分に使用
することができる。ここで、第１及び第２のＭＯＳトラ
ンジスタのしきい値の制御方法について、図１０を参照
して説明する。図１０は、しきい値とボロンイオン注入
量との関係を示す図である。第１のＭＯＳトランジスタ
と第２のＭＯＳトランジスタとはゲート酸化膜の膜厚が
異なるために、図に示すように、第２のＭＯＳトランジ
スタの方が同一注入量に対してしきい値が高く、かつ注
入量に対する傾きも大きい。
酸化膜（２６）を有する第１のＭＯＳトランジスタと、
７００Å程度のゲート酸化膜（２１）を有する第２のＭ
ＯＳトランジスタとを形成し、前者をＬＣＤ駆動用ＬＳ
Ｉの論理回路部分に、後者を出力ドライバー部分に使用
することができる。ここで、第１及び第２のＭＯＳトラ
ンジスタのしきい値の制御方法について、図１０を参照
して説明する。図１０は、しきい値とボロンイオン注入
量との関係を示す図である。第１のＭＯＳトランジスタ
と第２のＭＯＳトランジスタとはゲート酸化膜の膜厚が
異なるために、図に示すように、第２のＭＯＳトランジ
スタの方が同一注入量に対してしきい値が高く、かつ注
入量に対する傾きも大きい。
【００２２】そこで、本実施例では、まず、上記の第２
のイオン注入工程で、第１のＭＯＳトランジスタのみに
４Ｅ１２／cm2の注入を行い、次いで、第３のイオン注
入工程で、両方のトランジスタに１．５Ｅ１２／cm2の
注入を行うことでしきい値の制御している。すなわち、
第２のＭＯＳトランジスタでは、１．５Ｅ１２／cm2と
いう注入量において、約１．０Ｖという所望のしきい値
が得られ、一方、第１のＭＯＳトランジスタでは、第２
及び第３のイオン注入を足し合わせた５．５Ｅ１２／cm
2という注入量において、約０．９Ｖというほぼ等しい
しきい値が得られる。そして、第２のイオン注入工程
は、チャネルストッパ層（１９）を形成する第１のイオ
ン注入工程と同じレジスト膜（１５）をそのまま利用し
ているので、従来例に比してマスク合わせ工程が１回少
なくなるのである。
のイオン注入工程で、第１のＭＯＳトランジスタのみに
４Ｅ１２／cm2の注入を行い、次いで、第３のイオン注
入工程で、両方のトランジスタに１．５Ｅ１２／cm2の
注入を行うことでしきい値の制御している。すなわち、
第２のＭＯＳトランジスタでは、１．５Ｅ１２／cm2と
いう注入量において、約１．０Ｖという所望のしきい値
が得られ、一方、第１のＭＯＳトランジスタでは、第２
及び第３のイオン注入を足し合わせた５．５Ｅ１２／cm
2という注入量において、約０．９Ｖというほぼ等しい
しきい値が得られる。そして、第２のイオン注入工程
は、チャネルストッパ層（１９）を形成する第１のイオ
ン注入工程と同じレジスト膜（１５）をそのまま利用し
ているので、従来例に比してマスク合わせ工程が１回少
なくなるのである。
【００２３】さらに、本実施例によれば、第３のイオン
注入工程の後は、１回のゲート酸化工程しかないので、
従来例に比べてチャネルイオン注入後の熱処理量を減少
でき、この結果従来例のように第２のＭＯＳトランジス
タに対してリンイオンによるカウンター注入を必要とし
ないのである。なお、図１０において、一点鎖線で示し
たように、従来例ではしきい値が高くなりすぎるため
に、カウンター注入を必要としていた。これにより、総
イオン注入量が減り、またチャネル表面の濃度を比較的
高く設定できるので、弱反転領域におけるリーク電流を
大幅に小さくすることができた。
注入工程の後は、１回のゲート酸化工程しかないので、
従来例に比べてチャネルイオン注入後の熱処理量を減少
でき、この結果従来例のように第２のＭＯＳトランジス
タに対してリンイオンによるカウンター注入を必要とし
ないのである。なお、図１０において、一点鎖線で示し
たように、従来例ではしきい値が高くなりすぎるため
に、カウンター注入を必要としていた。これにより、総
イオン注入量が減り、またチャネル表面の濃度を比較的
高く設定できるので、弱反転領域におけるリーク電流を
大幅に小さくすることができた。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
第１のＭＯＳトランジスタと、第１のＭＯＳトランジス
タより厚いゲート酸化膜厚を有する第２のＭＯＳトラン
ジスタとを具備する半導体装置の製造方法において、そ
れぞれのトランジスタのしきい値を所望の値に制御する
ためのイオン注入工程において必要とされるマスク合わ
せ回数を従来に比して少なくすることができ、製造工程
の合理化に寄与することができる。また、本発明によれ
ば、第２のＭＯＳトランジスタの弱反転特性を向上する
ことができる。特に、低電圧系と高電圧系の二電源を有
するＬＣＤ駆動用ＬＳＩ等の製造に適用することによ
り、製造工程の合理化及び低消費電力化に寄与すること
ができる。
第１のＭＯＳトランジスタと、第１のＭＯＳトランジス
タより厚いゲート酸化膜厚を有する第２のＭＯＳトラン
ジスタとを具備する半導体装置の製造方法において、そ
れぞれのトランジスタのしきい値を所望の値に制御する
ためのイオン注入工程において必要とされるマスク合わ
せ回数を従来に比して少なくすることができ、製造工程
の合理化に寄与することができる。また、本発明によれ
ば、第２のＭＯＳトランジスタの弱反転特性を向上する
ことができる。特に、低電圧系と高電圧系の二電源を有
するＬＣＤ駆動用ＬＳＩ等の製造に適用することによ
り、製造工程の合理化及び低消費電力化に寄与すること
ができる。
【図１】本発明の一実施例に係る半導体装置の製造方法
を説明する第１の断面図である。
を説明する第１の断面図である。
【図２】本発明の一実施例に係る半導体装置の製造方法
を説明する第２の断面図である。
を説明する第２の断面図である。
【図３】本発明の一実施例に係る半導体装置の製造方法
を説明する第３の断面図である。
を説明する第３の断面図である。
【図４】本発明の一実施例に係る半導体装置の製造方法
を説明する第４の断面図である。
を説明する第４の断面図である。
【図５】本発明の一実施例に係る半導体装置の製造方法
を説明する第５の断面図である。
を説明する第５の断面図である。
【図６】本発明の一実施例に係る半導体装置の製造方法
を説明する第６の断面図である。
を説明する第６の断面図である。
【図７】本発明の一実施例に係る半導体装置の製造方法
を説明する第７の断面図である。
を説明する第７の断面図である。
【図８】本発明の一実施例に係る半導体装置の製造方法
を説明する第８の断面図である。
を説明する第８の断面図である。
【図９】本発明の一実施例に係る半導体装置の製造方法
を説明する第９の断面図である。
を説明する第９の断面図である。
【図１０】ＭＯＳトランジスタのしきい値とイオン注入
量との関係を示す図である。
量との関係を示す図である。
【図１１】従来例に係る半導体装置の製造方法を説明す
る第１の断面図である。
る第１の断面図である。
【図１２】従来例に係る半導体装置の製造方法を説明す
る第２の断面図である。
る第２の断面図である。
【図１３】従来例に係る半導体装置の製造方法を説明す
る第３の断面図である。
る第３の断面図である。
【図１４】従来例に係る半導体装置の製造方法を説明す
る第４の断面図である。
る第４の断面図である。
【図１５】従来例に係る半導体装置の製造方法を説明す
る第５の断面図である。
る第５の断面図である。
【図１６】従来例に係る半導体装置の製造方法を説明す
る第６の断面図である。
る第６の断面図である。
【図１７】従来例に係る半導体装置の製造方法を説明す
る第７の断面図である。
る第７の断面図である。
【図１８】従来例に係る半導体装置の製造方法を説明す
る第８の断面図である。
る第８の断面図である。
【図１９】従来例に係る半導体装置の製造方法を説明す
る第９の断面図である。
る第９の断面図である。
【図２０】従来例に係る半導体装置の製造方法を説明す
る第１０の断面図である。
る第１０の断面図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 21/8234 H01L 27/088 H01L 29/78
Claims (1)
- 【請求項１】 第１のＭＯＳトランジスタと、第１のＭ
ＯＳトランジスタより厚いゲート酸化膜を有する第２の
ＭＯＳトランジスタとを具備する半導体装置の製造方法
において、 一導電型の半導体基板上に互いに離間された第１及び第
２のＳｉＮ膜を形成する工程と、 第２のＳｉＮ膜を被覆するようにレジスト膜を形成する
工程と、 第１及び第２のＳｉＮ膜がマスクとして働くような加速
電圧で一導電型の不純物を前記基板のＬＯＣＯＳ酸化膜
形成領域に注入する第１のイオン注入工程と、 第１のＳｉＮ膜を貫通し、かつレジスト膜で被覆された
第２のＳｉＮ膜を貫通しない加速電圧で一導電型の不純
物を第１のＭＯＳトランジスタ形成領域に注入する第２
のイオン注入工程と、 レジスト膜を除去した後に第１及び第２のＳｉＮ膜を耐
酸化性マスクとして熱酸化を行うことによりＬＯＣＯＳ
酸化膜を形成する工程と、 第１及び第２のＳｉＮ膜を除去した後に厚いゲート酸化
膜を形成する第１のゲート酸化工程と、 ＬＯＣＯＳ酸化膜をマスクとして一導電型の不純物を前
記基板の第１及び第２のトランジスタ形成領域に注入す
る第３のイオン注入工程と、 第１のＭＯＳトランジスタ形成領域上のゲート酸化膜を
選択的に除去する工程と、 第１のＭＯＳトランジスタ形成領域上に、第２のＭＯＳ
トランジスタ形成領域上より薄いゲート酸化膜を形成す
る第２のゲート酸化工程と、を有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07007705A JP3101516B2 (ja) | 1995-01-20 | 1995-01-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07007705A JP3101516B2 (ja) | 1995-01-20 | 1995-01-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204022A JPH08204022A (ja) | 1996-08-09 |
| JP3101516B2 true JP3101516B2 (ja) | 2000-10-23 |
Family
ID=11673167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07007705A Expired - Fee Related JP3101516B2 (ja) | 1995-01-20 | 1995-01-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3101516B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100514650C (zh) * | 2003-04-10 | 2009-07-15 | 富士通微电子株式会社 | 半导体装置及其制造方法 |
| JP4877706B2 (ja) * | 2005-05-18 | 2012-02-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
| KR100793672B1 (ko) * | 2005-05-27 | 2008-01-10 | 후지쯔 가부시끼가이샤 | 반도체 장치와 그 제조 방법 |
-
1995
- 1995-01-20 JP JP07007705A patent/JP3101516B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08204022A (ja) | 1996-08-09 |
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