JPH08274268A - Ｃｍｏｓ半導体装置の製造方法 - Google Patents
Ｃｍｏｓ半導体装置の製造方法Info
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- JPH08274268A JPH08274268A JP7076453A JP7645395A JPH08274268A JP H08274268 A JPH08274268 A JP H08274268A JP 7076453 A JP7076453 A JP 7076453A JP 7645395 A JP7645395 A JP 7645395A JP H08274268 A JPH08274268 A JP H08274268A
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Abstract
(57)【要約】
【目的】 製造工程数の削減を可能とするＣＭＯＳ半導
体装置の製造方法を提供すること。 【構成】 Ｎウエル領域８上のＬＯＣＯＳ酸化膜６をマ
スクにしてＰウエル領域９内にボロンイオン（11Ｂ+ ）
を注入することにより、チャネルストッパ層形成用の専
用のマスクを使用することなしにチャネルストッパ層
（Ｐ型拡散層１５）が形成される。
体装置の製造方法を提供すること。 【構成】 Ｎウエル領域８上のＬＯＣＯＳ酸化膜６をマ
スクにしてＰウエル領域９内にボロンイオン（11Ｂ+ ）
を注入することにより、チャネルストッパ層形成用の専
用のマスクを使用することなしにチャネルストッパ層
（Ｐ型拡散層１５）が形成される。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ半導体装置の
製造方法において、製造工程数の削減を可能とする技術
に関する。
製造方法において、製造工程数の削減を可能とする技術
に関する。
【０００２】
【従来の技術】此種のＣＭＯＳ半導体装置の製造方法に
ついて、図１０乃至図１６の図面に基づき説明する。図
１０に示す５１は一導電型の半導体基板、例えばＰ型シ
リコン基板で、該基板５１上にＳｉＯ2 膜５２及びＳｉ
3Ｎ4膜５３を積層形成し、Ｎウエル形成領域５５上に開
口を有するレジスト膜５４を形成した後に、該レジスト
膜５４をマスクにしてリンイオン（31Ｐ+ ）を注入し
て、Ｎウエル形成領域５５を形成する。
ついて、図１０乃至図１６の図面に基づき説明する。図
１０に示す５１は一導電型の半導体基板、例えばＰ型シ
リコン基板で、該基板５１上にＳｉＯ2 膜５２及びＳｉ
3Ｎ4膜５３を積層形成し、Ｎウエル形成領域５５上に開
口を有するレジスト膜５４を形成した後に、該レジスト
膜５４をマスクにしてリンイオン（31Ｐ+ ）を注入し
て、Ｎウエル形成領域５５を形成する。
【０００３】次に、前記レジスト膜５４をマスクにして
Ｓｉ3Ｎ4膜５３をエッチングした後に、レジスト膜５４
を除去し、その後ウエル酸化してウエル形成用のＬＯＣ
ＯＳ酸化膜５６を形成する。続いて、前記ＬＯＣＯＳ酸
化膜５６をマスクにして前記Ｓｉ3Ｎ4膜５３をエッチン
グした後に、図１１に示すようにＬＯＣＯＳ酸化膜５６
をマスクにしてボロンイオン（11Ｂ+ ）を注入して、Ｐ
ウエル形成領域５７を形成する。
Ｓｉ3Ｎ4膜５３をエッチングした後に、レジスト膜５４
を除去し、その後ウエル酸化してウエル形成用のＬＯＣ
ＯＳ酸化膜５６を形成する。続いて、前記ＬＯＣＯＳ酸
化膜５６をマスクにして前記Ｓｉ3Ｎ4膜５３をエッチン
グした後に、図１１に示すようにＬＯＣＯＳ酸化膜５６
をマスクにしてボロンイオン（11Ｂ+ ）を注入して、Ｐ
ウエル形成領域５７を形成する。
【０００４】次に、図１２に示すように基板全面をウエ
ル拡散してＮウエル領域５８及びＰウエル領域５９を形
成する。続いて、図１３に示すように前記基板上のパッ
ド酸化膜５２及びＬＯＣＯＳ酸化膜５６をエッチングす
る。次に、その上にパット酸化膜６０及びＳｉ3Ｎ4膜６
１を積層形成し、Ｐチャネル型及びＮチャネル型のＭＯ
Ｓトランジスタ形成領域上にレジスト膜６２を形成した
後に、該レジスト膜６２をマスクにしてパッド酸化膜６
０及びＳｉ3Ｎ4膜６１をエッチングする。そして、Ｎウ
エル領域５８上にレジスト膜６３を形成した後、ボロン
イオン（11Ｂ+ ）を注入して、Ｐウエル領域５９にチャ
ネルストッパ層形成領域６４を形成する。
ル拡散してＮウエル領域５８及びＰウエル領域５９を形
成する。続いて、図１３に示すように前記基板上のパッ
ド酸化膜５２及びＬＯＣＯＳ酸化膜５６をエッチングす
る。次に、その上にパット酸化膜６０及びＳｉ3Ｎ4膜６
１を積層形成し、Ｐチャネル型及びＮチャネル型のＭＯ
Ｓトランジスタ形成領域上にレジスト膜６２を形成した
後に、該レジスト膜６２をマスクにしてパッド酸化膜６
０及びＳｉ3Ｎ4膜６１をエッチングする。そして、Ｎウ
エル領域５８上にレジスト膜６３を形成した後、ボロン
イオン（11Ｂ+ ）を注入して、Ｐウエル領域５９にチャ
ネルストッパ層形成領域６４を形成する。
【０００５】次に、レジスト膜６２、６３を除去した後
に、図１４に示すようにフィールド酸化して素子分離用
のＬＯＣＯＳ酸化膜６５を形成すると共に、Ｐウエル領
域５９上のＬＯＣＯＳ酸化膜６５の下方にチャネルスト
ッパ層６６を形成する。続いて、該ＬＯＣＯＳ酸化膜６
５をマスクにして前記パット酸化膜６０及びＳｉ3Ｎ4膜
６１をエッチングする。そして、前記基板上を熱酸化し
てゲート酸化膜６７を形成した後に、図１５に示すよう
にＮウエル領域５８上にレジスト膜６８を形成し、該レ
ジスト膜６８をマスクにしてボロンイオン（11Ｂ+ ）を
注入して、Ｐウエル領域５９上のゲート酸化膜６７の下
方に形成するディープチャネル領域７０用のインプラ層
６９を形成する。
に、図１４に示すようにフィールド酸化して素子分離用
のＬＯＣＯＳ酸化膜６５を形成すると共に、Ｐウエル領
域５９上のＬＯＣＯＳ酸化膜６５の下方にチャネルスト
ッパ層６６を形成する。続いて、該ＬＯＣＯＳ酸化膜６
５をマスクにして前記パット酸化膜６０及びＳｉ3Ｎ4膜
６１をエッチングする。そして、前記基板上を熱酸化し
てゲート酸化膜６７を形成した後に、図１５に示すよう
にＮウエル領域５８上にレジスト膜６８を形成し、該レ
ジスト膜６８をマスクにしてボロンイオン（11Ｂ+ ）を
注入して、Ｐウエル領域５９上のゲート酸化膜６７の下
方に形成するディープチャネル領域７０用のインプラ層
６９を形成する。
【０００６】続いて、レジスト膜６８を除去した後に、
Ｐウエル領域５９側をマスクする不図示のレジスト膜を
形成して、Ｎウエル領域５８にＰチャネル型ＭＯＳトラ
ンジスタのしきい値電圧制御用のイオン注入を行う。次
に、このレジスト膜を除去して、基板全面にゲート電極
形成用のポリシリコン層を形成し、不図示のレジスト膜
を介して図１６に示すようにゲート電極７１Ａ、７１Ｂ
を形成する。次に、Ｐチャネル型ＭＯＳトランジスタ形
成領域上に不図示のレジスト膜を形成した後に、前記ゲ
ート電極７１Ａをマスクにして例えばリンイオン（31Ｐ
+ ）あるいはヒ素イオン（75Ａｓ+ ）を注入してＮ+ 型
ソース・ドレイン拡散層７２を形成する。同様に、Ｎチ
ャネル型ＭＯＳトランジスタ形成領域上に不図示のレジ
スト膜を形成した後に、前記ゲート電極７２Ａをマスク
にして例えばボロンイオン（11Ｂ+ ）あるいはフッ化ボ
ロンイオン（49ＢＦ2+）を注入してＰ+ 型ソース・ドレ
イン拡散層７３を形成していた。
Ｐウエル領域５９側をマスクする不図示のレジスト膜を
形成して、Ｎウエル領域５８にＰチャネル型ＭＯＳトラ
ンジスタのしきい値電圧制御用のイオン注入を行う。次
に、このレジスト膜を除去して、基板全面にゲート電極
形成用のポリシリコン層を形成し、不図示のレジスト膜
を介して図１６に示すようにゲート電極７１Ａ、７１Ｂ
を形成する。次に、Ｐチャネル型ＭＯＳトランジスタ形
成領域上に不図示のレジスト膜を形成した後に、前記ゲ
ート電極７１Ａをマスクにして例えばリンイオン（31Ｐ
+ ）あるいはヒ素イオン（75Ａｓ+ ）を注入してＮ+ 型
ソース・ドレイン拡散層７２を形成する。同様に、Ｎチ
ャネル型ＭＯＳトランジスタ形成領域上に不図示のレジ
スト膜を形成した後に、前記ゲート電極７２Ａをマスク
にして例えばボロンイオン（11Ｂ+ ）あるいはフッ化ボ
ロンイオン（49ＢＦ2+）を注入してＰ+ 型ソース・ドレ
イン拡散層７３を形成していた。
【０００７】以上のようにチャネルストッパ層６６を形
成するために、専用のレジスト膜を使用しているため、
製造工数が多くなるという欠点があった。
成するために、専用のレジスト膜を使用しているため、
製造工数が多くなるという欠点があった。
【０００８】
【発明が解決しようとする課題】従って、本発明は製造
工数の削減を可能とするＣＭＯＳ半導体装置の製造方法
を提供することを目的とする。
工数の削減を可能とするＣＭＯＳ半導体装置の製造方法
を提供することを目的とする。
【０００９】
【課題を解決するための手段】そこで、本発明は一導電
型の半導体基板、例えばＰ型シリコン基板１上にパット
酸化膜２及びＳｉ3Ｎ4膜３を積層形成する工程と、Ｎウ
エル形成領域５上に開口を有するレジスト膜４を形成し
た後に該レジスト膜４をマスクにしてリンイオン（31Ｐ
+ ）を注入する工程と、同じく当該レジスト膜４をマス
クにして前記リンイオン（31Ｐ+ ）より拡散係数の小さ
いヒ素イオン（75Ａｓ+ ）を注入する工程と、前記レジ
スト膜４をマスクにしてＳｉ3Ｎ4膜３をエッチングした
後にウエル酸化してウエル形成用のＬＯＣＯＳ酸化膜６
を形成する工程と、前記レジスト膜４を除去した後に前
記ＬＯＣＯＳ酸化膜６をマスクにして前記Ｓｉ3Ｎ4膜３
をエッチングした後にＬＯＣＯＳ酸化膜６をマスクにし
てボロンイオン（11Ｂ+ ）を注入する工程と、基板全面
をウエル拡散してＮウエル領域８及びＰウエル領域９を
形成する工程と、前記ＬＯＣＯＳ酸化膜６をマスクにし
てＰウエル領域９内にボロンイオン（11Ｂ+ ）を注入す
る工程と、前記基板上のパッド酸化膜２及びＬＯＣＯＳ
酸化膜６をエッチングする工程と、該基板上にパット酸
化膜１１及びＳｉ3Ｎ4膜１２を積層形成する工程と、Ｐ
チャネル型及びＮチャネル型のＭＯＳトランジスタ形成
領域上にレジスト膜１３を形成した後に、該レジスト膜
１３をマスクにして前記パッド酸化膜１１及びＳｉ3Ｎ4
膜１２をエッチングする工程と、該レジスト膜１３をマ
スクにして前記基板をフィールド酸化して素子分離用の
ＬＯＣＯＳ酸化膜１４を形成する工程と、前記レジスト
膜１３を除去した後に該ＬＯＣＯＳ酸化膜１４をマスク
にして前記パット酸化膜１１及びＳｉ3Ｎ4膜１２をエッ
チングする工程と、基板上を熱酸化してゲート酸化膜１
６を形成すると共にＰウエル領域９上に形成されるＮチ
ャネル型ＭＯＳトランジスタの下方に前記注入されたボ
ロンイオン（11Ｂ+ ）を深く拡散させる工程と、前記基
板上にポリシリコン層を形成した後にＰチャネル型及び
Ｎチャネル型ＭＯＳトランジスタ形成領域上に形成した
レジスト膜を介して該ポリシリコン層を選択的にエッチ
ングしてゲート電極１７Ａ、１７Ｂを形成する工程と、
前記Ｐウエル領域上にレジスト膜を形成して該レジスト
膜及びＰチャネル型ＭＯＳトランジスタ形成領域上のゲ
ート電極１７ＢをマスクにしてＰチャネル型ＭＯＳトラ
ンジスタのソース・ドレイン拡散層１９用のフッ化ボロ
ンイオン（49ＢＦ2+）を注入する工程と、前記レジスト
膜を除去した後にＮウエル領域上にレジスト膜を形成し
て該レジスト膜及びＮチャネル型ＭＯＳトランジスタ形
成領域上のゲート電極１７ＡをマスクにしてＮチャネル
型ＭＯＳトランジスタのソース・ドレイン拡散層１８用
のヒ素イオン（75Ａｓ+ ）を注入する工程とを有するも
のである。
型の半導体基板、例えばＰ型シリコン基板１上にパット
酸化膜２及びＳｉ3Ｎ4膜３を積層形成する工程と、Ｎウ
エル形成領域５上に開口を有するレジスト膜４を形成し
た後に該レジスト膜４をマスクにしてリンイオン（31Ｐ
+ ）を注入する工程と、同じく当該レジスト膜４をマス
クにして前記リンイオン（31Ｐ+ ）より拡散係数の小さ
いヒ素イオン（75Ａｓ+ ）を注入する工程と、前記レジ
スト膜４をマスクにしてＳｉ3Ｎ4膜３をエッチングした
後にウエル酸化してウエル形成用のＬＯＣＯＳ酸化膜６
を形成する工程と、前記レジスト膜４を除去した後に前
記ＬＯＣＯＳ酸化膜６をマスクにして前記Ｓｉ3Ｎ4膜３
をエッチングした後にＬＯＣＯＳ酸化膜６をマスクにし
てボロンイオン（11Ｂ+ ）を注入する工程と、基板全面
をウエル拡散してＮウエル領域８及びＰウエル領域９を
形成する工程と、前記ＬＯＣＯＳ酸化膜６をマスクにし
てＰウエル領域９内にボロンイオン（11Ｂ+ ）を注入す
る工程と、前記基板上のパッド酸化膜２及びＬＯＣＯＳ
酸化膜６をエッチングする工程と、該基板上にパット酸
化膜１１及びＳｉ3Ｎ4膜１２を積層形成する工程と、Ｐ
チャネル型及びＮチャネル型のＭＯＳトランジスタ形成
領域上にレジスト膜１３を形成した後に、該レジスト膜
１３をマスクにして前記パッド酸化膜１１及びＳｉ3Ｎ4
膜１２をエッチングする工程と、該レジスト膜１３をマ
スクにして前記基板をフィールド酸化して素子分離用の
ＬＯＣＯＳ酸化膜１４を形成する工程と、前記レジスト
膜１３を除去した後に該ＬＯＣＯＳ酸化膜１４をマスク
にして前記パット酸化膜１１及びＳｉ3Ｎ4膜１２をエッ
チングする工程と、基板上を熱酸化してゲート酸化膜１
６を形成すると共にＰウエル領域９上に形成されるＮチ
ャネル型ＭＯＳトランジスタの下方に前記注入されたボ
ロンイオン（11Ｂ+ ）を深く拡散させる工程と、前記基
板上にポリシリコン層を形成した後にＰチャネル型及び
Ｎチャネル型ＭＯＳトランジスタ形成領域上に形成した
レジスト膜を介して該ポリシリコン層を選択的にエッチ
ングしてゲート電極１７Ａ、１７Ｂを形成する工程と、
前記Ｐウエル領域上にレジスト膜を形成して該レジスト
膜及びＰチャネル型ＭＯＳトランジスタ形成領域上のゲ
ート電極１７ＢをマスクにしてＰチャネル型ＭＯＳトラ
ンジスタのソース・ドレイン拡散層１９用のフッ化ボロ
ンイオン（49ＢＦ2+）を注入する工程と、前記レジスト
膜を除去した後にＮウエル領域上にレジスト膜を形成し
て該レジスト膜及びＮチャネル型ＭＯＳトランジスタ形
成領域上のゲート電極１７ＡをマスクにしてＮチャネル
型ＭＯＳトランジスタのソース・ドレイン拡散層１８用
のヒ素イオン（75Ａｓ+ ）を注入する工程とを有するも
のである。
【００１０】
【作用】以上の構成から、本発明のＣＭＯＳ半導体装置
の製造方法によれば、ＬＯＣＯＳ酸化膜６をマスクにし
てＰウエル領域９内にボロンイオン（11Ｂ+ ）を注入す
るようにしたことにより、従来のようなチャネルストッ
パ層形成用の専用のマスクを使用しなくても済み、製造
工数が大幅に削減される。
の製造方法によれば、ＬＯＣＯＳ酸化膜６をマスクにし
てＰウエル領域９内にボロンイオン（11Ｂ+ ）を注入す
るようにしたことにより、従来のようなチャネルストッ
パ層形成用の専用のマスクを使用しなくても済み、製造
工数が大幅に削減される。
【００１１】また、１つのイオン注入工程によりＮチャ
ネル型ＭＯＳトランジスタ用のディープチャネル領域形
成用の注入の役割を果たし、短チャネル効果の抑制がは
かれる。更に、Ｐチャネル型ＭＯＳトランジスタの駆動
能力をあげるためＮウエル領域の低濃度化をはかると同
時に、Ｎウエル領域の二重構造化をはかることにより、
短チャネル効果の増大を抑制することができる。
ネル型ＭＯＳトランジスタ用のディープチャネル領域形
成用の注入の役割を果たし、短チャネル効果の抑制がは
かれる。更に、Ｐチャネル型ＭＯＳトランジスタの駆動
能力をあげるためＮウエル領域の低濃度化をはかると同
時に、Ｎウエル領域の二重構造化をはかることにより、
短チャネル効果の増大を抑制することができる。
【００１２】
【実施例】以下、本発明の一実施例を図に基づき詳述す
る。図１に示す１は一導電型の半導体基板、例えばＰ型
シリコン基板で、基板全面におよそ５００Åの膜厚のパ
ッド酸化膜２を熱酸化により形成し、更にその上におよ
そ１０００Åの膜厚のＳｉ3Ｎ4膜３をＬＰＣＶＤ法によ
り形成する。続いて、Ｎウエル形成領域５上に開口を有
するレジスト膜４を形成した後に該レジスト膜４をマス
クにして例えばリンイオン（31Ｐ+ ）を加速電圧１６０
ＫｅＶ、注入量７．５Ｅ１２／ｃｍ3 （尚、７．５Ｅ１
２は７．５掛ける１０の１２乗の意である。以下、同様
である。）の条件で注入する。
る。図１に示す１は一導電型の半導体基板、例えばＰ型
シリコン基板で、基板全面におよそ５００Åの膜厚のパ
ッド酸化膜２を熱酸化により形成し、更にその上におよ
そ１０００Åの膜厚のＳｉ3Ｎ4膜３をＬＰＣＶＤ法によ
り形成する。続いて、Ｎウエル形成領域５上に開口を有
するレジスト膜４を形成した後に該レジスト膜４をマス
クにして例えばリンイオン（31Ｐ+ ）を加速電圧１６０
ＫｅＶ、注入量７．５Ｅ１２／ｃｍ3 （尚、７．５Ｅ１
２は７．５掛ける１０の１２乗の意である。以下、同様
である。）の条件で注入する。
【００１３】次に、前記レジスト膜４をマスクにしてＳ
ｉ3Ｎ4膜３をエッチングした後にウエル酸化してウエル
形成用のＬＯＣＯＳ酸化膜６を形成する。続いて、前記
レジスト膜４を除去した後、当該ＬＯＣＯＳ酸化膜６を
マスクにして前記Ｓｉ3Ｎ4膜３をエッチングする。そし
て、図２に示すようにＬＯＣＯＳ酸化膜６をマスクにし
て例えばボロンイオン（11Ｂ+ ）を加速電圧６０Ｋｅ
Ｖ、注入量１．０Ｅ１３／ｃｍ3 の条件で注入して、Ｐ
ウエル形成領域７を形成する。
ｉ3Ｎ4膜３をエッチングした後にウエル酸化してウエル
形成用のＬＯＣＯＳ酸化膜６を形成する。続いて、前記
レジスト膜４を除去した後、当該ＬＯＣＯＳ酸化膜６を
マスクにして前記Ｓｉ3Ｎ4膜３をエッチングする。そし
て、図２に示すようにＬＯＣＯＳ酸化膜６をマスクにし
て例えばボロンイオン（11Ｂ+ ）を加速電圧６０Ｋｅ
Ｖ、注入量１．０Ｅ１３／ｃｍ3 の条件で注入して、Ｐ
ウエル形成領域７を形成する。
【００１４】続いて、図３に示すように基板全面をウエ
ル拡散してＮウエル領域８及びＰウエル領域９を形成す
る。次に、図４に示すように前記ＬＯＣＯＳ酸化膜６を
マスクにしてＰウエル領域９内に例えばボロンイオン
（11Ｂ+ ）を加速電圧８０ＫｅＶ乃至１００ＫｅＶ、注
入量１．０Ｅ１３／ｃｍ3 の条件で注入して、Ｐ型拡散
層形成領域１０を形成する。
ル拡散してＮウエル領域８及びＰウエル領域９を形成す
る。次に、図４に示すように前記ＬＯＣＯＳ酸化膜６を
マスクにしてＰウエル領域９内に例えばボロンイオン
（11Ｂ+ ）を加速電圧８０ＫｅＶ乃至１００ＫｅＶ、注
入量１．０Ｅ１３／ｃｍ3 の条件で注入して、Ｐ型拡散
層形成領域１０を形成する。
【００１５】続いて、図５に示すように前記基板上のパ
ッド酸化膜２及びＬＯＣＯＳ酸化膜６をエッチングした
後に、該基板上にパット酸化膜１１及びＳｉ3Ｎ4膜１２
を積層形成する。そして、Ｐチャネル型及びＮチャネル
型ＭＯＳトランジスタ形成領域上にレジスト膜１３を形
成した後に、該レジスト膜１３をマスクにして前記パッ
ド酸化膜１１及びＳｉ3Ｎ4膜１２をエッチングする。そ
の後、該レジスト膜１３をマスクにして前記基板を図６
に示すようにフィールド酸化して素子分離用のＬＯＣＯ
Ｓ酸化膜１４を形成すると共に、該ＬＯＣＯＳ酸化膜１
４の下方にチャネルストッパ層を形成する。
ッド酸化膜２及びＬＯＣＯＳ酸化膜６をエッチングした
後に、該基板上にパット酸化膜１１及びＳｉ3Ｎ4膜１２
を積層形成する。そして、Ｐチャネル型及びＮチャネル
型ＭＯＳトランジスタ形成領域上にレジスト膜１３を形
成した後に、該レジスト膜１３をマスクにして前記パッ
ド酸化膜１１及びＳｉ3Ｎ4膜１２をエッチングする。そ
の後、該レジスト膜１３をマスクにして前記基板を図６
に示すようにフィールド酸化して素子分離用のＬＯＣＯ
Ｓ酸化膜１４を形成すると共に、該ＬＯＣＯＳ酸化膜１
４の下方にチャネルストッパ層を形成する。
【００１６】次に、前記レジスト膜１３を除去した後に
該ＬＯＣＯＳ酸化膜１４をマスクにして前記パット酸化
膜１１及びＳｉ3Ｎ4膜１２をエッチングする。その後、
基板上を熱酸化してゲート酸化膜１６を形成すると共
に、Ｐウエル領域９上に形成されるＮチャネル型ＭＯＳ
トランジスタの下方に前記注入されたボロンイオン（11
Ｂ+ ）を深く拡散させて、短チャネル効果を防止するデ
ィープチャネル領域を形成する。このように、ディープ
チャネル領域と前記チャネルストッパ層とで図６に示す
Ｐ型拡散層１５が形成されている。
該ＬＯＣＯＳ酸化膜１４をマスクにして前記パット酸化
膜１１及びＳｉ3Ｎ4膜１２をエッチングする。その後、
基板上を熱酸化してゲート酸化膜１６を形成すると共
に、Ｐウエル領域９上に形成されるＮチャネル型ＭＯＳ
トランジスタの下方に前記注入されたボロンイオン（11
Ｂ+ ）を深く拡散させて、短チャネル効果を防止するデ
ィープチャネル領域を形成する。このように、ディープ
チャネル領域と前記チャネルストッパ層とで図６に示す
Ｐ型拡散層１５が形成されている。
【００１７】続いて、前記基板上にポリシリコン層を形
成した後にＰチャネル型及びＮチャネル型ＭＯＳトラン
ジスタ形成領域上に不図示のレジスト膜を形成した後
に、該レジスト膜を介して該ポリシリコン層を選択的に
エッチングして図７に示すようにゲート電極１７Ａ、１
７Ｂを形成する。次に、前記Ｎウエル領域８上に不図示
のレジスト膜を形成して該レジスト膜及びＮチャネル型
ＭＯＳトランジスタ形成領域上のゲート電極１７Ａをマ
スクにして例えばヒ素イオン（75Ａｓ+ ）を注入して、
Ｎチャネル型ＭＯＳトランジスタのＮ+ 型ソース・ドレ
イン拡散層１８を形成する。同様にして、前記Ｎウエル
領域８上のレジスト膜を除去した後に、Ｐウエル領域９
上に不図示のレジスト膜を形成して該レジスト膜及びＰ
チャネル型ＭＯＳトランジスタ形成領域上のゲート電極
１７Ｂをマスクにして例えばフッ化ボロンイオン（49Ｂ
Ｆ2+）を注入して、Ｐチャネル型ＭＯＳトランジスタの
Ｐ+ 型ソース・ドレイン拡散層１９を形成する。
成した後にＰチャネル型及びＮチャネル型ＭＯＳトラン
ジスタ形成領域上に不図示のレジスト膜を形成した後
に、該レジスト膜を介して該ポリシリコン層を選択的に
エッチングして図７に示すようにゲート電極１７Ａ、１
７Ｂを形成する。次に、前記Ｎウエル領域８上に不図示
のレジスト膜を形成して該レジスト膜及びＮチャネル型
ＭＯＳトランジスタ形成領域上のゲート電極１７Ａをマ
スクにして例えばヒ素イオン（75Ａｓ+ ）を注入して、
Ｎチャネル型ＭＯＳトランジスタのＮ+ 型ソース・ドレ
イン拡散層１８を形成する。同様にして、前記Ｎウエル
領域８上のレジスト膜を除去した後に、Ｐウエル領域９
上に不図示のレジスト膜を形成して該レジスト膜及びＰ
チャネル型ＭＯＳトランジスタ形成領域上のゲート電極
１７Ｂをマスクにして例えばフッ化ボロンイオン（49Ｂ
Ｆ2+）を注入して、Ｐチャネル型ＭＯＳトランジスタの
Ｐ+ 型ソース・ドレイン拡散層１９を形成する。
【００１８】次に、Ｎウエル領域の二重構造を用いるこ
とにより、Ｐチャネル型ＭＯＳトランジスタの駆動能力
の向上と短チャンネル効果の抑制とを可能とするＣＭＯ
Ｓ半導体装置の製造方法について図８及び図９を基に説
明する。尚、第１の実施例と同等な構成については同じ
符号を付すと共に説明を省略する。前記図１に示すよう
にＮウエル形成領域５を形成した後に、図８に示すよう
に該Ｎウエル形成領域５内にリンイオン（31Ｐ+ ）より
拡散係数のみ低い、例えばヒ素イオン（75Ａｓ+ ）を加
速電圧１６０ＫｅＶ、注入量６．０Ｅ１２／ｃｍ3の条
件で注入して、第２のＮウエル形成領域２０を形成す
る。以下、前記実施例と同様にして、製造工程を行い、
図９に示すようなＮウエル領域８内に第２のＮウエル領
域２１を有するＣＭＯＳ半導体装置を製造する。これに
より、Ｐチャネル型ＭＯＳトランジスタの駆動能力をあ
げるため、Ｎウエル領域の低濃度化（例えば、リンイオ
ン（31Ｐ+ ）を加速電圧１６０ＫｅＶ、４．０Ｅ１２／
ｃｍ3 乃至６．０Ｅ１２／ｃｍ3 程度とする。）をはか
ったとしても短チャネル効果の増大を抑制することがで
きる。
とにより、Ｐチャネル型ＭＯＳトランジスタの駆動能力
の向上と短チャンネル効果の抑制とを可能とするＣＭＯ
Ｓ半導体装置の製造方法について図８及び図９を基に説
明する。尚、第１の実施例と同等な構成については同じ
符号を付すと共に説明を省略する。前記図１に示すよう
にＮウエル形成領域５を形成した後に、図８に示すよう
に該Ｎウエル形成領域５内にリンイオン（31Ｐ+ ）より
拡散係数のみ低い、例えばヒ素イオン（75Ａｓ+ ）を加
速電圧１６０ＫｅＶ、注入量６．０Ｅ１２／ｃｍ3の条
件で注入して、第２のＮウエル形成領域２０を形成す
る。以下、前記実施例と同様にして、製造工程を行い、
図９に示すようなＮウエル領域８内に第２のＮウエル領
域２１を有するＣＭＯＳ半導体装置を製造する。これに
より、Ｐチャネル型ＭＯＳトランジスタの駆動能力をあ
げるため、Ｎウエル領域の低濃度化（例えば、リンイオ
ン（31Ｐ+ ）を加速電圧１６０ＫｅＶ、４．０Ｅ１２／
ｃｍ3 乃至６．０Ｅ１２／ｃｍ3 程度とする。）をはか
ったとしても短チャネル効果の増大を抑制することがで
きる。
【００１９】
【発明の効果】以上、本発明のＣＭＯＳ半導体装置の製
造方法によれば、チャネルストッパ層形成用の専用マス
クに代えてＬＯＣＯＳ酸化膜をマスクとしてイオン注入
工程を行うようにしたため、製造工数の大幅な削減が可
能となる。更に、Ｎ、Ｐチャネル型ＭＯＳトランジスタ
のしきい値電圧の制御は全面インプラで行うことができ
る。従って、従来のチャネルストッパ層形成用のマス
ク、前記Ｎ、Ｐチャネル型ＭＯＳトランジスタのしきい
値電圧制御用の各マスクの合計３枚のマスクを省くこと
ができる。
造方法によれば、チャネルストッパ層形成用の専用マス
クに代えてＬＯＣＯＳ酸化膜をマスクとしてイオン注入
工程を行うようにしたため、製造工数の大幅な削減が可
能となる。更に、Ｎ、Ｐチャネル型ＭＯＳトランジスタ
のしきい値電圧の制御は全面インプラで行うことができ
る。従って、従来のチャネルストッパ層形成用のマス
ク、前記Ｎ、Ｐチャネル型ＭＯＳトランジスタのしきい
値電圧制御用の各マスクの合計３枚のマスクを省くこと
ができる。
【００２０】また、Ｎチャネル型ＭＯＳトランジスタ用
のディープチャネル領域形成用の注入の役割を果たし、
短チャネル効果の抑制がはかれる。更に、Ｐチャネル型
ＭＯＳトランジスタの駆動能力をあげるためＮウエル領
域の低濃度化をはかると同時に、Ｎウエル領域の二重構
造化をはかることにより、短チャネル効果の増大を抑制
することができる。
のディープチャネル領域形成用の注入の役割を果たし、
短チャネル効果の抑制がはかれる。更に、Ｐチャネル型
ＭＯＳトランジスタの駆動能力をあげるためＮウエル領
域の低濃度化をはかると同時に、Ｎウエル領域の二重構
造化をはかることにより、短チャネル効果の増大を抑制
することができる。
【図１】本発明のＣＭＯＳ半導体装置の製造方法を示す
第１の断面図である。
第１の断面図である。
【図２】本発明のＣＭＯＳ半導体装置の製造方法を示す
第２の断面図である。
第２の断面図である。
【図３】本発明のＣＭＯＳ半導体装置の製造方法を示す
第３の断面図である。
第３の断面図である。
【図４】本発明のＣＭＯＳ半導体装置の製造方法を示す
第４の断面図である。
第４の断面図である。
【図５】本発明のＣＭＯＳ半導体装置の製造方法を示す
第５の断面図である。
第５の断面図である。
【図６】本発明のＣＭＯＳ半導体装置の製造方法を示す
第６の断面図である。
第６の断面図である。
【図７】本発明のＣＭＯＳ半導体装置の製造方法を示す
第７の断面図である。
第７の断面図である。
【図８】本発明他の実施例のＣＭＯＳ半導体装置の製造
方法を示す第１の断面図である。
方法を示す第１の断面図である。
【図９】本発明他の実施例のＣＭＯＳ半導体装置の製造
方法を示す第２の断面図である。
方法を示す第２の断面図である。
【図１０】従来のＣＭＯＳ半導体装置の製造方法を示す
第１の断面図である。
第１の断面図である。
【図１１】従来のＣＭＯＳ半導体装置の製造方法を示す
第２の断面図である。
第２の断面図である。
【図１２】従来のＣＭＯＳ半導体装置の製造方法を示す
第３の断面図である。
第３の断面図である。
【図１３】従来のＣＭＯＳ半導体装置の製造方法を示す
第４の断面図である。
第４の断面図である。
【図１４】従来のＣＭＯＳ半導体装置の製造方法を示す
第５の断面図である。
第５の断面図である。
【図１５】従来のＣＭＯＳ半導体装置の製造方法を示す
第６の断面図である。
第６の断面図である。
【図１６】従来のＣＭＯＳ半導体装置の製造方法を示す
第７の断面図である。
第７の断面図である。
Claims (2)
- 【請求項１】 一導電型の半導体基板上にパット酸化膜
及びＳｉ3Ｎ4膜を積層形成する工程と、 逆導電型のウエル形成領域上に開口を有するレジスト膜
を形成した後に該レジスト膜をマスクにして逆導電型の
不純物を注入する工程と、 前記レジスト膜をマスクにしてＳｉ3Ｎ4膜をエッチング
した後にウエル酸化してウエル形成用のＬＯＣＯＳ酸化
膜を形成する工程と、 前記レジスト膜を除去した後に前記ＬＯＣＯＳ酸化膜を
マスクにして前記Ｓｉ3Ｎ4膜をエッチングした後にＬＯ
ＣＯＳ酸化膜をマスクにして一導電型の不純物を注入す
る工程と、 基板全面をウエル拡散して一導電型及び逆導電型のウエ
ル領域を形成する工程と、 前記ＬＯＣＯＳ酸化膜をマスクにして一導電型のウエル
領域内に一導電型の不純物を注入する工程と、 前記基板上のパッド酸化膜及びＬＯＣＯＳ酸化膜をエッ
チングする工程と、 該基板上にパット酸化膜及びＳｉ3Ｎ4膜を積層形成する
工程と、 一導電型及び逆導電型のＭＯＳトランジスタ形成領域上
にレジスト膜を形成した後に該レジスト膜をマスクにし
て前記パッド酸化膜及びＳｉ3Ｎ4膜をエッチングする工
程と、 該レジスト膜をマスクにして前記基板をフィールド酸化
して素子分離用のＬＯＣＯＳ酸化膜を形成する工程と、 前記レジスト膜を除去した後に該ＬＯＣＯＳ酸化膜をマ
スクにして前記パット酸化膜及びＳｉ3Ｎ4膜をエッチン
グする工程と、 基板上を熱酸化してゲート酸化膜を形成すると共に一導
電型のウエル領域上に形成される逆導電型のＭＯＳトラ
ンジスタの下方に前記注入された一導電型の不純物を深
く拡散させる工程と、 前記基板上にポリシリコン層を形成した後に一導電型及
び逆導電型のＭＯＳトランジスタ形成領域上に形成した
レジスト膜を介して該ポリシリコン層を選択的にエッチ
ングしてゲート電極を形成する工程と、 前記一導電型のウエル領域上にレジスト膜を形成して該
レジスト膜及び一導電型のＭＯＳトランジスタ形成領域
上のゲート電極をマスクにして一導電型のＭＯＳトラン
ジスタのソース・ドレイン拡散層用の一導電型の不純物
を注入する工程と、 前記レジスト膜を除去した後に逆導電型のウエル領域上
にレジスト膜を形成して該レジスト膜及び逆導電型のＭ
ＯＳトランジスタ形成領域上のゲート電極をマスクにし
て逆導電型のＭＯＳトランジスタのソース・ドレイン拡
散層用の逆導電型の不純物を注入する工程とを有するこ
とを特徴とするＣＭＯＳ半導体装置の製造方法。 - 【請求項２】 一導電型の半導体基板上にパット酸化膜
及びＳｉ3Ｎ4膜を積層形成する工程と、 逆導電型のウエル形成領域上に開口を有するレジスト膜
を形成した後に該レジスト膜をマスクにして逆導電型の
不純物を注入する工程と、 同じく当該レジスト膜をマスクにして前記不純物より拡
散係数の小さい逆導電型の不純物を注入する工程と、 前記レジスト膜をマスクにしてＳｉ3Ｎ4膜をエッチング
した後にウエル酸化してウエル形成用のＬＯＣＯＳ酸化
膜を形成する工程と、 前記レジスト膜を除去した後に前記ＬＯＣＯＳ酸化膜を
マスクにして前記Ｓｉ3Ｎ4膜をエッチングした後にＬＯ
ＣＯＳ酸化膜をマスクにして一導電型の不純物を注入す
る工程と、 基板全面をウエル拡散して一導電型及び逆導電型のウエ
ル領域を形成する工程と、 前記ＬＯＣＯＳ酸化膜をマスクにして一導電型のウエル
領域内に一導電型の不純物を注入する工程と、 前記基板上のパッド酸化膜及びＬＯＣＯＳ酸化膜をエッ
チングする工程と、 該基板上にパット酸化膜及びＳｉ3Ｎ4膜を積層形成する
工程と、 一導電型及び逆導電型のＭＯＳトランジスタ形成領域上
にレジスト膜を形成した後に該レジスト膜をマスクにし
て前記パッド酸化膜及びＳｉ3Ｎ4膜をエッチングする工
程と、 該レジスト膜をマスクにして前記基板をフィールド酸化
して素子分離用のＬＯＣＯＳ酸化膜を形成する工程と、 前記レジスト膜を除去した後に該ＬＯＣＯＳ酸化膜をマ
スクにして前記パット酸化膜及びＳｉ3Ｎ4膜をエッチン
グする工程と、 基板上を熱酸化してゲート酸化膜を形成すると共に一導
電型のウエル領域上に形成される逆導電型のＭＯＳトラ
ンジスタの下方に前記注入された一導電型の不純物を深
く拡散させる工程と、 前記基板上にポリシリコン層を形成した後に一導電型及
び逆導電型のＭＯＳトランジスタ形成領域上に形成した
レジスト膜を介して該ポリシリコン層を選択的にエッチ
ングしてゲート電極を形成する工程と、 前記一導電型のウエル領域上にレジスト膜を形成して該
レジスト膜及び一導電型のＭＯＳトランジスタ形成領域
上のゲート電極をマスクにして一導電型のＭＯＳトラン
ジスタのソース・ドレイン拡散層用の一導電型の不純物
を注入する工程と、 前記レジスト膜を除去した後に逆導電型のウエル領域上
にレジスト膜を形成して該レジスト膜及び逆導電型のＭ
ＯＳトランジスタ形成領域上のゲート電極をマスクにし
て逆導電型のＭＯＳトランジスタのソース・ドレイン拡
散層用の逆導電型の不純物を注入する工程とを有するこ
とを特徴とするＣＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7076453A JPH08274268A (ja) | 1995-03-31 | 1995-03-31 | Ｃｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7076453A JPH08274268A (ja) | 1995-03-31 | 1995-03-31 | Ｃｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274268A true JPH08274268A (ja) | 1996-10-18 |
Family
ID=13605577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7076453A Pending JPH08274268A (ja) | 1995-03-31 | 1995-03-31 | Ｃｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08274268A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531356B1 (en) | 1999-01-27 | 2003-03-11 | Seiko Epson Corporation | Semiconductor devices and methods of manufacturing the same |
| US6768178B2 (en) * | 2002-03-06 | 2004-07-27 | Seiko Epson Corporation | Semiconductor device |
| US6853038B2 (en) | 2002-03-08 | 2005-02-08 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
| US6887750B2 (en) | 2002-03-07 | 2005-05-03 | Seiko Epson Corporation | Method for manufacturing semiconductor device including implanting a first impurity through an anti-oxidation mask |
| US6905948B2 (en) | 2002-03-26 | 2005-06-14 | Seiko Epson Corporation | Method for manufacturing semiconductor device |
| US6924535B2 (en) | 2002-03-06 | 2005-08-02 | Seiko Epson Corporation | Semiconductor device with high and low breakdown voltage transistors |
| US6929994B2 (en) | 2002-03-07 | 2005-08-16 | Seiko Epson Corporation | Method for manufacturing semiconductor device that includes well formation |
| US6933575B2 (en) | 2002-03-18 | 2005-08-23 | Seiko Epson Corporation | Semiconductor device and its manufacturing method |
| US6953718B2 (en) | 2002-03-22 | 2005-10-11 | Seiko Epson Corporation | Method for manufacturing semiconductor device |
| US7005340B2 (en) | 2002-03-06 | 2006-02-28 | Seiko Epson Corporation | Method for manufacturing semiconductor device |
| US8269931B2 (en) | 2009-09-14 | 2012-09-18 | The Aerospace Corporation | Systems and methods for preparing films using sequential ion implantation, and films formed using same |
| US8946864B2 (en) | 2011-03-16 | 2015-02-03 | The Aerospace Corporation | Systems and methods for preparing films comprising metal using sequential ion implantation, and films formed using same |
| US9324579B2 (en) | 2013-03-14 | 2016-04-26 | The Aerospace Corporation | Metal structures and methods of using same for transporting or gettering materials disposed within semiconductor substrates |
-
1995
- 1995-03-31 JP JP7076453A patent/JPH08274268A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531356B1 (en) | 1999-01-27 | 2003-03-11 | Seiko Epson Corporation | Semiconductor devices and methods of manufacturing the same |
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| US6933575B2 (en) | 2002-03-18 | 2005-08-23 | Seiko Epson Corporation | Semiconductor device and its manufacturing method |
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| US8269931B2 (en) | 2009-09-14 | 2012-09-18 | The Aerospace Corporation | Systems and methods for preparing films using sequential ion implantation, and films formed using same |
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| US8946864B2 (en) | 2011-03-16 | 2015-02-03 | The Aerospace Corporation | Systems and methods for preparing films comprising metal using sequential ion implantation, and films formed using same |
| US9324579B2 (en) | 2013-03-14 | 2016-04-26 | The Aerospace Corporation | Metal structures and methods of using same for transporting or gettering materials disposed within semiconductor substrates |
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