JP3188132B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3188132B2 JP3188132B2 JP09505895A JP9505895A JP3188132B2 JP 3188132 B2 JP3188132 B2 JP 3188132B2 JP 09505895 A JP09505895 A JP 09505895A JP 9505895 A JP9505895 A JP 9505895A JP 3188132 B2 JP3188132 B2 JP 3188132B2
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、チャネルインプラを行
い、短チャネル効果の抑制をはかる半導体装置におい
て、接合容量の低減を可能とする技術に関する。
い、短チャネル効果の抑制をはかる半導体装置におい
て、接合容量の低減を可能とする技術に関する。
【０００２】
【従来の技術】此種の半導体装置の製造方法について、
図１４乃至図２３の図面に基づき説明する。図１４に示
す５１は一導電型の半導体基板、例えばＰ型シリコン基
板で、該基板５１上にＳｉＯ2 膜５２及びＳｉ3Ｎ4膜５
３を積層形成し、Ｎウエル形成領域５５上に開口を有す
るレジスト膜５４を形成した後に、該レジスト膜５４を
マスクにしてリンイオン（31Ｐ+ ）を注入して、Ｎウエ
ル形成領域５５を形成する。
図１４乃至図２３の図面に基づき説明する。図１４に示
す５１は一導電型の半導体基板、例えばＰ型シリコン基
板で、該基板５１上にＳｉＯ2 膜５２及びＳｉ3Ｎ4膜５
３を積層形成し、Ｎウエル形成領域５５上に開口を有す
るレジスト膜５４を形成した後に、該レジスト膜５４を
マスクにしてリンイオン（31Ｐ+ ）を注入して、Ｎウエ
ル形成領域５５を形成する。
【０００３】次に、前記レジスト膜５４をマスクにして
Ｓｉ3Ｎ4膜５３をエッチングした後にレジスト膜５４を
除去し、その後ウエル酸化してウエル形成用のＬＯＣＯ
Ｓ酸化膜５６を形成する。続いて、前記Ｓｉ3Ｎ4膜５３
をエッチング除去した後に、図１５に示すようにＬＯＣ
ＯＳ酸化膜５６をマスクにしてボロンイオン（11Ｂ+）
を注入して、Ｐウエル形成領域５７を形成する。
Ｓｉ3Ｎ4膜５３をエッチングした後にレジスト膜５４を
除去し、その後ウエル酸化してウエル形成用のＬＯＣＯ
Ｓ酸化膜５６を形成する。続いて、前記Ｓｉ3Ｎ4膜５３
をエッチング除去した後に、図１５に示すようにＬＯＣ
ＯＳ酸化膜５６をマスクにしてボロンイオン（11Ｂ+）
を注入して、Ｐウエル形成領域５７を形成する。
【０００４】次に、図１６に示すように基板全面をウエ
ル拡散してＮウエル領域５８及びＰウエル領域５９を形
成する。続いて、図１７に示すように前記基板上のパッ
ド酸化膜５２及びＬＯＣＯＳ酸化膜５６をエッチングす
る。次に、その上にパット酸化膜６０及びＳｉ3Ｎ4膜６
１を積層形成し、Ｐチャネル型及びＮチャネル型のＭＯ
Ｓトランジスタ形成領域上にレジスト膜６２を形成した
後に、該レジスト膜６２をマスクにしてパッド酸化膜６
０及びＳｉ3Ｎ4膜６１をエッチング除去する。そして、
Ｎウエル領域５８上にレジスト膜６３を形成した後、ボ
ロンイオン（11Ｂ+ ）を注入して、Ｐウエル領域５９に
チャネルストッパ層形成領域６４を形成する。
ル拡散してＮウエル領域５８及びＰウエル領域５９を形
成する。続いて、図１７に示すように前記基板上のパッ
ド酸化膜５２及びＬＯＣＯＳ酸化膜５６をエッチングす
る。次に、その上にパット酸化膜６０及びＳｉ3Ｎ4膜６
１を積層形成し、Ｐチャネル型及びＮチャネル型のＭＯ
Ｓトランジスタ形成領域上にレジスト膜６２を形成した
後に、該レジスト膜６２をマスクにしてパッド酸化膜６
０及びＳｉ3Ｎ4膜６１をエッチング除去する。そして、
Ｎウエル領域５８上にレジスト膜６３を形成した後、ボ
ロンイオン（11Ｂ+ ）を注入して、Ｐウエル領域５９に
チャネルストッパ層形成領域６４を形成する。
【０００５】次に、レジスト膜６３及びレジスト膜６２
を除去した後に、図１８に示すようにフィールド酸化し
て素子分離用のＬＯＣＯＳ酸化膜６５を形成すると共
に、Ｐウエル領域５９上のＬＯＣＯＳ酸化膜６５の下方
にチャネルストッパ層６６を形成する。続いて、該ＬＯ
ＣＯＳ酸化膜６５をマスクにして前記パット酸化膜６０
及びＳｉ3Ｎ4膜６１をエッチングする。そして、前記基
板上を熱酸化してゲート酸化膜６７を形成した後に、図
１９に示すようにＮウエル領域５８上にレジスト膜６８
を形成し、該レジスト膜６８をマスクにしてボロンイオ
ン（11Ｂ+ ）を注入して、Ｐウエル領域５９上のゲート
酸化膜６７の下方にディープチャネルインプラ層６９を
形成する。
を除去した後に、図１８に示すようにフィールド酸化し
て素子分離用のＬＯＣＯＳ酸化膜６５を形成すると共
に、Ｐウエル領域５９上のＬＯＣＯＳ酸化膜６５の下方
にチャネルストッパ層６６を形成する。続いて、該ＬＯ
ＣＯＳ酸化膜６５をマスクにして前記パット酸化膜６０
及びＳｉ3Ｎ4膜６１をエッチングする。そして、前記基
板上を熱酸化してゲート酸化膜６７を形成した後に、図
１９に示すようにＮウエル領域５８上にレジスト膜６８
を形成し、該レジスト膜６８をマスクにしてボロンイオ
ン（11Ｂ+ ）を注入して、Ｐウエル領域５９上のゲート
酸化膜６７の下方にディープチャネルインプラ層６９を
形成する。
【０００６】続いて、レジスト膜６８を除去した後に、
Ｐウエル領域５９上をマスクする不図示のレジスト膜を
形成してＮウエル領域にＰチャネルのしきい値電圧制御
用イオン注入を行う。次に、このレジスト膜を除去した
後に、基板全面にゲート電極形成用のポリシリコン層７
０及びタングステンシリサイド膜７１を積層形成し、不
図示のレジスト膜を介してエッチングして図２０に示す
ようにポリサイドゲート電極を形成する。
Ｐウエル領域５９上をマスクする不図示のレジスト膜を
形成してＮウエル領域にＰチャネルのしきい値電圧制御
用イオン注入を行う。次に、このレジスト膜を除去した
後に、基板全面にゲート電極形成用のポリシリコン層７
０及びタングステンシリサイド膜７１を積層形成し、不
図示のレジスト膜を介してエッチングして図２０に示す
ようにポリサイドゲート電極を形成する。
【０００７】次に、Ｐチャネル型ＭＯＳトランジスタ形
成領域上に不図示のレジスト膜を形成した後に、前記ポ
リサイドゲート電極をマスクにして例えばリンイオン
（31Ｐ+ ）あるいはヒ素イオン（75Ａｓ+ ）を注入して
低濃度のＮ- 型ソース・ドレイン拡散層７２を形成す
る。同様に、Ｎチャネル型ＭＯＳトランジスタ形成領域
上に不図示のレジスト膜を形成した後に、前記ポリサイ
ドゲート電極をマスクにして例えばボロンイオン（11Ｂ
+ ）あるいはフッ化ボロン（49ＢＦ2+）を注入して低濃
度のＰ- 型ソース・ドレイン拡散層７３を形成する。
成領域上に不図示のレジスト膜を形成した後に、前記ポ
リサイドゲート電極をマスクにして例えばリンイオン
（31Ｐ+ ）あるいはヒ素イオン（75Ａｓ+ ）を注入して
低濃度のＮ- 型ソース・ドレイン拡散層７２を形成す
る。同様に、Ｎチャネル型ＭＯＳトランジスタ形成領域
上に不図示のレジスト膜を形成した後に、前記ポリサイ
ドゲート電極をマスクにして例えばボロンイオン（11Ｂ
+ ）あるいはフッ化ボロン（49ＢＦ2+）を注入して低濃
度のＰ- 型ソース・ドレイン拡散層７３を形成する。
【０００８】次に、図２１に示すように両ポリサイドゲ
ート電極の側壁部にサイドウォール層７４を形成し、図
２２に示すようにＰチャネル型ＭＯＳトランジスタ形成
領域上にレジスト膜７５を形成した後に、前記ポリサイ
ドゲート電極及びサイドウォール層７４をマスクにして
例えばリンイオン（31Ｐ+ ）あるいはヒ素イオン（75Ａ
ｓ+ ）を注入して高濃度のＮ+ 型ソース・ドレイン拡散
層７６を形成する。同様に、図２３に示すようにＮチャ
ネル型ＭＯＳトランジスタ形成領域上にレジスト膜７７
を形成した後に、前記ポリサイドゲート電極及びサイド
ウォール層７４をマスクにして例えばボロンイオン（11
Ｂ+ ）あるいはフッ化ボロン（49ＢＦ2+）を注入して高
濃度のＰ+ 型ソース・ドレイン拡散層７８を形成してい
た。
ート電極の側壁部にサイドウォール層７４を形成し、図
２２に示すようにＰチャネル型ＭＯＳトランジスタ形成
領域上にレジスト膜７５を形成した後に、前記ポリサイ
ドゲート電極及びサイドウォール層７４をマスクにして
例えばリンイオン（31Ｐ+ ）あるいはヒ素イオン（75Ａ
ｓ+ ）を注入して高濃度のＮ+ 型ソース・ドレイン拡散
層７６を形成する。同様に、図２３に示すようにＮチャ
ネル型ＭＯＳトランジスタ形成領域上にレジスト膜７７
を形成した後に、前記ポリサイドゲート電極及びサイド
ウォール層７４をマスクにして例えばボロンイオン（11
Ｂ+ ）あるいはフッ化ボロン（49ＢＦ2+）を注入して高
濃度のＰ+ 型ソース・ドレイン拡散層７８を形成してい
た。
【０００９】以上のように形成されたディープチャネル
インプラ層６９では、短チャンネル効果を抑制すること
ができるが、不純物濃度が高くなるためにソース・ドレ
イン拡散層と基板間の接合容量が高くなる欠点があっ
た。また、チャネルストッパ層６６及びディープチャネ
ルインプラ層６９を形成するために専用のレジスト膜を
使用しているため、製造工数が多くなるという欠点があ
った。
インプラ層６９では、短チャンネル効果を抑制すること
ができるが、不純物濃度が高くなるためにソース・ドレ
イン拡散層と基板間の接合容量が高くなる欠点があっ
た。また、チャネルストッパ層６６及びディープチャネ
ルインプラ層６９を形成するために専用のレジスト膜を
使用しているため、製造工数が多くなるという欠点があ
った。
【００１０】
【発明が解決しようとする課題】従って、本発明は接合
容量の低減を可能とすると共に製造工数の削減を可能と
する半導体装置の製造方法を提供することを目的とす
る。
容量の低減を可能とすると共に製造工数の削減を可能と
する半導体装置の製造方法を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】そこで、本発明はシリコ
ン基板上方からＬＯＣＯＳ酸化膜及びゲート電極を貫通
させて不純物を注入し、チャネルストッパ層及びディー
プチャネルインプラ層を同時に形成するようにした。更
に、ソース・ドレイン拡散層形成用のレジスト膜を前記
不純物の注入用マスクに兼用した。
ン基板上方からＬＯＣＯＳ酸化膜及びゲート電極を貫通
させて不純物を注入し、チャネルストッパ層及びディー
プチャネルインプラ層を同時に形成するようにした。更
に、ソース・ドレイン拡散層形成用のレジスト膜を前記
不純物の注入用マスクに兼用した。
【００１２】また、本発明はソース・ドレイン拡散層形
成領域上を被覆するように形成したレジスト膜をマスク
にしてＬＯＣＯＳ酸化膜を貫通させて不純物を注入し、
チャネルストッパ層及びディープチャネルインプラ層を
同時に形成するようにした。
成領域上を被覆するように形成したレジスト膜をマスク
にしてＬＯＣＯＳ酸化膜を貫通させて不純物を注入し、
チャネルストッパ層及びディープチャネルインプラ層を
同時に形成するようにした。
【００１３】
【作用】以上の構成から、本発明の半導体装置の製造方
法によればシリコン基板上方からＬＯＣＯＳ酸化膜及び
ゲート電極を貫通させて不純物を注入することにより、
ディープチャネルインプラ層はソース・ドレイン拡散層
領域では比較的深い位置に形成されるので、ソース・ド
レイン拡散層と基板間の接合容量の低減がはかれる。更
に、ソース・ドレイン拡散層形成用のレジスト膜を使用
して、前記ディープチャネルインプラ層形成用の不純物
の注入が行われる。
法によればシリコン基板上方からＬＯＣＯＳ酸化膜及び
ゲート電極を貫通させて不純物を注入することにより、
ディープチャネルインプラ層はソース・ドレイン拡散層
領域では比較的深い位置に形成されるので、ソース・ド
レイン拡散層と基板間の接合容量の低減がはかれる。更
に、ソース・ドレイン拡散層形成用のレジスト膜を使用
して、前記ディープチャネルインプラ層形成用の不純物
の注入が行われる。
【００１４】また、本発明ではソース・ドレイン拡散層
形成領域上を被覆するように形成したレジスト膜をマス
クにしてＬＯＣＯＳ酸化膜を貫通させて不純物を注入す
ることにより、ディープチャネルインプラ層はソース・
ドレイン拡散層領域には注入されないので、ソース・ド
レイン拡散層と基板間の接合容量の更なる低減がはかれ
る。
形成領域上を被覆するように形成したレジスト膜をマス
クにしてＬＯＣＯＳ酸化膜を貫通させて不純物を注入す
ることにより、ディープチャネルインプラ層はソース・
ドレイン拡散層領域には注入されないので、ソース・ド
レイン拡散層と基板間の接合容量の更なる低減がはかれ
る。
【００１５】
【実施例】以下、本発明の一実施例を図に基づき詳述す
る。図１に示す１は一導電型の半導体基板、例えばＰ型
シリコン基板で、基板全面におよそ５００Åの膜厚のパ
ッド酸化膜２を熱酸化により形成し、更にその上におよ
そ１０００Åの膜厚のＳｉ3Ｎ4膜３をＬＰＣＶＤ法によ
り形成する。続いて、Ｎウエル形成領域５上に開口を有
するレジスト膜４を形成した後に該レジスト膜４をマス
クにして例えばリンイオン（31Ｐ+ ）を加速電圧１６０
ＫｅＶ、注入量４．０Ｅ１２／ｃｍ2 乃至５．０Ｅ１２
／ｃｍ2 （尚、４．０Ｅ１２は４．０掛ける１０の１２
乗の意である。以下、同様である。）の条件で注入す
る。
る。図１に示す１は一導電型の半導体基板、例えばＰ型
シリコン基板で、基板全面におよそ５００Åの膜厚のパ
ッド酸化膜２を熱酸化により形成し、更にその上におよ
そ１０００Åの膜厚のＳｉ3Ｎ4膜３をＬＰＣＶＤ法によ
り形成する。続いて、Ｎウエル形成領域５上に開口を有
するレジスト膜４を形成した後に該レジスト膜４をマス
クにして例えばリンイオン（31Ｐ+ ）を加速電圧１６０
ＫｅＶ、注入量４．０Ｅ１２／ｃｍ2 乃至５．０Ｅ１２
／ｃｍ2 （尚、４．０Ｅ１２は４．０掛ける１０の１２
乗の意である。以下、同様である。）の条件で注入す
る。
【００１６】次に、前記レジスト膜４をマスクにしてＳ
ｉ3Ｎ4膜３をエッチングした後にレジスト膜４を除去
し、その後ウエル酸化してウエル形成用のＬＯＣＯＳ酸
化膜６を形成する。続いて、前記Ｓｉ3Ｎ4膜３をエッチ
ング除去する。そして、図２に示すようにＬＯＣＯＳ酸
化膜６をマスクにして例えばボロンイオン（11Ｂ+ ）を
加速電圧８０ＫｅＶ、注入量４．０Ｅ１２／ｃｍ2 の条
件で注入して、Ｐウエル形成領域７を形成する。
ｉ3Ｎ4膜３をエッチングした後にレジスト膜４を除去
し、その後ウエル酸化してウエル形成用のＬＯＣＯＳ酸
化膜６を形成する。続いて、前記Ｓｉ3Ｎ4膜３をエッチ
ング除去する。そして、図２に示すようにＬＯＣＯＳ酸
化膜６をマスクにして例えばボロンイオン（11Ｂ+ ）を
加速電圧８０ＫｅＶ、注入量４．０Ｅ１２／ｃｍ2 の条
件で注入して、Ｐウエル形成領域７を形成する。
【００１７】続いて、図３に示すように基板全面をウエ
ル拡散してＮウエル領域８及びＰウエル領域９を形成す
る。次に、図４に示すように前記基板上のパッド酸化膜
２及びＬＯＣＯＳ酸化膜６をエッチングした後に、該基
板上の全面にパット酸化膜１０及びＳｉ3Ｎ4膜１１を積
層形成する。そして、Ｐチャネル型及びＮチャネル型Ｍ
ＯＳトランジスタ形成領域上にレジスト膜１２を形成し
た後に、該レジスト膜１２をマスクにして前記パッド酸
化膜１０及びＳｉ3Ｎ4膜１１をエッチングする。その
後、該レジスト膜１２を除去し、該Ｓｉ3Ｎ4膜１１をマ
スクにして前記基板を図５に示すようにフィールド酸化
して素子分離用のおよそ４０００Å乃至５０００Åの膜
厚のＬＯＣＯＳ酸化膜１３を形成し、前記パット酸化膜
１０及びＳｉ3Ｎ4膜１１をエッチング除去する。その
後、基板上を熱酸化してゲート酸化膜１４を形成する。
ル拡散してＮウエル領域８及びＰウエル領域９を形成す
る。次に、図４に示すように前記基板上のパッド酸化膜
２及びＬＯＣＯＳ酸化膜６をエッチングした後に、該基
板上の全面にパット酸化膜１０及びＳｉ3Ｎ4膜１１を積
層形成する。そして、Ｐチャネル型及びＮチャネル型Ｍ
ＯＳトランジスタ形成領域上にレジスト膜１２を形成し
た後に、該レジスト膜１２をマスクにして前記パッド酸
化膜１０及びＳｉ3Ｎ4膜１１をエッチングする。その
後、該レジスト膜１２を除去し、該Ｓｉ3Ｎ4膜１１をマ
スクにして前記基板を図５に示すようにフィールド酸化
して素子分離用のおよそ４０００Å乃至５０００Åの膜
厚のＬＯＣＯＳ酸化膜１３を形成し、前記パット酸化膜
１０及びＳｉ3Ｎ4膜１１をエッチング除去する。その
後、基板上を熱酸化してゲート酸化膜１４を形成する。
【００１８】続いて、前記基板上におよそ２０００Åの
膜厚のポリシリコン層１５及びおよそ２０００Åの膜厚
のタングステンシリサイド膜１６を積層形成した後に、
Ｐチャネル型及びＮチャネル型ＭＯＳトランジスタ形成
領域上に不図示のレジスト膜を形成し、該レジスト膜を
介して該ポリシリコン層１５及びタングステンシリサイ
ド膜１６を選択的にエッチングして図６に示すようにポ
リサイドゲート電極１７Ａ、１７Ｂを形成する。
膜厚のポリシリコン層１５及びおよそ２０００Åの膜厚
のタングステンシリサイド膜１６を積層形成した後に、
Ｐチャネル型及びＮチャネル型ＭＯＳトランジスタ形成
領域上に不図示のレジスト膜を形成し、該レジスト膜を
介して該ポリシリコン層１５及びタングステンシリサイ
ド膜１６を選択的にエッチングして図６に示すようにポ
リサイドゲート電極１７Ａ、１７Ｂを形成する。
【００１９】次に、前記Ｎウエル領域８上に不図示のレ
ジスト膜を形成して該レジスト膜及びＮチャネル型ＭＯ
Ｓトランジスタ形成領域上のポリサイドゲート電極１７
Ａをマスクにして例えばヒ素イオン（75Ａｓ+ ）をおよ
そ１．０Ｅ１３／ｃｍ2 注入して、Ｎチャネル型ＭＯＳ
トランジスタの低濃度のＮ- 型ソース・ドレイン拡散層
１８を形成する。同様にして、前記Ｎウエル領域８上の
レジスト膜を除去した後に、Ｐウエル領域９上に不図示
のレジスト膜を形成して該レジスト膜及びＰチャネル型
ＭＯＳトランジスタ形成領域上のゲート電極１７Ｂをマ
スクにして例えばフッ化ボロンイオン（49ＢＦ2+）をお
よそ３．０Ｅ１３／ｃｍ2 注入して、Ｐチャネル型ＭＯ
Ｓトランジスタの低濃度のＰ- 型ソース・ドレイン拡散
層１９を形成する。
ジスト膜を形成して該レジスト膜及びＮチャネル型ＭＯ
Ｓトランジスタ形成領域上のポリサイドゲート電極１７
Ａをマスクにして例えばヒ素イオン（75Ａｓ+ ）をおよ
そ１．０Ｅ１３／ｃｍ2 注入して、Ｎチャネル型ＭＯＳ
トランジスタの低濃度のＮ- 型ソース・ドレイン拡散層
１８を形成する。同様にして、前記Ｎウエル領域８上の
レジスト膜を除去した後に、Ｐウエル領域９上に不図示
のレジスト膜を形成して該レジスト膜及びＰチャネル型
ＭＯＳトランジスタ形成領域上のゲート電極１７Ｂをマ
スクにして例えばフッ化ボロンイオン（49ＢＦ2+）をお
よそ３．０Ｅ１３／ｃｍ2 注入して、Ｐチャネル型ＭＯ
Ｓトランジスタの低濃度のＰ- 型ソース・ドレイン拡散
層１９を形成する。
【００２０】次に、図７に示すようにポリサイドゲート
電極１７Ａ、１７Ｂの側壁部にサイドウォール層２０を
形成する。本工程は、基板全面にＬＰＣＶＤ法によりお
よそ３０００ÅのＳｉＯ2 膜をエッチバックすることに
より、サイドウォール層２０を形成している。続いて、
図８に示すように前記Ｎウエル領域８上にレジスト膜２
１を形成して該レジスト膜２１、Ｎチャネル型ＭＯＳト
ランジスタ形成領域上のポリサイドゲート電極１７Ａ及
びサイドウォール層２０をマスクにして例えばヒ素イオ
ン（75Ａｓ+ ）をおよそ５．０Ｅ１５／ｃｍ2 注入し
て、Ｎチャネル型ＭＯＳトランジスタの高濃度のＮ+ 型
ソース・ドレイン拡散層２２を形成する。
電極１７Ａ、１７Ｂの側壁部にサイドウォール層２０を
形成する。本工程は、基板全面にＬＰＣＶＤ法によりお
よそ３０００ÅのＳｉＯ2 膜をエッチバックすることに
より、サイドウォール層２０を形成している。続いて、
図８に示すように前記Ｎウエル領域８上にレジスト膜２
１を形成して該レジスト膜２１、Ｎチャネル型ＭＯＳト
ランジスタ形成領域上のポリサイドゲート電極１７Ａ及
びサイドウォール層２０をマスクにして例えばヒ素イオ
ン（75Ａｓ+ ）をおよそ５．０Ｅ１５／ｃｍ2 注入し
て、Ｎチャネル型ＭＯＳトランジスタの高濃度のＮ+ 型
ソース・ドレイン拡散層２２を形成する。
【００２１】次に、図９に示すように前記レジスト膜２
１をマスクにしてＰウエル領域９内に例えばボロンイオ
ン（11Ｂ+ ）をおよそ加速電圧１５０ＫｅＶ乃至４００
ＫｅＶ、注入量１．０Ｅ１３／ｃｍ2 乃至２．０Ｅ１３
／ｃｍ2 の条件で注入してＬＯＣＯＳ酸化膜１３及びポ
リサイドゲート電極１７Ａを貫通してインプラ層２３を
形成する。これにより、ＬＯＣＯＳ酸化膜１３下方には
チャネルストッパ層２３Ａが形成され、ポリサイドゲー
ト電極１７Ａの下方には短チャネル効果を抑制するディ
ープチャネルインプラ層２３Ｂが形成され、ソース・ド
レイン拡散層と基板間の接合容量の低減がはかれる。即
ち、ディープチャネルインプラ層２３Ｂは図９に示すよ
うにポリサイドゲート電極の下方では基板表面から比較
的浅い位置に形成されるので、短チャネル効果を抑制で
き、しかもソース・ドレイン拡散層領域では比較的深い
位置に形成され、ソース・ドレイン拡散層とディープチ
ャネルインプラ層との距離が大きくなるので、ソース・
ドレイン拡散層と基板間の接合容量の低減がはかれる。
１をマスクにしてＰウエル領域９内に例えばボロンイオ
ン（11Ｂ+ ）をおよそ加速電圧１５０ＫｅＶ乃至４００
ＫｅＶ、注入量１．０Ｅ１３／ｃｍ2 乃至２．０Ｅ１３
／ｃｍ2 の条件で注入してＬＯＣＯＳ酸化膜１３及びポ
リサイドゲート電極１７Ａを貫通してインプラ層２３を
形成する。これにより、ＬＯＣＯＳ酸化膜１３下方には
チャネルストッパ層２３Ａが形成され、ポリサイドゲー
ト電極１７Ａの下方には短チャネル効果を抑制するディ
ープチャネルインプラ層２３Ｂが形成され、ソース・ド
レイン拡散層と基板間の接合容量の低減がはかれる。即
ち、ディープチャネルインプラ層２３Ｂは図９に示すよ
うにポリサイドゲート電極の下方では基板表面から比較
的浅い位置に形成されるので、短チャネル効果を抑制で
き、しかもソース・ドレイン拡散層領域では比較的深い
位置に形成され、ソース・ドレイン拡散層とディープチ
ャネルインプラ層との距離が大きくなるので、ソース・
ドレイン拡散層と基板間の接合容量の低減がはかれる。
【００２２】続いて、前記Ｎウエル領域８上のレジスト
膜２１を除去した後に、図１０に示すようにＰウエル領
域９上にレジスト膜２４を形成して該レジスト膜２４、
Ｐチャネル型ＭＯＳトランジスタ形成領域上のゲート電
極１７Ｂ及びサイドウォール層２０をマスクにして例え
ばフッ化ボロンイオン（49ＢＦ2+）をおよそ２．０Ｅ１
５／ｃｍ2 注入して、Ｐチャネル型ＭＯＳトランジスタ
の高濃度のＰ+ 型ソース・ドレイン拡散層２５を形成す
る。
膜２１を除去した後に、図１０に示すようにＰウエル領
域９上にレジスト膜２４を形成して該レジスト膜２４、
Ｐチャネル型ＭＯＳトランジスタ形成領域上のゲート電
極１７Ｂ及びサイドウォール層２０をマスクにして例え
ばフッ化ボロンイオン（49ＢＦ2+）をおよそ２．０Ｅ１
５／ｃｍ2 注入して、Ｐチャネル型ＭＯＳトランジスタ
の高濃度のＰ+ 型ソース・ドレイン拡散層２５を形成す
る。
【００２３】次に、図１１に示すように前記レジスト膜
２４をマスクにしてＮウエル領域８内に例えばリンイオ
ン（31Ｐ+ ）をおよそ加速電圧３５０ＫｅＶ乃至７００
ＫｅＶ、注入量１．０Ｅ１３／ｃｍ2 乃至２．０Ｅ１３
／ｃｍ2 の条件で注入してＬＯＣＯＳ酸化膜１３及びポ
リサイドゲート電極１７Ｂを貫通してインプラ層２６を
形成する。これにより、ＬＯＣＯＳ酸化膜１３下方には
チャネルストッパ層２６Ａが形成され、ポリサイドゲー
ト電極１７Ｂの下方には短チャネル効果を抑制するディ
ープチャネルインプラ層２６Ｂが形成され、ソース・ド
レイン拡散層と基板間の接合容量の低減がはかれる。
２４をマスクにしてＮウエル領域８内に例えばリンイオ
ン（31Ｐ+ ）をおよそ加速電圧３５０ＫｅＶ乃至７００
ＫｅＶ、注入量１．０Ｅ１３／ｃｍ2 乃至２．０Ｅ１３
／ｃｍ2 の条件で注入してＬＯＣＯＳ酸化膜１３及びポ
リサイドゲート電極１７Ｂを貫通してインプラ層２６を
形成する。これにより、ＬＯＣＯＳ酸化膜１３下方には
チャネルストッパ層２６Ａが形成され、ポリサイドゲー
ト電極１７Ｂの下方には短チャネル効果を抑制するディ
ープチャネルインプラ層２６Ｂが形成され、ソース・ド
レイン拡散層と基板間の接合容量の低減がはかれる。
【００２４】このように本発明では、チャネルストッパ
層形成用のマスク合わせ工程及びディープチャネルイン
プラ層形成用のマスク合わせ工程が削減できると共に接
合容量の低減がはかれる。また、接合容量の低減を可能
とするインプラ層形成の他の実施例について図１２及び
図１３を基に説明する。
層形成用のマスク合わせ工程及びディープチャネルイン
プラ層形成用のマスク合わせ工程が削減できると共に接
合容量の低減がはかれる。また、接合容量の低減を可能
とするインプラ層形成の他の実施例について図１２及び
図１３を基に説明する。
【００２５】先ず、第１の実施例の図５の工程の後、即
ちＬＯＣＯＳ酸化膜１３及びゲート酸化膜１４を形成し
た後に、図１２に示すようにＮウエル領域８上及びＰウ
エル領域９のＮチャネル型ＭＯＳトランジスタのＮ- 型
ソース・ドレイン拡散層１８形成領域上にレジスト膜２
７を形成する。そして、該レジスト膜２７をマスクにし
てＰウエル領域９内に例えばボロンイオン（11Ｂ+ ）を
およそ加速電圧１５０ＫｅＶ乃至４００ＫｅＶ、注入量
１．０Ｅ１３／ｃｍ2 乃至２．０Ｅ１３／ｃｍ2 の条件
で注入して、インプラ層２８を形成する。これにより、
ＬＯＣＯＳ酸化膜１３下方にはチャネルストッパ層２８
Ａが形成され、ポリサイドゲート電極形成領域の下方に
は短チャネル効果を抑制するディープチャネルインプラ
層２８Ｂが形成されると共に、ソース・ドレイン拡散層
形成領域の下方には前記レジスト膜２７によるマスクに
よりイオン注入されないので、ソース・ドレイン拡散層
と基板間の接合容量の更なる低減がはかれる。以下、図
１３に示すように該インプラ層２８を形成した状態で、
前記図６の工程で説明したようにポリサイドゲート電極
１７Ａ、１７Ｂ及びＮ- 型及びＰ- 型ソース・ドレイン
拡散層１８、１９を形成する。以降、第１の実施例と同
様な工程を行うことにより半導体装置を製造する。
ちＬＯＣＯＳ酸化膜１３及びゲート酸化膜１４を形成し
た後に、図１２に示すようにＮウエル領域８上及びＰウ
エル領域９のＮチャネル型ＭＯＳトランジスタのＮ- 型
ソース・ドレイン拡散層１８形成領域上にレジスト膜２
７を形成する。そして、該レジスト膜２７をマスクにし
てＰウエル領域９内に例えばボロンイオン（11Ｂ+ ）を
およそ加速電圧１５０ＫｅＶ乃至４００ＫｅＶ、注入量
１．０Ｅ１３／ｃｍ2 乃至２．０Ｅ１３／ｃｍ2 の条件
で注入して、インプラ層２８を形成する。これにより、
ＬＯＣＯＳ酸化膜１３下方にはチャネルストッパ層２８
Ａが形成され、ポリサイドゲート電極形成領域の下方に
は短チャネル効果を抑制するディープチャネルインプラ
層２８Ｂが形成されると共に、ソース・ドレイン拡散層
形成領域の下方には前記レジスト膜２７によるマスクに
よりイオン注入されないので、ソース・ドレイン拡散層
と基板間の接合容量の更なる低減がはかれる。以下、図
１３に示すように該インプラ層２８を形成した状態で、
前記図６の工程で説明したようにポリサイドゲート電極
１７Ａ、１７Ｂ及びＮ- 型及びＰ- 型ソース・ドレイン
拡散層１８、１９を形成する。以降、第１の実施例と同
様な工程を行うことにより半導体装置を製造する。
【００２６】尚、本実施例ではゲート電極をポリサイド
ゲート電極としたが、これに限らず例えばシリサイドゲ
ート電極や高融点金属ゲート電極等でも構わない。
ゲート電極としたが、これに限らず例えばシリサイドゲ
ート電極や高融点金属ゲート電極等でも構わない。
【００２７】
【発明の効果】以上、本発明の半導体装置の製造方法に
よれば、シリコン基板上方からＬＯＣＯＳ酸化膜及びゲ
ート電極を貫通させて不純物を注入するようにしたた
め、ディープチャネルインプラ層がソース・ドレイン拡
散層領域下方の比較的深い位置に形成されるので、ソー
ス・ドレイン拡散層と基板間の接合容量の低減がはか
れ、デバイスの高速化がはかれる。
よれば、シリコン基板上方からＬＯＣＯＳ酸化膜及びゲ
ート電極を貫通させて不純物を注入するようにしたた
め、ディープチャネルインプラ層がソース・ドレイン拡
散層領域下方の比較的深い位置に形成されるので、ソー
ス・ドレイン拡散層と基板間の接合容量の低減がはか
れ、デバイスの高速化がはかれる。
【００２８】更に、ソース・ドレイン拡散層形成用のレ
ジスト膜を使用して、前記ディープチャネルインプラ層
形成用の不純物の注入工程を行うようにしたため、製造
工数の削減が可能となる。また、ソース・ドレイン拡散
層形成領域上を被覆するように形成したレジスト膜をマ
スクにしてＬＯＣＯＳ酸化膜を貫通させて不純物を注入
するようにしたため、ディープチャネルインプラ層はソ
ース・ドレイン拡散層領域の下方には注入されないの
で、ソース・ドレイン拡散層と基板間の接合容量の更な
る低減がはかれる。
ジスト膜を使用して、前記ディープチャネルインプラ層
形成用の不純物の注入工程を行うようにしたため、製造
工数の削減が可能となる。また、ソース・ドレイン拡散
層形成領域上を被覆するように形成したレジスト膜をマ
スクにしてＬＯＣＯＳ酸化膜を貫通させて不純物を注入
するようにしたため、ディープチャネルインプラ層はソ
ース・ドレイン拡散層領域の下方には注入されないの
で、ソース・ドレイン拡散層と基板間の接合容量の更な
る低減がはかれる。
【図１】本発明の半導体装置の製造方法を示す第１の断
面図である。
面図である。
【図２】本発明の半導体装置の製造方法を示す第２の断
面図である。
面図である。
【図３】本発明の半導体装置の製造方法を示す第３の断
面図である。
面図である。
【図４】本発明の半導体装置の製造方法を示す第４の断
面図である。
面図である。
【図５】本発明の半導体装置の製造方法を示す第５の断
面図である。
面図である。
【図６】本発明の半導体装置の製造方法を示す第６の断
面図である。
面図である。
【図７】本発明の半導体装置の製造方法を示す第７の断
面図である。
面図である。
【図８】本発明の半導体装置の製造方法を示す第８の断
面図である。
面図である。
【図９】本発明の半導体装置の製造方法を示す第９の断
面図である。
面図である。
【図１０】本発明の半導体装置の製造方法を示す第１０
の断面図である。
の断面図である。
【図１１】本発明の半導体装置の製造方法を示す第１１
の断面図である。
の断面図である。
【図１２】本発明他の実施例の半導体装置の製造方法を
示す第１の断面図である。
示す第１の断面図である。
【図１３】本発明他の実施例の半導体装置の製造方法を
示す第２の断面図である。
示す第２の断面図である。
【図１４】従来の半導体装置の製造方法を示す第１の断
面図である。
面図である。
【図１５】従来の半導体装置の製造方法を示す第２の断
面図である。
面図である。
【図１６】従来の半導体装置の製造方法を示す第３の断
面図である。
面図である。
【図１７】従来の半導体装置の製造方法を示す第４の断
面図である。
面図である。
【図１８】従来の半導体装置の製造方法を示す第５の断
面図である。
面図である。
【図１９】従来の半導体装置の製造方法を示す第６の断
面図である。
面図である。
【図２０】従来の半導体装置の製造方法を示す第７の断
面図である。
面図である。
【図２１】従来の半導体装置の製造方法を示す第８の断
面図である。
面図である。
【図２２】従来の半導体装置の製造方法を示す第９の断
面図である。
面図である。
【図２３】従来の半導体装置の製造方法を示す第１０の
断面図である。
断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/265 H01L 21/336 H01L 21/76 H01L 21/8234 - 21/8238 H01L 27/08 - 27/092 H01L 29/78
Claims (2)
- 【請求項１】 一導電型のシリコン基板上にＬＯＣＯＳ
酸化膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜を除く基板上にゲート酸化膜を形
成する工程と、 ソース・ドレイン拡散層形成領域上を被覆するレジスト
膜を形成する工程と、 前記レジスト膜をマスクにしてＬＯＣＯＳ酸化膜を貫通
して一導電型の不純物を注入してチャネルストッパ層及
びディープチャネルインプラ層を同時に形成する工程
と、 前記レジスト膜を除去した後に前記ゲート酸化膜上にゲ
ート電極を形成する工程と、 前記ゲート電極の両端にソース・ドレイン拡散層を形成
する工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項２】 シリコン基板上に一導電型のウエル領域
と逆導電型のウエル領域とを形成する工程と、 前記基板上にＬＯＣＯＳ酸化膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜を除く基板上にゲート酸化膜を形
成する工程と、 前記逆導電型のウエル領域上を被覆すると共に一導電型
のウエル領域上のソース・ドレイン拡散層形成領域上を
被覆するレジスト膜を形成する工程と、 前記レジスト膜をマスクにしてＬＯＣＯＳ酸化膜を貫通
して一導電型の不純物を注入してチャネルストッパ層及
びディープチャネルインプラ層を同時に形成する工程
と、 前記レジスト膜を除去した後に一導電型及び逆導電型の
ＭＯＳトランジスタ形成領域上にゲート電極を形成する
工程と、 前記逆導電型のウエル領域上にレジスト膜を形成して該
レジスト膜及び逆導電型のＭＯＳトランジスタ形成領域
上のゲート電極をマスクにして逆導電型の不純物を注入
して逆導電型のＭＯＳトランジスタのソース・ドレイン
拡散層を形成する工程と、 前記レジスト膜を除去した後に一導電型のウエル領域上
にレジスト膜を形成して該レジスト膜及び一導電型のＭ
ＯＳトランジスタ形成領域上のゲート電極をマ スクにし
て一導電型の不純物を注入して一導電型のＭＯＳトラン
ジスタのソース・ドレイン拡散層を形成する工程とを有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09505895A JP3188132B2 (ja) | 1995-04-20 | 1995-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09505895A JP3188132B2 (ja) | 1995-04-20 | 1995-04-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288402A JPH08288402A (ja) | 1996-11-01 |
| JP3188132B2 true JP3188132B2 (ja) | 2001-07-16 |
Family
ID=14127446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09505895A Expired - Fee Related JP3188132B2 (ja) | 1995-04-20 | 1995-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3188132B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100445055B1 (ko) | 2002-05-16 | 2004-08-21 | 주식회사 하이닉스반도체 | 삼중웰 구조를 갖는 반도체소자의 제조 방법 |
-
1995
- 1995-04-20 JP JP09505895A patent/JP3188132B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08288402A (ja) | 1996-11-01 |
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