JPS6281051A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS6281051A JPS6281051A JP60220208A JP22020885A JPS6281051A JP S6281051 A JPS6281051 A JP S6281051A JP 60220208 A JP60220208 A JP 60220208A JP 22020885 A JP22020885 A JP 22020885A JP S6281051 A JPS6281051 A JP S6281051A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、多層配線構造を有する相補型ＭＯＳ半導体
集積回路（以下これをＣＭＯＳＩＣと省略する）の構造
およびその製造方法に関するものである。
集積回路（以下これをＣＭＯＳＩＣと省略する）の構造
およびその製造方法に関するものである。
従来の製造方法について、第５図に示したＣｕＯ２−Ｓ
ｉゲートプロセスを例にとり説明する。これは、Ｐ型の
Ｓｉ基板（１）にＮウェル（２）を形成した後、その上
に薄い酸化膜（３）を生成し、さらにＣＶＤ （化学蒸
着）法により窒化膜を堆積する。その後、写真製版技術
によりトランジスタの活性領域上にレジストを残し、こ
のレジストをマスクにして上記窒化膜をエツチングする
。次に上記レジストの一部を除去した後、選択酸化法に
よりフィールド酸化膜（４）を生成する。その後、不要
となった窒化膜を除去して、第５図に示すＩＣの構造と
する。
ｉゲートプロセスを例にとり説明する。これは、Ｐ型の
Ｓｉ基板（１）にＮウェル（２）を形成した後、その上
に薄い酸化膜（３）を生成し、さらにＣＶＤ （化学蒸
着）法により窒化膜を堆積する。その後、写真製版技術
によりトランジスタの活性領域上にレジストを残し、こ
のレジストをマスクにして上記窒化膜をエツチングする
。次に上記レジストの一部を除去した後、選択酸化法に
よりフィールド酸化膜（４）を生成する。その後、不要
となった窒化膜を除去して、第５図に示すＩＣの構造と
する。
次に、エンハンスメント型Ｐチャネルトランジスタ、エ
ンハンメント型Ｎチャネルトランジスタのしきい値電圧
（以下これをＶｔｈと呼ぶ）を決定するために、出射の
レジストパターンを形成した後にボロンイオンの注入を
行う。この後、写真製版技術により、デプレッション型
Ｎチャネルトランジスタの活性領域が、開孔されたレジ
ストパターンを形成し、そしてデプレッション型Ｎチャ
ネルトランジスタのＶｔｈ決定のためにリンイオンの注
入を実施する。この後、前記薄い酸化膜（３）を除去し
、新たにトランジスタのゲート酸化膜（５）を生成した
後、ポリシリコン（７）を堆積し、さらにリンの注入を
施して前記ポリシリコン（７）をＮ型化する。
ンハンメント型Ｎチャネルトランジスタのしきい値電圧
（以下これをＶｔｈと呼ぶ）を決定するために、出射の
レジストパターンを形成した後にボロンイオンの注入を
行う。この後、写真製版技術により、デプレッション型
Ｎチャネルトランジスタの活性領域が、開孔されたレジ
ストパターンを形成し、そしてデプレッション型Ｎチャ
ネルトランジスタのＶｔｈ決定のためにリンイオンの注
入を実施する。この後、前記薄い酸化膜（３）を除去し
、新たにトランジスタのゲート酸化膜（５）を生成した
後、ポリシリコン（７）を堆積し、さらにリンの注入を
施して前記ポリシリコン（７）をＮ型化する。
この後、写真製版技術によりトランジスタのゲートおよ
び配線のレジストパターンを形成した後、前記ポリシリ
コン（７）の一部をエツチングして、第６図に示すゲー
ト電極（７）を形成する。その後、写真製版技術による
ピ配綿領域およびＰ＋ソースドレイン領域を開孔して形
成されたレジストパターンを注入マスクとして、ボロン
注入を実施してＰチャネルトランジスタのピソースドレ
イン（６）を形成する。次いで、写真製版技術によ）Ｊ
Ｎ＋配線領域およびＮ”ソースドレイン領域を開孔して
形成されたレジストパターンを、酸化膜エツチングマス
クおよび注入マスクとして使用し、そして、Ｎ＋領域上
の酸化膜エツチングを行った後、ヒ素注入を実施してＮ
チャネルトランジスタのＮ＋ソースドレイン（８）を形
成する。ここで、不要となったレジストを除去した状態
は第６図に示す。
び配線のレジストパターンを形成した後、前記ポリシリ
コン（７）の一部をエツチングして、第６図に示すゲー
ト電極（７）を形成する。その後、写真製版技術による
ピ配綿領域およびＰ＋ソースドレイン領域を開孔して形
成されたレジストパターンを注入マスクとして、ボロン
注入を実施してＰチャネルトランジスタのピソースドレ
イン（６）を形成する。次いで、写真製版技術によ）Ｊ
Ｎ＋配線領域およびＮ”ソースドレイン領域を開孔して
形成されたレジストパターンを、酸化膜エツチングマス
クおよび注入マスクとして使用し、そして、Ｎ＋領域上
の酸化膜エツチングを行った後、ヒ素注入を実施してＮ
チャネルトランジスタのＮ＋ソースドレイン（８）を形
成する。ここで、不要となったレジストを除去した状態
は第６図に示す。
次に、上記の工程で注入されたイオンの活性化並びにゲ
ートリーク防止のための酸化工程を経た後、眉間絶縁膜
としてリンドープ酸化膜（９）（以下これをＰＳＧ膜と
省略する）をＣＶＤ法にて堆積する。
ートリーク防止のための酸化工程を経た後、眉間絶縁膜
としてリンドープ酸化膜（９）（以下これをＰＳＧ膜と
省略する）をＣＶＤ法にて堆積する。
このときの状態が第７図である。次いで、前記Ｐ＋およ
びＮ＋の各ソースドレイン領域（６）、 ｆ８］上およ
びゲートポリシリコン電極（７）、ポリシリコン配線上
に、それぞれ所望のコンタクト部を通常の方法により開
孔し、その後、Ｎ＋拡散領域上のコンタクト領域（８）
のみを開孔してレジストパターン（１０）を写真製版技
術により形成する。次いで、レジスト（１０）を注入マ
スクとしてリン注入を実施する。このときの状態が第８
図である。その後、レジスト（１０）を除去して、アニ
ールを施し、そして、通常のアルミニウム配線（１１）
の工程および表面保護膜（１２）の形成工程を経てＩＣ
素子の製造が完了する。
びＮ＋の各ソースドレイン領域（６）、 ｆ８］上およ
びゲートポリシリコン電極（７）、ポリシリコン配線上
に、それぞれ所望のコンタクト部を通常の方法により開
孔し、その後、Ｎ＋拡散領域上のコンタクト領域（８）
のみを開孔してレジストパターン（１０）を写真製版技
術により形成する。次いで、レジスト（１０）を注入マ
スクとしてリン注入を実施する。このときの状態が第８
図である。その後、レジスト（１０）を除去して、アニ
ールを施し、そして、通常のアルミニウム配線（１１）
の工程および表面保護膜（１２）の形成工程を経てＩＣ
素子の製造が完了する。
このときの最終状態が第９図である。
以上のように、現状ではＣＭＯＳマイコン等のＲＯＭ（
リードオンリーメモリー）内容を、このＮチャンネルト
ランジスタのＶｔｈ （すなわち、エンへンスメント型
かまたはデプレッション型か）で、状態“１″、Ｏ′″
を区別しこれを決定している。このＲＯＭ内容を決定す
る工程が、前述のようにゲートポリシリコン（７）の形
成前にあり、そしてこれはウェハプロセス中の前半工程
にある。
リードオンリーメモリー）内容を、このＮチャンネルト
ランジスタのＶｔｈ （すなわち、エンへンスメント型
かまたはデプレッション型か）で、状態“１″、Ｏ′″
を区別しこれを決定している。このＲＯＭ内容を決定す
る工程が、前述のようにゲートポリシリコン（７）の形
成前にあり、そしてこれはウェハプロセス中の前半工程
にある。
なお第８図に示すように、Ｎ＋ソースドレイン（８）上
のコンタクト部に、アルミニウムのＮ“拡ＭＪｉｔ突き
抜けを防止するためにリン注入を行い、そしてＮ＋拡散
層におけるコンタクト部の接合深さを深くしている。
のコンタクト部に、アルミニウムのＮ“拡ＭＪｉｔ突き
抜けを防止するためにリン注入を行い、そしてＮ＋拡散
層におけるコンタクト部の接合深さを深くしている。
前述のように従来方法では、ＲＯＭ決定の工程がウニ八
プロセス中の前半工程になるため、ＲＯＭ決定後の工期
が長くなるという欠点を有する。また、Ｐ＋およびＰ拡
散層上の各コンタクト開孔後におけるアニール等の要求
から高温の熱処理を施すため、ＰＳＧ膜中に含まれるリ
ンがオートドープにより、Ｐ１コンタクト部に入り込み
、そのためにオーミック特性が悪化するという欠点があ
った。
プロセス中の前半工程になるため、ＲＯＭ決定後の工期
が長くなるという欠点を有する。また、Ｐ＋およびＰ拡
散層上の各コンタクト開孔後におけるアニール等の要求
から高温の熱処理を施すため、ＰＳＧ膜中に含まれるリ
ンがオートドープにより、Ｐ１コンタクト部に入り込み
、そのためにオーミック特性が悪化するという欠点があ
った。
この発明は、上記の欠点を解消するためになされたもの
で、ＲＯＭ決定の工程をコンタクト孔の形成後の後工程
とし、これによすＲＯＭ決定後の工期が短くできる半導
体装置を得ることを目的とする。
で、ＲＯＭ決定の工程をコンタクト孔の形成後の後工程
とし、これによすＲＯＭ決定後の工期が短くできる半導
体装置を得ることを目的とする。
さらにＰ＋コンタクト領域のボロン濃度を増すことによ
り、Ｐ＋オーミック特性を良好に保つことができる半導
体装置の製造方法を提供することを目的としている。
り、Ｐ＋オーミック特性を良好に保つことができる半導
体装置の製造方法を提供することを目的としている。
この発明に係る半導体装置は、コンタクトの開孔工程に
おいて Ｐ ＋拡散層上のコンタクト領域には酸化膜を
残さず、モしてＮ＋拡散層上およびポリシリコン上のコ
ンタクト領域には酸化膜を残した状態で、イオンの注入
条件を適切に選びそしてボロンイオンの注入を実施して
、Ｐ＋拡散層上におけるコンタクＩ・領域のボロン濃度
をあげたものである。また、コンタクトの開孔工程にお
いて、デプレッショントランジスタのゲート領域上にお
ける酸化膜も同時にエツチングしておき、次いで写真製
版技術により、Ｎ＋拡散層上のコンタクト領域およびデ
プレッショントランジスタのソースドレイン・ゲート領
域を開孔してレジストパターンを形成し、この状態にて
適切な条件の下でリン注入を実施する。
おいて Ｐ ＋拡散層上のコンタクト領域には酸化膜を
残さず、モしてＮ＋拡散層上およびポリシリコン上のコ
ンタクト領域には酸化膜を残した状態で、イオンの注入
条件を適切に選びそしてボロンイオンの注入を実施して
、Ｐ＋拡散層上におけるコンタクＩ・領域のボロン濃度
をあげたものである。また、コンタクトの開孔工程にお
いて、デプレッショントランジスタのゲート領域上にお
ける酸化膜も同時にエツチングしておき、次いで写真製
版技術により、Ｎ＋拡散層上のコンタクト領域およびデ
プレッショントランジスタのソースドレイン・ゲート領
域を開孔してレジストパターンを形成し、この状態にて
適切な条件の下でリン注入を実施する。
以上のようにこの発明によれば、従来方法におけるデプ
レッションのリン注入とＮ＋突き抜は防止用のリン注入
を一つの工程で実現することができる。
レッションのリン注入とＮ＋突き抜は防止用のリン注入
を一つの工程で実現することができる。
以下、この発明の一実施例による各工程を示した第１図
ないし第４図について説明する。なお、従来方法と同様
にＮ＋ソースドレインヒ素注入の実施完了後、不要とな
ったレジストを除去する。モしてゲートリーク防止のた
めに、例えばＨ２１０□の雰囲気中でかつ約９５０℃の
温度で熱酸化を施して、Ｐ＋拡散上に厚さ約１．７００
人の酸化膜を、モしてＮ＋拡散層上およびポリシリコン
上に厚さ２．５００人程度の酸化膜をそれぞれ生成する
。その後、ＣＶＤ法によすＰＳＧ膜（９）を堆積する。
ないし第４図について説明する。なお、従来方法と同様
にＮ＋ソースドレインヒ素注入の実施完了後、不要とな
ったレジストを除去する。モしてゲートリーク防止のた
めに、例えばＨ２１０□の雰囲気中でかつ約９５０℃の
温度で熱酸化を施して、Ｐ＋拡散上に厚さ約１．７００
人の酸化膜を、モしてＮ＋拡散層上およびポリシリコン
上に厚さ２．５００人程度の酸化膜をそれぞれ生成する
。その後、ＣＶＤ法によすＰＳＧ膜（９）を堆積する。
そして、本発明の一実施例を示す第１図のように、Ｐ１
拡散層上、Ｎ＋拡散層上、デプレッショントランジスタ
領域およびポリシリコン上（ただし第１図に現れず）に
それぞれ所望のレジストパターン（１３）を形成する。
拡散層上、Ｎ＋拡散層上、デプレッショントランジスタ
領域およびポリシリコン上（ただし第１図に現れず）に
それぞれ所望のレジストパターン（１３）を形成する。
この後、Ｐ＋拡散層上のコンタクト領域におけるＰＳＧ
膜並びに前記酸化膜のみを全部除去し、そして、他の領
域には８００人程度の酸化膜を残すようにエツチング処
理を行う。このときの状態が第１図である。次いで、“
・′エネルギーが〜１０ｋＶ、注入量が１０１３〜１０
１４ｃａｎ−２でボロン注入を実施し、Ｐ＋拡散層上の
コンタクト領域におけるボロン濃度のみを増加させる。
膜並びに前記酸化膜のみを全部除去し、そして、他の領
域には８００人程度の酸化膜を残すようにエツチング処
理を行う。このときの状態が第１図である。次いで、“
・′エネルギーが〜１０ｋＶ、注入量が１０１３〜１０
１４ｃａｎ−２でボロン注入を実施し、Ｐ＋拡散層上の
コンタクト領域におけるボロン濃度のみを増加させる。
次に、不要となったレジスト（１３）を除去した後、第
２図に示すように写真製版技術によす、Ｎ＋拡散層（８
）上のコンタクト領域およびデプレッショントランジス
タのソースドレイン・ゲート領域を［ｊｆＪ孔してレジ
ストパターン（１４）を形成する。この後、２５（１−
３５０ｋｅＶ、 １ｘｌＧ” ’〜ｌＸｌ０” ’ｃｍ
−”の注入条件でリン注入を実施し、そしてアルミニウ
ムとのＮ＋コンククト領域中のみならず、Ｎチャンネル
トランジスタのチャンネル領域にもこのリンが注入され
て、デプレッション）・ランジスタモードとすることが
できる（第２図参照）。この後、不要となったレジス１
．（１４）を除去し、そして９００〜１０００℃、雰囲
気Ｎ２中にて約３０分間のアニールを実施する。
２図に示すように写真製版技術によす、Ｎ＋拡散層（８
）上のコンタクト領域およびデプレッショントランジス
タのソースドレイン・ゲート領域を［ｊｆＪ孔してレジ
ストパターン（１４）を形成する。この後、２５（１−
３５０ｋｅＶ、 １ｘｌＧ” ’〜ｌＸｌ０” ’ｃｍ
−”の注入条件でリン注入を実施し、そしてアルミニウ
ムとのＮ＋コンククト領域中のみならず、Ｎチャンネル
トランジスタのチャンネル領域にもこのリンが注入され
て、デプレッション）・ランジスタモードとすることが
できる（第２図参照）。この後、不要となったレジス１
．（１４）を除去し、そして９００〜１０００℃、雰囲
気Ｎ２中にて約３０分間のアニールを実施する。
次に、第３図に示すようにＮ＋拡散層上のコンタクト領
域上およびポリシリコン上のコンタクト部のみを開孔す
るレジストパターン（１５）を形成し、そして酸化膜エ
ツチングを施す。その後不要レジストパターン（１５）
を除去する。そして、通常のアルミニウム配線（１１）
の工程および表面保護膜（１２）の形成工程を経て、Ｉ
Ｃ製造のプロセスが完了する。
域上およびポリシリコン上のコンタクト部のみを開孔す
るレジストパターン（１５）を形成し、そして酸化膜エ
ツチングを施す。その後不要レジストパターン（１５）
を除去する。そして、通常のアルミニウム配線（１１）
の工程および表面保護膜（１２）の形成工程を経て、Ｉ
Ｃ製造のプロセスが完了する。
このときの状態が第４図である。
以上、ＣＭＯＳ−５ｉゲートＭＯＳＩＣの製造方法を例
にとって本発明の説明を行ってきたが、Ｎチャネルデプ
レッショントランジスタをＰ型のイオン種のイ以上のよ
うに、本発明の一実施例によれば、ＲＯＭ内蔵のＩＣに
おいて、デプレッショントランジスタを使用する場合に
、デプレッショントランジスタを形成すべきゲート上の
ＰＳＧ膜を除去し、そして比較的高エネルギーでイオン
注入することにより、そのチャネル領域とＮ＋拡散層上
コンタクト領域との両方に所望の不純物を導入すること
が可能となる。そのためＲＯＭ決定の工程を現行よりも
後工程化できるので、ＲＯＭ決定の工程以降における工
期を短くすることができる。
にとって本発明の説明を行ってきたが、Ｎチャネルデプ
レッショントランジスタをＰ型のイオン種のイ以上のよ
うに、本発明の一実施例によれば、ＲＯＭ内蔵のＩＣに
おいて、デプレッショントランジスタを使用する場合に
、デプレッショントランジスタを形成すべきゲート上の
ＰＳＧ膜を除去し、そして比較的高エネルギーでイオン
注入することにより、そのチャネル領域とＮ＋拡散層上
コンタクト領域との両方に所望の不純物を導入すること
が可能となる。そのためＲＯＭ決定の工程を現行よりも
後工程化できるので、ＲＯＭ決定の工程以降における工
期を短くすることができる。
第１図〜第４図は本発明の一実施例による製造方法を説
明するための各工程における構造断面図、第５図〜第９
図は従来の製造方法を説明するための各工程におけろ構
造断面図である。 図中、（１）はＳｉ基板、（２）はＮウェル、（３）は
酸化膜、（４）はフィールド酸化膜、（５）はゲート酸
化膜、（６）はピソースドレイン、（７）はゲートポリ
シリコン、（８）はＮ＋ソースドレイン、（９）はＰＳ
Ｇ膜、（１１）はアルミニューム配線、（１２）は表面
保護膜、（１０） 、 （１３） 。 （１４）、 （Ｉｓ）はレジス！・である。 なお、各図中同一符号は同一または相当部分を示す。
明するための各工程における構造断面図、第５図〜第９
図は従来の製造方法を説明するための各工程におけろ構
造断面図である。 図中、（１）はＳｉ基板、（２）はＮウェル、（３）は
酸化膜、（４）はフィールド酸化膜、（５）はゲート酸
化膜、（６）はピソースドレイン、（７）はゲートポリ
シリコン、（８）はＮ＋ソースドレイン、（９）はＰＳ
Ｇ膜、（１１）はアルミニューム配線、（１２）は表面
保護膜、（１０） 、 （１３） 。 （１４）、 （Ｉｓ）はレジス！・である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）基板の一主面に形成されたＰ＾＋、Ｎ＾＋拡散層
と、互いに絶縁層で分離された第１導電層および第２導
電層を有する相補型ＭＯＳ半導体装置において、前記第
１導電層と前記第２導電層とを絶縁分離する層間絶縁層
をゲート電極上から除去したことを特徴とする半導体装
置。 - （２）次の（イ）〜（ヘ）よりなる半導体装置の製造方
法 （イ）第１導電層およびＰ＾＋、Ｎ＾＋拡散層と第２導
電層とをオーミック接触されるために層間絶縁層に開孔
部を形成する写真製版工程、 （ロ）前記層間絶縁層をエッチングする工程、 （ハ）Ｐ型またはＮ型の不純物をイオン注入する工程、 （ニ）前記イオン注入のイオン種とは逆型の前記拡散層
上のコンタクト部およびデプレツシヨントランジスタの
ゲート領域上に開孔部を形成する写真製版工程、 （ホ）前記イオン注入のイオン種と逆型のイオン種を注
入する工程、 （ヘ）前記イオン注入により半導体基板に導入されたイ
オン種を活性化するためのアニール工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60220208A JPS6281051A (ja) | 1985-10-04 | 1985-10-04 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60220208A JPS6281051A (ja) | 1985-10-04 | 1985-10-04 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6281051A true JPS6281051A (ja) | 1987-04-14 |
Family
ID=16747578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60220208A Pending JPS6281051A (ja) | 1985-10-04 | 1985-10-04 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6281051A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5569947A (en) * | 1994-06-28 | 1996-10-29 | Nippon Steel Corporation | Insulated-gate field-effect transistor in a semiconductor device in which source/drain electrodes are defined by formation of silicide on a gate electrode and a field-effect transistor |
| JP2007214386A (ja) * | 2006-02-09 | 2007-08-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
1985
- 1985-10-04 JP JP60220208A patent/JPS6281051A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5569947A (en) * | 1994-06-28 | 1996-10-29 | Nippon Steel Corporation | Insulated-gate field-effect transistor in a semiconductor device in which source/drain electrodes are defined by formation of silicide on a gate electrode and a field-effect transistor |
| JP2007214386A (ja) * | 2006-02-09 | 2007-08-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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