(実施形態1)
以下、図1〜図6を参照して、本発明による半導体装置およびその製造方法の第1の実施形態を説明する。
図1は、本実施形態の半導体装置100の模式的な断面図である。半導体装置100は、基板151と、基板151の上に設けられたベースコート152と、ベースコート152の上に設けられた複数のTFTとを備える。半導体装置100は、4種類のTFTを有しており、図1には、その4種類のTFT、すなわち、Nチャネル型高速駆動TFT110と、Pチャネル型高速駆動TFT120と、Nチャネル型高耐圧TFT130と、Pチャネル型高耐圧TFT140とを示している。
Nチャネル型高速駆動TFT110は、ソース111と、ソース111と電気的に接続されたソース電極112と、ドレイン113と、ドレイン113と電気的に接続されたドレイン電極114と、ソース111とドレイン113との間に設けられたチャネル115と、チャネル115の導電性を制御するゲート電極117と、チャネル115とゲート電極117との間に設けられたゲート絶縁膜116とを備える。ソース111、ドレイン113およびチャネル115は、Si(シリコン)からなる半導体膜内に設けられている。ソース111およびドレイン113にはN型不純物であるP(リン)がドープされており、チャネル115にはP型不純物であるB(ボロン)が注入量(ドーズ量)1.0×1013cm-2でドープされている。ゲート絶縁膜116の厚さは50nmである。ゲート電極117の材料として、金属であるタンタルが用いられている。また、チャネル115の長さは8μmである。なお、本明細書において、チャネルの長さをチャネル長とよぶ場合がある。
Nチャネル型高速駆動TFT110において、所定の電圧(しきい値電圧)以上のゲート電圧をゲート電極117に印加すると、Nチャネル型高速駆動TFT110は非導通状態から導通状態に遷移し、反対に、所定の電圧(しきい値電圧)よりも小さいゲート電圧をゲート電極117に印加すると、Nチャネル型高速駆動TFT110は導通状態から非導通状態に遷移する。このように、ゲート電極117に印加される電圧に応じてチャネル115の導電性が制御される。
Pチャネル型高速駆動TFT120は、ソースおよびドレインにドープされた不純物が異なる点を除いて、Nチャネル型高速駆動TFT110と同様に設けられている。Pチャネル型高速駆動TFT120のソース121およびドレイン123にはP型不純物が注入量1.0×1015cm-2でドープされている。また、チャネル125にはP型不純物であるB(ボロン)が、チャネル115と同様に注入量1.0×1013cm-2でドープされている。したがって、チャネル125内の不純物濃度は、チャネル115内の不純物濃度とほぼ同じである。ゲート絶縁膜126の厚さも、ゲート絶縁膜116と同様に50nmである。
Pチャネル型高速駆動TFT120において、所定の電圧(しきい値電圧)以下のゲート電圧であって、絶対値がしきい値電圧の絶対値よりも大きいゲート電圧をゲート電極127に印加すると、Pチャネル型高速駆動TFT120は非導通状態から導通状態に遷移し、反対に、所定の電圧(しきい値電圧)よりも大きいゲート電圧をゲート電極127に印加すると、Pチャネル型高速駆動TFT120は導通状態から非導通状態に遷移する。このように、ゲート電極127に印加される電圧に応じてチャネル125の導電性が制御される。
Nチャネル型高耐圧TFT130は、ゲート絶縁膜の厚さが異なる点を除いて、Nチャネル型高速駆動TFT110と同様に設けられている。Nチャネル型高速駆動TFT110のゲート絶縁膜116の厚さが50nmであるのに対して、Nチャネル型高耐圧TFT130のゲート絶縁膜136の厚さは100nmである。また、Nチャネル型高耐圧TFT130でも、ソース131およびドレイン133にはN型不純物であるP(リン)がドープされており、チャネル135にはP型不純物であるB(ボロン)が注入量1.0×1013cm-2でドープされている。ここでNチャネル型高耐圧TFT130は、ホットキャリア劣化特性を改善するため、LDD構造またはゲートオーバーラップLDD構造にすることが好ましい。
Pチャネル型高耐圧TFT140は、ゲート絶縁膜の厚さが異なる点を除いて、Pチャネル型高速駆動TFT120と同様に設けられている。Pチャネル型高速駆動TFT120のゲート絶縁膜126の厚さが50nmであるのに対して、Pチャネル型高耐圧TFT140のゲート絶縁膜146の厚さは100nmである。また、Pチャネル型高耐圧TFT140でも、ソース141およびドレイン143にはP型不純物であるB(ボロン)が注入量1.0×1015cm-2でドープされており、チャネル145にはP型不純物であるB(ボロン)が注入量1.0×1013cm-2でドープされている。
このように、本実施形態の半導体装置100では、Nチャネル型高速駆動TFT110のゲート絶縁膜116の厚さが、Nチャネル型高耐圧TFT130のゲート絶縁膜136の厚さよりも薄くなっており、Pチャネル型高速駆動TFT120のゲート絶縁膜126の厚さが、Pチャネル型高耐圧TFT140のゲート絶縁膜146の厚さよりも薄くなっている。それにより、Nチャネル型高速駆動TFT110およびPチャネル型高速駆動TFT120は高速に動作可能であり、Nチャネル型高耐圧TFT130およびPチャネル型高耐圧TFT140は高耐圧である。
また、本実施形態の半導体装置100では、チャネル115、チャネル125、チャネル135およびチャネル145内にほぼ同じ注入量(ここでは、1.0×1013cm-2)の不純物B(ボロン)がドープされ、チャネル115、チャネル125、チャネル135およびチャネル145内の不純物濃度はそれぞれほぼ同じであり、Nチャネル型高速駆動TFT110、Pチャネル型高速駆動TFT120、Nチャネル型高耐圧TFT130およびPチャネル型高耐圧TFT140のそれぞれのドレイン電流立ち上がりゲート電圧がほぼ同じである。なお、本明細書において、Nチャネル型高速駆動TFT110、Pチャネル型高速駆動TFT120、Nチャネル型高耐圧TFT130およびPチャネル型高耐圧TFT140を総称して単にTFT110〜TFT140と示す場合がある。TFT110〜TFT140のいずれも、いわゆるMIS(Metal Insulator Semiconductor)構造を有している。
本実施形態の半導体装置100では、TFT110〜TFT140のそれぞれのドレイン電流立ち上がりゲート電圧がほぼ同じであるので、オフ状態にする際に各TFT110〜TFT140に印加するゲート電圧を個別に調整することなくほぼ同じゲート電圧を印加して、各TFT110〜TFT140のオフリーク電流を抑制することができる。
なお、ドレイン電流立ち上がりゲート電圧は好ましくは0Vである。例えば、スタンドバイ状態時のゲート電圧が0Vである場合、ドレイン電流立ち上がりゲート電圧が0Vであると、スタンドバイ時のTFTの消費電力を理想的にはゼロにすることができる。しかしながら、ドレイン電流立ち上がりゲート電圧は0Vでなくてもよい。例えば、TFTをパストランジスタ等に用いる場合、0V以外のゲート電圧でTFTをオフ状態にすることが可能である。なお、このオフ状態となるゲート電圧が大きすぎると、ゲート電圧に誘起されるドレインリーク電流が増大してしまうため、ドレイン電流立ち上がりゲート電圧にできるだけ近いゲート電圧でTFTをオフ状態とすることが好ましい。この点から、本実施形態は、ゲート絶縁膜の厚さが異なるTFT110〜TFT140において、TFT110〜TFT140のドレイン電流立ち上がりゲート電圧がほぼ同じであるため、オフ状態にするためのゲート電圧を個別に調整することなく、TFT110〜TFT140のゲート電圧として同じ電源電圧を用いることができる。
以下、本実施形態の半導体装置100におけるチャネル115、チャネル125、チャネル135およびチャネル145内の注入量(不純物濃度)について、図2〜図4を参照して説明する。
まず、図2を参照して、本実施形態の半導体装置100において、チャネルドープを行っていないTFT110〜TFT140の電流立ち上がりゲート電圧について説明する。
図2(a)は、Nチャネル型高速駆動TFT110およびPチャネル型高速駆動TFT120におけるゲート電圧(Vg)とドレイン電流(Id)との関係を示すグラフである。図2(a)において、参照符号110Aを付した線は、Nチャネル型高速駆動TFT110に+8Vのソース−ドレイン電圧を印加した結果を示しており、参照符号110Bを付した線は、Nチャネル型高速駆動TFT110に+0.1Vのソース−ドレイン電圧を印加した結果を示している。また、参照符号120Aを付した線は、Pチャネル型高速駆動TFT120に−8Vのソース−ドレイン電圧を印加した結果を示しており、参照符号120Bを付した線は、Pチャネル型高速駆動TFT120に−0.1Vのソース−ドレイン電圧を印加した結果を示している。
図2(a)の参照符号110Aを付した線で表すように、Nチャネル型高速駆動TFT110では、ソース−ドレイン電圧が+8Vの場合、ゲート電圧が増加するとともに、ドレイン電流は、一旦減少した後、指数関数的に増加する。ドレイン電流が最も小さいときのゲート電圧をドレイン電流立ち上がりゲート電圧と称すると、ドレイン電流立ち上がりゲート電圧は約−1.1Vである。なお、本明細書において、ドレイン電流立ち上がりゲート電圧をVgRiseと表す場合がある。また、図2(a)の参照符号110Bを付した線で表すように、ソース−ドレイン電圧が+0.1Vの場合、ゲート電圧が約−1.1Vより小さいとき、ドレイン電流は測定不能であり、ゲート電圧が約−1.1Vより大きくなると、ドレイン電流は指数関数的に増加する。したがって、Nチャネル型高速駆動TFT110のドレイン電流立ち上がりゲート電圧は約−1.1Vである。
また、図2(a)の参照符号120Aを付した線で表すように、Pチャネル型高速駆動TFT120では、ソース−ドレイン電圧が−8Vの場合、ゲート電圧が減少するとともに、ドレイン電流は、一旦減少した後、指数関数的に増加する。この場合、ドレイン電流立ち上がりゲート電圧は約−1.1Vである。また、図2(a)の参照符号120Bを付した線で表すように、ソース−ドレイン電圧が−0.1Vの場合、ゲート電圧が−1.1Vより大きいとき、ドレイン電流は測定不能であり、ゲート電圧が−1.1Vより小さくなると、ドレイン電流は指数関数的に増加する。したがって、Pチャネル型高速駆動TFT120のドレイン電流立ち上がりゲート電圧は約−1.1Vであり、これは、Nチャネル型高速駆動TFT110と同様である。なお、Nチャネル型高速駆動TFT110およびPチャネル型高速駆動TFT120では、1.0×10-6A(1μA)のドレイン電流に対応するゲート電圧がしきい値電圧であり、ドレイン電流立ち上がりゲート電圧は、いわゆるサブスレショルド領域内のゲート電圧である。
図2(b)は、Nチャネル型高耐圧TFT130およびPチャネル型高耐圧TFT140におけるゲート電圧(Vg)とドレイン電流(Id)との関係を示すグラフである。図2(b)において、参照符号130Aを付した線は、Nチャネル型高耐圧TFT130に+8Vのソース−ドレイン電圧を印加した結果を示しており、参照符号130Bを付した線は、Nチャネル型高耐圧TFT130に+0.1Vのソース−ドレイン電圧を印加した結果を示している。また、参照符号140Aを付した線は、Pチャネル型高耐圧TFT140に−8Vのソース−ドレイン電圧を印加した結果を示しており、参照符号140Bを付した線は、Pチャネル型高耐圧TFT140に−0.1Vのソース−ドレイン電圧を印加した結果を示している。
図2(b)の参照符号130Aを付した線で表すように、Nチャネル型高耐圧TFT130では、ソース−ドレイン電圧が+8Vの場合、ゲート電圧が増加するとともに、ドレイン電流は、一旦減少した後、指数関数的に増加する。この場合、ドレイン電流立ち上がりゲート電圧は約−1.7Vである。また、図2(b)の参照符号130Bを付した線で表すように、ソース−ドレイン電圧が+0.1Vの場合、ゲート電圧が約−1.7Vより小さいとき、ドレイン電流は測定不能であり、ゲート電圧が約−1.7Vより大きくなると、ドレイン電流は指数関数的に増加する。したがって、Nチャネル型高耐圧TFT130のドレイン電流立ち上がりゲート電圧は約−1.7Vである。
また、図2(b)の参照符号140Aを付した線で表すように、Pチャネル型高耐圧TFT140では、ソース−ドレイン電圧が−8Vの場合、ゲート電圧が減少するとともに、ドレイン電流は、一旦減少した後、指数関数的に増加する。この場合、ドレイン電流立ち上がりゲート電圧は約−1.7Vである。また、図2(b)の参照符号140Bを付した線で表すように、ソース−ドレイン電圧が−0.1Vの場合、ゲート電圧が−1.7Vより大きいとき、ドレイン電流は測定不能であり、ゲート電圧が−1.7Vより小さくなると、ドレイン電流は指数関数的に増加する。したがって、Pチャネル型高耐圧TFT140のドレイン電流立ち上がりゲート電圧は約−1.7Vであり、これは、Nチャネル型高耐圧TFT130と同様である。
ここで、図2(a)と図2(b)とを比較する。チャネルドープを行っていない場合、Nチャネル型高速駆動TFT110およびPチャネル型高速駆動TFT120のドレイン電流立ち上がりゲート電圧は約−1.1Vであるのに対して、Nチャネル型高耐圧TFT130およびPチャネル型高耐圧TFT140のドレイン電流立ち上がりゲート電圧は約−1.7Vである。このように、ゲート絶縁膜の厚さが異なる場合、ドレイン電流立ち上がりゲート電圧が異なるのは、以下のように考えられる。一般的なTFTにおいて、ゲート絶縁膜とシリコンとの界面には固定電荷が存在しており、この固定電荷のドレイン電流立ち上がりゲート電圧への影響はゲート絶縁膜が厚いほど大きくなる。プラスの固定電荷が存在する場合、ゲート絶縁膜が厚いほど、ドレイン電流立ち上がりゲート電圧はマイナスにシフトする。従って、Nチャネル型高耐圧TFT130およびPチャネル型高耐圧140のドレイン電流立ち上がりゲート電圧はNチャネル型高速駆動TFT110およびPチャネル型高速駆動TFT120のドレイン電流立ち上がりゲート電圧と異なっている。
次に、図3を参照して、本実施形態の半導体装置100においてTFT110〜TFT140のそれぞれのチャネル115、125、135および145内に不純物を注入量1.0×1013cm-2でチャネルドープした後のドレイン電流立ち上がりゲート電圧について説明する。
図3(a)は、Nチャネル型高速駆動TFT110およびPチャネル型高速駆動TFT120におけるゲート電圧(Vg)とドレイン電流(Id)との関係を示すグラフである。図3(a)において、参照符号110Aを付した線は、Nチャネル型高速駆動TFT110に+8Vのソース−ドレイン電圧を印加した結果を示しており、参照符号110Bを付した線は、Nチャネル型高速駆動TFT110に+0.1Vのソース−ドレイン電圧を印加した結果を示している。また、参照符号120Aを付した線は、Pチャネル型高速駆動TFT120に−8Vのソース−ドレイン電圧を印加した結果を示しており、参照符号120Bを付した線は、Pチャネル型高速駆動TFT120に−0.1Vのソース−ドレイン電圧を印加した結果を示している。
図3(a)の参照符号110Aを付した線で表すように、Nチャネル型高速駆動TFT110では、ソース−ドレイン電圧が+8Vの場合、ゲート電圧が増加するとともに、ドレイン電流は、一旦減少した後、指数関数的に増加する。この場合、ドレイン電流立ち上がりゲート電圧は約−0.5Vである。また、図3(a)の参照符号110Bを付した線で表すように、ソース−ドレイン電圧が+0.1Vの場合、ゲート電圧が約−0.5Vより小さいとき、ドレイン電流は測定不能であり、ゲート電圧が約−0.5Vより大きくなると、ドレイン電流は指数関数的に増加する。したがって、Nチャネル型高速駆動TFT110のドレイン電流立ち上がりゲート電圧は約−0.5Vである。
また、図3(a)の参照符号120Aを付した線で表すように、Pチャネル型高速駆動TFT120では、ソース−ドレイン電圧が−8Vの場合、ゲート電圧が減少するとともに、ドレイン電流は、一旦減少した後、指数関数的に増加する。この場合、ドレイン電流立ち上がりゲート電圧は約−0.5Vである。また、図3(a)の参照符号120Bを付した線で表すように、ソース−ドレイン電圧が−0.1Vの場合、ゲート電圧が−0.5Vより大きいとき、ドレイン電流は測定不能であり、ゲート電圧が−0.5Vより小さくなると、ドレイン電流は指数関数的に増加する。したがって、Pチャネル型高速駆動TFT120のドレイン電流立ち上がりゲート電圧は約−0.5Vであり、これは、Nチャネル型高速駆動TFT110と同様である。
図3(b)は、Nチャネル型高耐圧TFT130およびPチャネル型高耐圧TFT140におけるゲート電圧(Vg)とドレイン電流(Id)との関係を示すグラフである。図3(b)において、参照符号130Aを付した線は、Nチャネル型高耐圧TFT130に+8Vのソース−ドレイン電圧を印加した結果を示しており、参照符号130Bを付した線は、Nチャネル型高耐圧TFT130に+0.1Vのソース−ドレイン電圧を印加した結果を示している。また、参照符号140Aを付した線は、Pチャネル型高耐圧TFT140に−8Vのソース−ドレイン電圧を印加した結果を示しており、参照符号140Bを付した線は、Pチャネル型高耐圧TFT140に−0.1Vのソース−ドレイン電圧を印加した結果を示している。
図3(b)の参照符号130Aを付した線で表すように、Nチャネル型高耐圧TFT130では、ソース−ドレイン電圧が+8Vの場合、ゲート電圧が増加するとともに、ドレイン電流は、一旦減少した後、指数関数的に増加する。この場合、ドレイン電流立ち上がりゲート電圧は約−0.5Vである。また、図3(b)の参照符号130Bを付した線で表すように、ソース−ドレイン電圧が+0.1Vの場合、ゲート電圧が約−0.5Vより小さいとき、ドレイン電流は測定不能であり、ゲート電圧が約−0.5Vより大きくなると、ドレイン電流は指数関数的に増加する。したがって、Nチャネル型高耐圧TFT130のドレイン電流立ち上がりゲート電圧は約−0.5Vである。
また、図3(b)の参照符号140Aを付した線で表すように、Pチャネル型高耐圧TFT140では、ソース−ドレイン電圧が−8Vの場合、ゲート電圧が減少するとともに、ドレイン電流は、一旦減少した後、指数関数的に増加する。この場合、ドレイン電流立ち上がりゲート電圧は約−0.5Vである。また、図3(b)の参照符号140Bを付した線で表すように、ソース−ドレイン電圧が−0.1Vの場合、ゲート電圧が−0.5Vより大きいとき、ドレイン電流は測定不能であり、ゲート電圧が−0.5Vより小さくなると、ドレイン電流は指数関数的に増加する。したがって、Pチャネル型高耐圧TFT140のドレイン電流立ち上がりゲート電圧は約−0.5Vである。これは、Nチャネル型高耐圧TFT130と同様である。
ここで、図3(a)と図3(b)とを比較する。チャネルドープを行った後、Nチャネル型高速駆動TFT110およびPチャネル型高速駆動TFT120のドレイン電流立ち上がりゲート電圧は約−0.5Vであるのに対して、Nチャネル型高耐圧TFT130およびPチャネル型高耐圧TFT140のドレイン電流立ち上がりゲート電圧は約−0.5Vであり、両者はほぼ同じである。このように、本実施形態の半導体装置100では、TFT110〜TFT140のチャネル115、125、135および145内に適切な注入量の不純物をドープしていることにより、ゲート絶縁膜の厚さが異なる場合でも、ドレイン電流立ち上がりゲート電圧はほぼ同じになっている。
適切な注入量は、別の半導体装置100Xを用いて予め決められている。以下、図4を参照して注入量について説明する。
半導体装置100Xには、Nチャネル型TFTとPチャネル型TFTとを含む複数のTFTが形成されており、TFTのゲート絶縁膜の厚さは10nm毎に異なっている。半導体装置100XのTFTは、半導体装置100のTFT110〜TFT140と同様に形成されている。この半導体装置100Xにおいて、チャネル内への不純物の注入量を変化させて、ドレイン電流立ち上がりゲート電圧の変化を測定する。
図4は、半導体装置100Xにおけるゲート絶縁膜の厚さ(Tox)とドレイン電流立ち上がりゲート電圧(VgRise)との関係を示すグラフである。図4において、□はチャネルドープ(CD)を行っていない場合の結果を示し、○は不純物B(ボロン)の注入量が1.0×1013cm-2である場合の結果を示し、△は不純物B(ボロン)の注入量が1.8×1013cm-2である場合の結果を示している。なお、図4において、□、○および△は、それぞれ、Pチャネル型TFTおよびNチャネル型TFTの両方の結果を示している。
図4の□に示すように、不純物B(ボロン)をドープしていない場合、ゲート絶縁膜が厚くなるほど、ドレイン電流立ち上がりゲート電圧は減少している。半導体装置100Xにおいて、不純物B(ボロン)の注入量を増加すると、ドレイン電流立ち上がりゲート電圧は大きくなり、注入量が1.0×1013cm-2である場合、図4の○に示すように、ゲート絶縁膜の厚さにかかわらず、ドレイン電流立ち上がりゲート電圧はほぼ同じになる。
半導体装置100Xにおいて、さらに注入量を増加すると、ドレイン電流立ち上がりゲート電圧はさらに大きくなる。注入量が1.8×1013cm-2である場合、図4の△に示すように、ゲート絶縁膜が厚くなるほど、ドレイン電流立ち上がりゲート電圧は増加する。
したがって、図4から、注入量が適切な値(ここでは、1.0×1013cm-2)である場合、ゲート絶縁膜の厚さにかかわらず、ドレイン電流立ち上がりゲート電圧はほぼ同じになることがわかる。注入量、すなわち、不純物濃度が適切な値でない場合は、ドレイン電流立ち上がりゲート電圧は、ゲート絶縁膜の厚さに応じて変化している。
上述したように、一般に、固定電荷の影響はゲート絶縁膜の厚さに応じて変化するが、本実施形態では、不純物の注入量を適切な値にしている、すなわち、チャネル内の不純物濃度を最適化しているので、ゲート絶縁膜の厚さにかかわらず、ドレイン電流立ち上がりゲート電圧がほぼ同じになる。したがって、本実施形態の半導体装置100によれば、オフ状態にする際に複数のTFTに印加するゲート電圧を個別に調整することなく、同じゲート電圧(ここでは、−0.5V)を印加して、各TFT110〜TFT140のオフリーク電流を最小化することができる。
なお、図2(a)の結果は図4の参照符号X1に対応しており、図2(b)の結果は図4の参照符号Y1に対応している。また、図3(a)の結果は図4の参照符号X2に対応しており、図3(b)の結果は図4の参照符号Y2に対応している。
次いで、図5および図6を参照して、本実施形態の半導体装置100の製造方法を説明する。本実施形態の半導体装置100は、以下に示すように製造される。
まず、図5(a)に示すように、基板151を用意する。基板151は、例えば、ガラス基板である。
次に、図5(b)に示すように、基板151を覆うようにベースコート152を形成し、次いで、ベースコート152を覆うように半導体膜153を形成する。ベースコート152は、例えば、シリコン酸化物からなり、半導体膜153はポリシリコンからなる。
次に、図5(c)に示すように、半導体膜153にP型不純物B(ボロン)を注入量1.0×1013cm-2でドープする。後述するように、最終的には、この半導体膜153を用いて、TFT110〜TFT140のソース、ドレインおよびチャネルが形成される。TFT110〜TFT140のソースおよびドレインを形成するためには後に不純物がドープされるが、TFT110〜TFT140のチャネル115、125、135および145には、このP型不純物B(ボロン)のみがドープされ、このP型不純物B(ボロン)のドープが、いわゆるチャネルドープになる。
次に、図5(d)に示すように、半導体膜153をパターニングすることにより、第1半導体膜153a、第2半導体膜153b、第3半導体膜153cおよび第4半導体膜153dを形成する。
次に、図5(e)に示すように、第1半導体膜153a、第2半導体膜153b、第3半導体膜153cおよび第4半導体膜153dを覆うようにゲート絶縁膜154を形成する。ゲート絶縁膜154は、例えば、シリコン窒化物またはシリコン酸化物からなる。
次に、図5(f)に示すように、ゲート絶縁膜154をパターニングして、第3半導体膜153cの所定の領域の上にゲート絶縁膜154cを形成し、第4半導体膜153dの所定の領域の上にゲート絶縁膜154dを形成する。
次に、図5(g)に示すように、第1半導体膜153a、第2半導体膜153b、第3半導体膜153c、第4半導体膜153d、ゲート絶縁膜154c、154dならびにベースコート152を覆うように、さらなるゲート絶縁膜155を形成する。ゲート絶縁膜155は、例えば、シリコン酸化物からなる。
次に、図5(h)に示すように、ゲート絶縁膜155をパターニングする。ゲート絶縁膜155のパターニングにより、第1半導体膜153aの所定の領域の上にゲート絶縁膜155aが形成され、第2半導体膜153bの所定の領域の上にゲート絶縁膜155bが形成される。ゲート絶縁膜155aはNチャネル型高速駆動TFT110のゲート絶縁膜116となり、ゲート絶縁膜155bはPチャネル型高速駆動TFT120のゲート絶縁膜126となる。また、ゲート絶縁膜155のパターニングにより、ゲート絶縁膜154cを覆うゲート絶縁膜155cが形成され、ゲート絶縁膜154dを覆うゲート絶縁膜155dが形成される。ゲート絶縁膜154cおよびゲート絶縁膜155cはNチャネル型高耐圧TFT130のゲート絶縁膜136となり、ゲート絶縁膜154dおよびゲート絶縁膜155dはPチャネル型高耐圧TFT140のゲート絶縁膜146となる。
次に、図6(a)に示すように、第1半導体膜153a、第2半導体膜153b、第3半導体膜153c、第4半導体膜153d、ゲート絶縁膜116、126、136および146ならびにベースコート152を覆うように電極層156を堆積する。電極層156は、金属、例えば、タングステンからなる。
次に、図6(b)に示すように、電極層156をパターニングする。電極層156のパターニングにより、ゲート絶縁膜116を覆う電極117が形成され、ゲート絶縁膜126を覆う電極127が形成される。電極117はNチャネル型高速駆動TFT110のゲート電極117となり、電極127はPチャネル型高速駆動TFT120のゲート電極127となる。また、電極層156のパターニングにより、ゲート絶縁膜136を覆う電極137が形成され、ゲート絶縁膜146を覆う電極147が形成される。電極137はNチャネル型高耐圧TFT130のゲート電極137となり、電極147はPチャネル型高耐圧TFT140のゲート電極147となる。
次に、図6(c)に示すように、第1半導体膜153aおよび第3半導体膜153cをレジストマスク161で覆って、P型不純物であるB(ボロン)をドープする。B(ボロン)は、第2半導体膜153bのうちの電極127に覆われていない領域にドープされ、また、第4半導体膜153dのうちの電極147に覆われていない領域にドープされる。ここでB(ボロン)の注入量は1.0×1015cm-2であり、これは、第2半導体膜153bのうちの電極127に覆われた領域および第4半導体膜153dのうちの電極147に覆われた領域内への不純物の注入量(1.0×1013cm-2)よりも多い。第2半導体膜153bにおいて注入量1.0×1015cm-2でB(ボロン)をドープした領域はPチャネル型高速駆動TFT120のソース121およびドレイン123となり、第4半導体膜153dにおいて注入量1.0×1015cm-2でB(ボロン)をドープした領域はPチャネル型高耐圧TFT140のソース141およびドレイン143となる。その後、レジストマスク161を除去する。
次に、図6(d)に示すように、第2半導体膜153bおよび第4半導体膜153dをレジストマスク162で覆って、N型不純物であるP(リン)をドープする。P(リン)は、第1半導体膜153aのうちの電極117に覆われていない領域にドープされ、また、第3半導体膜153cのうちの電極137に覆われていない領域にドープされる。ここでP(リン)の注入量は、1.0×1015cm-2である。第1半導体膜153aにおいてP(リン)のドープされた領域はNチャネル型高速駆動TFT110のソース111およびドレイン113となり、第3半導体膜153cにおいてP(リン)のドープされた領域はNチャネル型高耐圧TFT130のソース131およびドレイン133となる。その後、レジストマスク162を除去する。
次に、図6(e)に示すように、導電膜を堆積し、導電膜をパターニングすることによって電極112、114、122、124、132、134、142および144を形成する。電極112および電極114は、それぞれ、Nチャネル型高速駆動TFT110のソース電極112およびドレイン電極114となり、電極122および電極124は、それぞれ、Pチャネル型高速駆動TFT120のソース電極122およびドレイン電極124となる。同様に、電極132および電極134は、それぞれ、Nチャネル型高耐圧TFT130のソース電極132およびドレイン電極134となり、電極142および電極144は、それぞれ、Pチャネル型高耐圧TFT140のソース電極142およびドレイン電極144となる。以上のようにして、半導体装置100が製造される。
半導体装置100では、Nチャネル型高耐圧TFT130のゲート絶縁膜136は、2つの膜(ゲート絶縁膜154cおよびゲート絶縁膜155c)からなる一方で、Nチャネル型高速駆動TFT110のゲート絶縁膜116は1つの膜(ゲート絶縁膜155a)からなるので、Nチャネル型高耐圧TFT130のゲート絶縁膜136は、Nチャネル型高速駆動TFT110のゲート絶縁膜116よりも厚くなっている。
同様に、Pチャネル型高耐圧TFT140のゲート絶縁膜146は、2つの膜(ゲート絶縁膜154dおよびゲート絶縁膜155d)からなる一方で、Pチャネル型高速駆動TFT120のゲート絶縁膜126は1つの膜(ゲート絶縁膜155b)からなるので、Pチャネル型高耐圧TFT140のゲート絶縁膜146は、Pチャネル型高速駆動TFT120のゲート絶縁膜126よりも厚くなっている。
なお、ゲート絶縁膜の厚さが異なるTFTのドレイン電流立ち上がりゲート電圧をほぼ同じにするために、TFTのチャネル内の不純物濃度をゲート絶縁膜の厚さに応じて変更するようにチャネルドープを行うことも考えられる。この場合、ゲート絶縁膜の厚さに応じてチャネルドープを行うことが必要となる。また、チャネルドープを行う前にレジストマスクを形成するためのフォトリソグラフィをゲート絶縁膜の厚さに応じて行うことが必要となる。
しかしながら、本実施形態の半導体装置100では、TFTのチャネル内の不純物濃度がほぼ同じであるので、1回チャネルドープを行うだけでよく、製造工程の増加およびコストの増加を抑制することができる。
(実施形態2)
上述した実施形態1では、TFTのチャネル内への不純物の注入量を適切な値にすることにより、異なるゲート絶縁膜の厚さを有するTFTのドレイン電流立ち上がりゲート電圧を約−0.5Vにすることを説明したが、本発明はこれに限定されない。
以下、図7〜図10を参照して、本発明による半導体装置100の第2の実施形態を説明する。
図7は、本実施形態の半導体装置100の模式的な断面図である。半導体装置100は、4種類のTFTを有しており、図7には、実施形態1において参照した図1と同様に、4種類のTFT、すなわち、Nチャネル型高速駆動TFT110と、Pチャネル型高速駆動TFT120と、Nチャネル型高耐圧TFT130と、Pチャネル型高耐圧TFT140とを示している。
本実施形態の半導体装置100は、ゲート電極の材料が異なる点を除いて、実施形態1において図1を参照して説明した半導体装置と同様の構成を有している。具体的には、実施形態1において図1を参照して説明した半導体装置では、ゲート電極117、127、137および147は、タンタルから形成されているのに対して、本実施形態の半導体装置100では、ゲート電極117A、127A、137Aおよび147Aのそれぞれは、タングステンまたはモリブデンもしくはそのシリサイドから形成されている。
本実施形態の半導体装置100では、TFT110〜TFT140のそれぞれのドレイン電流立ち上がりゲート電圧がほぼ同じであるので、ゲート絶縁膜の厚さが異なるTFTにおいても、オフ状態にする際に各TFT110〜TFT140に印加するゲート電圧を個別に調整することなく、各TFT110〜TFT140のオフリーク電流を抑制することができる。また、本実施形態の半導体装置100では、TFT110〜TFT140のチャネル115、125、135および145内の不純物濃度がほぼ同じであり、ゲート電極117A、127A、137Aおよび147Aのそれぞれは、タングステンまたはモリブデンまたはそのシリサイドから形成されており、TFT110〜TFT140のそれぞれのドレイン電流立ち上がりゲート電圧が約0.0Vである。したがって、本実施形態の半導体装置100によれば、TFT110〜TFT140のオフリーク電流を小さくして、スタンドバイ時の消費電力を低く抑えることができる。
なお、本実施形態の半導体装置100でも、TFT110〜TFT140のチャネル115、125、135および145内に適切な注入量の不純物をチャネルドープしており、注入量の適切な値は、半導体装置100Xを用いて予め決められている。半導体装置100Xは、ゲート電極の材料が異なる点を除いて、実施形態1において注入量の適切な値を得るために用いた半導体装置と同様の構成を有している。以下、図8を参照して、注入量の適切な値について説明する。
図8は、本実施形態の半導体装置100Xにおけるゲート絶縁膜の厚さ(Tox)とドレイン電流立ち上がりゲート電圧(VgRise)との関係を示すグラフである。図8において、□はチャネルドープ(CD)を行っていない場合の結果を示し、○は注入量1.0×1013cm-2の不純物B(ボロン)をチャネルドープ(CD)した結果を示している。なお、図8において、□および○は、それぞれ、Pチャネル型TFTおよびNチャネル型TFTの両方の結果を示している。
図8の□に示すように、チャネルドープを行っていない場合、ゲート絶縁膜が厚くなるほど、ドレイン電流立ち上がりゲート電圧は減少しているが、半導体装置100Xにおいて、チャネルドープを行い、注入量を増加するとドレイン電流立ち上がりゲート電圧は大きくなり、注入量が1.0×1013cm-2である場合、図8の○に示すように、ゲート絶縁膜の厚さにかかわらず、ドレイン電流立ち上がりゲート電圧はほぼ同じになる。このとき、ドレイン電流立ち上がりゲート電圧は約0.0Vである。
ここで、本実施形態を説明するために参照する図8と、実施形態1を説明するために参照した図4とを比較する。実施形態1において説明した半導体装置では注入量が1.0×1013cm-2であるTFTのドレイン電流立ち上がりゲート電圧は約−0.5Vであるのに対して、本実施形態における半導体装置100Xでは注入量が1.0×1013cm-2であるTFTのドレイン電流立ち上がりゲート電圧は約0.0Vである。これは、上述したように、本実施形態において用いた半導体装置100XのTFTのゲート電極の材料は、実施形態1において用いた半導体装置のTFTのゲート電極の材料と異なることに起因する。具体的には、本実施形態100の半導体装置のゲート電極の材料タングステンまたはモリブデンシリサイドの仕事関数はそれぞれ4.6eVおよび4.8eVである一方で、実施形態1の半導体装置において用いられるゲート電極の材料タンタルの仕事関数は4.1eVであり、本実施形態100の半導体装置のゲート電極の材料の仕事関数は、実施形態1の半導体装置において用いられるゲート電極の材料の仕事関数よりも0.5eV以上大きい。本実施形態によれば、ゲート電極の材料の仕事関数を大きくすることにより、本実施形態の半導体装置100のドレイン電流立ち上がりゲート電圧は、実施形態1の半導体装置のドレイン電流立ち上がりゲート電圧よりも大きくなる。
このように、本実施形態の半導体装置100によれば、ゲート電極117A、127A、137Aおよび147Aの材料を適切に選択しているので、TFT110〜TFT140のそれぞれのドレイン電流立ち上がりゲート電圧が約0.0Vになり、それにより、TFT110〜TFT140のオフリーク電流を小さくし、スタンドバイ時の消費電力を低く抑えることができる。また、本実施形態の半導体装置100によれば、ドレイン電流立ち上がりゲート電圧が約0.0Vであるので、TFT110〜TFT140のオン電流を大きくすることができ、それにより、動作時の消費電力を低く抑えることができる。
次に、図9を参照して、本実施形態の半導体装置100において、チャネルドープを行っていないTFT110〜TFT140のドレイン電流立ち上がりゲート電圧について説明する。
図9(a)は、Nチャネル型高速駆動TFT110およびPチャネル型高速駆動TFT120におけるゲート電圧(Vg)とドレイン電流(Id)との関係を示すグラフである。図9(a)において、参照符号110Aを付した線は、Nチャネル型高速駆動TFT110に+8Vのソース−ドレイン電圧を印加した結果を示しており、参照符号110Bを付した線は、Nチャネル型高速駆動TFT110に+0.1Vのソース−ドレイン電圧を印加した結果を示している。また、参照符号120Aを付した線は、Pチャネル型高速駆動TFT120に−8Vのソース−ドレイン電圧を印加した結果を示しており、参照符号120Bを付した線は、Pチャネル型高速駆動TFT120に−0.1Vのソース−ドレイン電圧を印加した結果を示している。
図9(a)に示すように、Nチャネル型高速駆動TFT110では、ドレイン電流立ち上がりゲート電圧は−0.6Vであり、また、Pチャネル型高速駆動TFT120では、ドレイン電流立ち上がりゲート電圧は−0.6Vである。
図9(b)は、Nチャネル型高耐圧TFT130およびPチャネル型高耐圧TFT140におけるゲート電圧(Vg)とドレイン電流(Id)との関係を示すグラフである。図9(b)において、参照符号130Aを付した線は、Nチャネル型高耐圧TFT130に+8Vのソース−ドレイン電圧を印加した結果を示しており、参照符号130Bを付した線は、Nチャネル型高耐圧TFT130に+0.1Vのソース−ドレイン電圧を印加した結果を示している。また、参照符号140Aを付した線は、Pチャネル型高耐圧TFT140に−8Vのソース−ドレイン電圧を印加した結果を示しており、参照符号140Bを付した線は、Pチャネル型高耐圧TFT140に−0.1Vのソース−ドレイン電圧を印加した結果を示している。
図9(b)に示すように、Nチャネル型高耐圧TFT130では、ドレイン電流立ち上がりゲート電圧は約−1.2Vである。また、Pチャネル型高耐圧TFT140では、ドレイン電流立ち上がりゲート電圧は約−1.2Vである。図9(a)と図9(b)との比較から明らかであるように、ゲート絶縁膜の厚さが異なる場合、ドレイン電流立ち上がりゲート電圧は異なる。
次に、図10を参照して、本実施形態の半導体装置100におけるTFT110〜TFT140のそれぞれのチャネル115、125、135および145内に注入量1.0×1013cm-2で不純物をチャネルドープした後のドレイン電流立ち上がりゲート電圧について説明する。
図10(a)は、Nチャネル型高速駆動TFT110およびPチャネル型高速駆動TFT120におけるゲート電圧(Vg)とドレイン電流(Id)との関係を示すグラフである。図10(a)において、参照符号110Aを付した線は、Nチャネル型高速駆動TFT110に+8Vのソース−ドレイン電圧を印加した結果を示しており、参照符号110Bを付した線は、Nチャネル型高速駆動TFT110に+0.1Vのソース−ドレイン電圧を印加した結果を示している。また、参照符号120Aを付した線は、Pチャネル型高速駆動TFT120に−8Vのソース−ドレイン電圧を印加した結果を示しており、参照符号120Bを付した線は、Pチャネル型高速駆動TFT120に−0.1Vのソース−ドレイン電圧を印加した結果を示している。
図10(a)に示すように、Nチャネル型高速駆動TFT110のドレイン電流立ち上がりゲート電圧は約0.0Vである。また、Pチャネル型高速駆動TFT120のドレイン電流立ち上がりゲート電圧は約0.0Vである。
図10(b)は、Nチャネル型高耐圧TFT130およびPチャネル型高耐圧TFT140におけるゲート電圧(Vg)とドレイン電流(Id)との関係を示すグラフである。図10(b)において、参照符号130Aを付した線は、Nチャネル型高耐圧TFT130に+8Vのソース−ドレイン電圧を印加した結果を示しており、参照符号130Bを付した線は、Nチャネル型高耐圧TFT130に+0.1Vのソース−ドレイン電圧を印加した結果を示している。また、参照符号140Aを付した線は、Pチャネル型高耐圧TFT140に−8Vのソース−ドレイン電圧を印加した結果を示しており、参照符号140Bを付した線は、Pチャネル型高耐圧TFT140に−0.1Vのソース−ドレイン電圧を印加した結果を示している。
図10(b)に示すように、Nチャネル型高耐圧TFT130のドレイン電流立ち上がりゲート電圧は約0.0Vである。また、Pチャネル型高耐圧TFT140のドレイン電流立ち上がりゲート電圧は約0.0Vである。
本実施形態の半導体装置100では、図10(a)と図10(b)との比較から明らかであるように、適切な不純物濃度になるように不純物をドープすると、ゲート絶縁膜の厚さが異なる場合でも、ドレイン電流立ち上がりゲート電圧はほぼ同じある。また、このとき、TFT110〜TFT140のドレイン電流立ち上がりゲート電圧は約0.0Vである。
なお、図9(a)の結果は図8の参照符号X1に対応しており、図9(b)の結果は図8の参照符号Y1に対応している。また、図10(a)の結果は図8の参照符号X2に対応しており、図10(b)の結果は図8の参照符号Y2に対応している。
本実施形態の半導体装置100は、ゲート電極の材料が異なる点を除いて、実施形態1において図5および図6を参照して説明したのと同様に製造することができるので、ここでは、詳細な説明を省略する。
なお、上述した説明では、ゲート電極117A、127A、137Aおよび147Aの材料として、タンタルではなく、タングステンまたはモリブデンシリサイドを用いることにより、ドレイン電流立ち上がりゲート電圧を大きくしたが、本実施形態はこれに限定されない。上述したタングステンまたはモリブデンシリサイド以外の材料、例えば、タングステンシリサイドまたはタンタル窒化膜等の高融点金属シリサイド膜や金属窒化膜を用いて、ドレイン電流立ち上がりゲート電圧を大きくしてもよい。また、同一電極材料においても、成膜条件により仕事関数およびゲート絶縁膜/シリコン界面の固定電荷量、シリコン/下地絶縁膜界面の固定電荷量が変化するため、成膜条件の最適化により、ドレイン電流立ち上がりゲート電圧を調整してもよい。
あるいは、何らかの要因で、チャネルドープを行っていないTFTのドレイン電流立ち上がりゲート電圧が正である場合、同様に成膜条件を変更することにより仕事関数または固定電荷量を変化させてドレイン電流立ち上がりゲート電圧を小さくしてもよい。
また、上述した実施形態1および実施形態2の半導体装置では、Pチャネル型TFT120、140のチャネル125、145内の不純物濃度はNチャネル型TFT110、130のチャネル115、135内の不純物濃度とほぼ同じであり、Pチャネル型TFT120、140のドレイン電流立ち上がりゲート電圧はNチャネル型TFT110、130のドレイン電流立ち上がりゲート電圧とほぼ同じであったが、本発明の半導体装置はこれに限定されない。同じチャネル型TFTのドレイン電流立ち上がりゲート電圧がほぼ同じである一方で、Pチャネル型TFT120、140のドレイン電流立ち上がりゲート電圧はNチャネル型TFT110、130のドレイン電流立ち上がりゲート電圧と異なっていてもよい。その理由は以下のとおりである。
半導体装置100の製造プロセスのばらつきによってドレイン電流立ち上がりゲート電圧は同一基板内またはロット間で変動することがあり、Pチャネル型TFTおよびNチャネル型TFTの両方のドレイン電流立ち上がりゲート電圧を0.0Vにしようとしても、ドレイン電流立ち上がりゲート電圧が0.0Vにならず、例えば、±0.5V程度ばらつくことがある。このとき、Nチャネル型TFTのドレイン電流立ち上がりゲート電圧がマイナスであるとNチャネル型TFTのオフリーク電流が増大し、Pチャネル型TFTのドレイン電流立ち上がりゲート電圧がプラスであるとPチャネル型TFTのオフリーク電流が増大する。
Nチャネル型TFTのドレイン電流立ち上がりゲート電圧をプラスにすると、ドレイン電流立ち上がりゲート電圧にばらつきが生じたとしても、Nチャネル型TFTのオフリーク電流を抑制することができ、Pチャネル型TFTのドレイン電流立ち上がりゲート電圧をマイナスにすると、ドレイン電流立ち上がりゲート電圧にばらつきが生じたとしても、Pチャネル型TFTのオフリーク電流を抑制することができる。したがって、Nチャネル型TFTのドレイン電流立ち上がりゲート電圧とPチャネル型TFTのドレイン電流立ち上がりゲート電圧とを異ならせて、Nチャネル型TFTのドレイン電流立ち上がりゲート電圧をプラスにし、Pチャネル型TFTのドレイン電流立ち上がりゲート電圧をマイナスにすることにより、半導体装置のオフリーク電流を抑制することができる。
また、P型不純物の不純物濃度が増加するほどドレイン電流立ち上がりゲート電圧は大きくなるので、Pチャネル型TFT120、140のチャネル125、145内の不純物濃度をNチャネル型TFT110、130のチャネル115、135内の不純物濃度よりも低くすることにより、Nチャネル型TFTのドレイン電流立ち上がりゲート電圧をプラスにし、Pチャネル型TFTのドレイン電流立ち上がりゲート電圧をマイナスにして、半導体装置のオフリーク電流を抑制することができる。
(実施形態3)
上述した実施形態1および実施形態2では、少なくとも同じチャネル型の複数のTFTのゲート絶縁膜の厚さが異なっていても、各TFTのチャネル内の不純物濃度を適切にほぼ同じにすることにより、少なくとも同じチャネル型の各TFTのドレイン電流立ち上がりゲート電圧をほぼ同じにしたが、本発明はこれに限定されない。チャネル内の不純物濃度をほぼ同じにすることに加えて他の変更を行って、各TFTのドレイン電流立ち上がりゲート電圧をほぼ同じにしてもよい。
以下、図11〜図12を参照して、本発明による半導体装置の第3の実施形態を説明する。
図11は、本実施形態の半導体装置100の模式的な断面図である。半導体装置100は2種類のPチャネル型TFTを有しており、図11には、その2種類のPチャネル型TFT、すなわち、実施形態1において図1を参照して説明したのと同様のPチャネル型高速駆動TFT120とPチャネル型高耐圧TFT140とを示している。なお、以下の説明において、Pチャネル型高速駆動TFT120およびPチャネル型高耐圧TFT140を総称して単にTFT120、140と示す場合がある。
図11に示すように、本実施形態の半導体装置100は、Pチャネル型高速駆動TFT120のチャネル125Aの長さが、Pチャネル型高耐圧TFT140のチャネル145Aの長さよりも短く、Pチャネル型高速駆動TFT120のチャネル125AおよびPチャネル型高耐圧TFT140のチャネル145Aのそれぞれへの注入量が1.4×1013cm-2である点を除いて、実施形態1において図1を参照して説明した半導体装置と同様の構成を有している。ここで、Pチャネル型高速駆動TFT120のチャネル125Aの長さは2μmであり、Pチャネル型高耐圧TFT140のチャネル145Aの長さは5μmである。
本実施形態の半導体装置100では、チャネル125Aおよび145A内の不純物濃度がほぼ同じになるように、チャネル125Aおよび145Aに不純物B(ボロン)が注入量1.4×1013cm-2でドープされている。また、本実施形態の半導体装置100では、TFT120、140のそれぞれのドレイン電流立ち上がりゲート電圧がほぼ同じになるように、Pチャネル型高速駆動TFT120のチャネル125Aの長さはPチャネル型高耐圧TFT140のチャネル145Aの長さよりも短くなっている。このように、TFT120、140のそれぞれのドレイン電流立ち上がりゲート電圧がほぼ同じであるので、オフ状態にする際に各TFT120、140に印加するゲート電圧を個別に調整することなく、各TFT120、140のオフリーク電流を抑制することができる。
また、本実施形態の半導体装置100によれば、TFT120、140のそれぞれのドレイン電流立ち上がりゲート電圧が約0.0Vであるので、TFTのオフリーク電流を小さくして、スタンドバイ時の消費電力を低く抑えることができる。また、ドレイン電流立ち上がりゲート電圧が約0.0Vであるので、TFT120、140のオン電流を大きくすることができ、それにより、動作時の消費電力を低く抑えることができる。
本実施形態の半導体装置100では、TFT120、140のチャネル125Aおよび145A内への不純物の注入量はほぼ同じである。不純物の注入量およびチャネルの長さは、半導体装置100Xを用いて予め決められている。
半導体装置100Xには、複数のPチャネル型TFTが形成されており、TFTのゲート絶縁膜の厚さは10nm毎に異なっている。また、この半導体装置100Xには、チャネル長が異なるTFTが設けられている。半導体装置100XのTFTは、半導体装置100のTFT120、140と同様に形成されている。この半導体装置100Xにおいて、チャネル内の不純物濃度が同じになるように不純物をドープして、ドレイン電流立ち上がりゲート電圧を測定する。
以下、図12を参照して、不純物の注入量およびチャネル長と、ドレイン電流立ち上がりゲート電圧との関係について説明する。
図12は、半導体装置100XのPチャネル型TFTにおけるゲート絶縁膜の厚さ(Tox)とドレイン電流立ち上がりゲート電圧(VgRise)との関係を示すグラフである。
半導体装置100XにおけるTFTのチャネル内への不純物の注入量は1.4×1013cm-2であり、チャネル長が5μmである場合、図12の線に示すように、Pチャネル型TFTのゲート絶縁膜が厚いほど、ドレイン電流立ち上がりゲート電圧は増加する。例えば、ゲート絶縁膜の厚さが50nmであるPチャネル型TFTのドレイン電流立ち上がりゲート電圧は約−0.25Vであり、ゲート絶縁膜の厚さが100nmであるPチャネル型TFTのドレイン電流立ち上がりゲート電圧は約0.0Vである。
Pチャネル型TFTでは、チャネル長を短くすると、ドレイン電流立ち上がりゲート電圧はプラス方向にシフトする。図12の△に示すように、TFTのチャネル長を2μmにすると、ゲート絶縁膜の厚さが50nmであるPチャネル型TFTのドレイン電流立ち上がりゲート電圧は、ゲート絶縁膜の厚さが100nmであるPチャネル型TFTのドレイン電流立ち上がりゲート電圧と同じく、約0.0Vになる。
したがって、Pチャネル型TFTのチャネル内への不純物の注入量が1.4×1013cm-2である場合、ゲート絶縁膜の厚さが50nmであるPチャネル型TFTのチャネル長を2μmとし、ゲート絶縁膜の厚さが100nmであるPチャネル型TFTのチャネル長を5μmとすれば、ゲート絶縁膜の厚さが50nmであるPチャネル型TFTのドレイン電流立ち上がりゲート電圧は、ゲート絶縁膜の厚さが100nmであるPチャネル型TFTのドレイン電流立ち上がりゲート電圧と同じく、約0.0Vになる。
本実施形態では、チャネル長を短くすることによって生じる短チャネル効果、具体的には、チャネル長が短くなるとともにドレイン電流立ち上がりゲート電圧がプラスにシフトする効果を利用して、ドレイン電流立ち上がりゲート電圧を約0.0Vにしている。
なお、ゲート絶縁膜の厚さの差とチャネル長の差とは、相関関係を有しているものの、比例関係を有してない。具体的には、図12のグラフにおいて、Pチャネル型TFTの絶縁膜の厚さが75nmである場合、ドレイン電流立ち上がりゲート電圧を約0.0Vとするためのチャネル長は2〜5μmの範囲内にあるものの、絶縁膜の厚さ50nmの場合のチャネル長である2μmと絶縁膜の厚さ100nmの場合のチャネル長である5μmとの中間値である3.5μmになるわけではない。
以上のように、本実施形態によれば、不純物濃度を調整しただけでは、ドレイン電流立ち上がりゲート電圧がほぼ同じにならない場合であっても、チャネル長を変更することにより、ドレイン電流立ち上がりゲート電圧をほぼ同じにすることができる。
本実施形態の半導体装置100は、ゲート絶縁膜の厚さに応じてPチャネル型TFTのチャネル長が異なる点を除いて、実施形態1において図5および図6を参照して説明したのと同様に製造することができるので、ここでは詳細な説明は省略する。
(実施形態4)
上述した実施形態3では、チャネル内の不純物濃度をほぼ同じにするだけでなく、ゲート絶縁膜の厚さに応じてチャネル長を変更することにより、ゲート絶縁膜の厚さにかかわらず、ドレイン電流立ち上がりゲート電圧をほぼ同じにしたが、本発明はこれに限定されない。チャネル内の不純物濃度をほぼ同じにすることに加えて他の変更を行って、ドレイン電流立ち上がりゲート電圧をほぼ同じにしてもよい。
以下、図13〜図14を参照して、本発明による半導体装置の第4の実施形態を説明する。
図13は、本実施形態の半導体装置100の模式的な断面図である。半導体装置100は2種類のNチャネル型TFTを有しており、図13には、その2種類のNチャネル型TFT、すなわち、実施形態1において図1を参照して説明したのと同様のNチャネル型高速駆動TFT110とNチャネル型高耐圧TFT130とを示している。なお、以下の説明において、Nチャネル型高速駆動TFT110およびNチャネル型高耐圧TFT130を総称して単にTFT110、130と示す場合がある。
本実施形態の半導体装置100は、TFT110、130のそれぞれのチャネル115および135内への不純物の注入量は1.4×1013cm-2であり、TFT110、130のゲート電極にタングステンを用いる点を除いて、実施形態1において図1を参照して説明した半導体装置と同様の構成を有している。本実施形態の半導体装置100では、Nチャネル型高速駆動TFT110のソース−ドレイン電圧が、Nチャネル型高耐圧TFT130のソース−ドレイン電圧と異なる。具体的には、Nチャネル型高速駆動TFT110のソース−ドレイン電圧は3Vであり、Nチャネル型高耐圧TFT130のソース−ドレイン電圧は12Vである。
本実施形態の半導体装置100では、チャネル115および135内の不純物濃度がほぼ同じになるように、TFT110、130のそれぞれのチャネル115および135に不純物B(ボロン)がドープされている。また、本実施形態の半導体装置100では、TFT110、130のそれぞれのドレイン電流立ち上がりゲート電圧がほぼ同じになるように、Nチャネル型高耐圧TFT130のソース−ドレイン電圧はNチャネル型高速駆動TFT110のソース−ドレイン電圧よりも高くなっている。本実施形態によれば、TFT110、130のそれぞれのドレイン電流立ち上がりゲート電圧がほぼ同じであるので、オフ状態にする際に各Nチャネル型TFTに印加するゲート電圧を個別に調整することなく、各Nチャネル型TFTのオフリーク電流を抑制することができる。
また、本実施形態の半導体装置100によれば、TFT110、130のそれぞれのドレイン電流立ち上がりゲート電圧が約0.0Vであるので、TFT110、130のオフリーク電流を小さくして、スタンドバイ時の消費電力を低く抑えることができる。また、本実施形態の半導体装置100によれば、ドレイン電流立ち上がりゲート電圧が約0.0Vであるので、TFT110、130のオン電流を大きくすることができ、それにより、動作時の消費電力を低く抑えることができる。
本実施形態の半導体装置100では、TFT110、130のチャネル115および135内の不純物濃度は同じになっている。不純物の注入量およびソース−ドレイン電圧は、半導体装置100Xを用いて予め決められている。
半導体装置100Xには、複数のNチャネル型TFTが形成されており、Nチャネル型TFTのゲート絶縁膜の厚さは10nm毎に異なっている。半導体装置100XのTFTは、半導体装置100のTFT110、130と同様に形成されている。この半導体装置100Xでは、印加するソース−ドレイン電圧を変化させている。この半導体装置100Xにおいて、チャネル内の不純物濃度が同じになるように不純物をドープして、ドレイン電流立ち上がりゲート電圧を測定する。
以下、図14を参照して、不純物の注入量およびソース−ドレイン電圧と、ドレイン電流立ち上がりゲート電圧との関係について説明する。
図14は、半導体装置100XのNチャネル型TFTにおけるゲート絶縁膜の厚さ(Tox)とドレイン電流立ち上がりゲート電圧(VgRise)との関係を示すグラフである。
半導体装置100XにおけるTFTのチャネル内への不純物の注入量は1.4×1013cm-2であり、ソース−ドレイン電圧が3Vである場合、図14の線に示すように、Nチャネル型TFTのゲート絶縁膜が厚いほど、ドレイン電流立ち上がりゲート電圧は増加する。例えば、ゲート絶縁膜の厚さが50nmであるTFTのドレイン電流立ち上がりゲート電圧は約0.0Vであり、ゲート絶縁膜の厚さが100nmであるTFTのドレイン電流立ち上がりゲート電圧は約0.25Vである。
Nチャネル型TFTに印加するソース−ドレイン電圧を大きくすると、ドレイン電流立ち上がりゲート電圧はマイナス方向にシフトする。図14の△に示すように、ソース−ドレイン電圧が12Vである場合、ゲート絶縁膜の厚さが100nmであるTFTのドレイン電流立ち上がりゲート電圧は約0.0Vである。
したがって、Nチャネル型TFTのチャネル内への不純物の注入量が1.4×1013cm-2である場合、ゲート絶縁膜の厚さが50nmであるNチャネル型TFTのソース−ドレイン電圧を3Vとし、ゲート絶縁膜の厚さが100nmであるNチャネル型TFTのソース−ドレイン電圧を12Vとすれば、ゲート絶縁膜の厚さが100nmであるNチャネル型TFTのドレイン電流立ち上がりゲート電圧は、ゲート絶縁膜の厚さが50nmであるNチャネル型TFTのドレイン電流立ち上がりゲート電圧と同じく、約0.0Vになる。
なお、ゲート絶縁膜の厚さの差とソース−ドレイン電圧の差とは、相関関係を有しているものの、比例関係を有してない。具体的には、図14のグラフにおいて、Nチャネル型TFTの絶縁膜の厚さが75nmである場合、ドレイン電流立ち上がりゲート電圧を約0.0Vとするためのソース−ドレイン電圧は3〜12Vの範囲内にあるものの、絶縁膜の厚さ50nmの場合のソース−ドレイン電圧である3Vと絶縁膜の厚さ100nmの場合のソース−ドレイン電圧である12Vとの中間値である7.5Vになるわけではない。
以上のように、本実施形態の半導体装置100によれば、不純物濃度を調整しただけでは、ドレイン電流立ち上がりゲート電圧がほぼ同じにならない場合であっても、ソース−ドレイン電圧を変更することにより、ドレイン電流立ち上がりゲート電圧をほぼ同じにすることができる。また、本実施形態では、完成されたNチャネル型TFTに印加するソース−ドレイン電圧を変更することによってドレイン電流立ち上がりゲート電圧を変更しているので、ドレイン電流立ち上がりゲート電圧を容易に調整することができる。
本実施形態の半導体装置100は、実施形態1において図5および図6を参照して説明したのと同様に製造することができるので、ここでは詳細な説明を省略する。
なお、図14では、絶縁膜の厚さが0nmであるTFTの仮想的なドレイン電流立ち上がりゲート電圧が−0.25Vであるのに対して、実施形態1に参照した図4では、絶縁膜の厚さが0nmであるTFTの仮想的なドレイン電流立ち上がりゲート電圧が約−0.5Vである。これは、本実施形態の半導体装置100では、ゲート電極の材料にタングステンを用いているのに対して、実施形態1において上述した半導体装置では、ゲート電極の材料にタンタルを用いていることに起因する。
(実施形態5)
上述した実施形態3および実施形態4では、Nチャネル型TFTおよびPチャネル型TFTのいずれか一方において、ゲート絶縁膜の厚さが異なるTFTのドレイン電流立ち上がりゲート電圧をほぼ同じにする実施形態を説明したが、本発明はこれに限定されない。
Nチャネル型TFTおよびPチャネル型TFTの両方においてゲート絶縁膜の厚さが異なるTFTのドレイン電流立ち上がりゲート電圧をほぼ同じにしてもよい。
以下、図15および図16を参照して、本発明による半導体装置の第5の実施形態を説明する。
図15は、本実施形態の半導体装置100の模式的な断面図である。半導体装置100は、4種類のTFTを有しており、図15には、実施形態1において図1を参照して説明した4種類のTFT、すなわち、Nチャネル型高速駆動TFT110と、Pチャネル型高速駆動TFT120と、Nチャネル型高耐圧TFT130と、Pチャネル型高耐圧TFT140とを示している。
本実施形態の半導体装置100は、Pチャネル型TFT120および140のそれぞれのチャネル125Aおよび145A内への不純物の注入量は1.4×1013cm-2であり、Nチャネル型TFT110および130のそれぞれのチャネル115Aおよび135A内への不純物の注入量は1.8×1013cm-2である。TFT110〜TFT140のゲート電極にはタンタルを用いている。本実施形態の半導体装置100では、Nチャネル型高速駆動TFT110のチャネル長が4μm、Pチャネル型高速駆動TFT120のチャネル長が2μm、Nチャネル型高耐圧TFT130のチャネル長が4μm、Pチャネル型高耐圧TFT140のチャネル長が6μmである。また、本実施形態の半導体装置100では、Nチャネル型高速駆動TFT110、Pチャネル型高速駆動TFT120およびPチャネル型高耐圧TFT140のソース−ドレイン電圧は3Vであるのに対して、Nチャネル型高耐圧TFT130のソース−ドレイン電圧は12Vである。
本実施形態の半導体装置100では、実施形態3を参照して説明した半導体装置と同様に、Pチャネル型高速駆動TFT120のチャネル125A内の不純物濃度はPチャネル型高耐圧TFT140のチャネル145A内の不純物濃度とほぼ同じであり、かつ、Pチャネル型高速駆動TFT120のチャネル125Aの長さはPチャネル型高耐圧TFT140のチャネル145Aの長さよりも短くなっている。なお、TFT120、140のソース−ドレイン電圧は同じである。これにより、TFT120、140のそれぞれのドレイン電流立ち上がりゲート電圧がほぼ同じになっている。
また、本実施形態の半導体装置100では、実施形態4を参照して説明した半導体装置と同様に、Nチャネル型高速駆動TFT110のチャネル115A内の不純物濃度は、Nチャネル型高耐圧TFT130のチャネル135A内の不純物濃度とほぼ同じであり、かつ、Nチャネル型高耐圧TFT130のソース−ドレイン電圧は、Nチャネル型高速駆動TFT110のソース−ドレイン電圧よりも大きい。これにより、TFT110、130のそれぞれのドレイン電流立ち上がりゲート電圧がほぼ同じになっている。なお、TFT120、140のチャネル長は同じである。
さらに、本実施形態の半導体装置100では、Nチャネル型TFT110、130における不純物の注入量(1.8×1013cm-2)は、Pチャネル型TFT120、140における不純物の注入量(1.4×1013cm-2)よりも多くなっており、ゲート絶縁膜の厚さが薄い(50nm)Nチャネル型高速駆動TFT110のドレイン電流立ち上がりゲート電圧が、ゲート絶縁膜の厚さが厚い(100nm)Pチャネル型高耐圧TFT140のドレイン電流立ち上がりゲート電圧と等しい。したがって、TFT110〜TFT140のすべてのドレイン電流立ち上がりゲート電圧がほぼ同じになっており、これにより、オフ状態にする際に各TFT110〜TFT140に印加するゲート電圧を個別に調整することなく、各TFT110〜TFT140のオフリーク電流を抑制することができる。
また、本実施形態の半導体装置100によれば、TFT110〜TFT140のそれぞれのドレイン電流立ち上がりゲート電圧が約0.0Vであるので、TFTのオフリーク電流を小さくして、スタンドバイ時の消費電力を低く抑えることができる。また、本実施形態の半導体装置100によれば、ドレイン電流立ち上がりゲート電圧が約0.0Vであるので、TFT110〜TFT140のオン電流を大きくすることができ、それにより、動作時の消費電力を低く抑えることができる。
本実施形態の半導体装置100では、同じチャネル型のTFTにおける不純物の注入量はほぼ同じになっている。具体的には、TFT110、130のチャネル115Aおよび135A内への不純物の注入量は同じ値(1.8×1013cm-2)になっており、TFT120、140のチャネル125Aおよび145A内への不純物の注入量は同じ値(1.4×1013cm-2)になっている。不純物の注入量、チャネル長およびソース−ドレイン電圧は、半導体装置100Xを用いて予め決められる。
半導体装置100Xには、Nチャネル型TFTおよびPチャネル型TFTを含む複数のTFTが形成されており、TFTのゲート絶縁膜の厚さは10nm毎に異なっている。半導体装置100XのTFTは、半導体装置100のTFT110〜TFT140と同様に形成されている。また、この半導体装置100Xには、チャネル長が異なるTFTが設けられている。さらに、この半導体装置100Xでは、印加するソース−ドレイン電圧を変化させている。この半導体装置100Xにおいて、チャネル内の不純物濃度がほぼ同じになるように不純物をドープして、ドレイン電流立ち上がりゲート電圧を測定する。
以下、図16を参照して、不純物の注入量、チャネル長およびソース−ドレイン電圧と、ドレイン電流立ち上がりゲート電圧との関係について説明する。
図16(a)は、半導体装置100XのNチャネル型TFTにおけるゲート絶縁膜の厚さ(Tox)とドレイン電流立ち上がりゲート電圧(VgRise)との関係を示すグラフであり、図16(b)は、半導体装置100XのPチャネル型TFTにおけるゲート絶縁膜の厚さ(Tox)とドレイン電流立ち上がりゲート電圧(VgRise)との関係を示すグラフである。
Pチャネル型TFTのチャネル長が6μmである場合、Pチャネル型TFTのチャネル内への不純物の注入量が1.4×1013cm-2であると、図16(b)の線に示すように、Pチャネル型TFTのゲート絶縁膜が厚いほど、ドレイン電流立ち上がりゲート電圧は増加する。例えば、ゲート絶縁膜の厚さが50nmであるPチャネル型TFTのドレイン電流立ち上がりゲート電圧は約−0.25Vであり、ゲート絶縁膜の厚さが100nmであるPチャネル型TFTのドレイン電流立ち上がりゲート電圧は約0.0Vである。 一方、Pチャネル型TFTのチャネル長が2μmである場合、図16(b)の△に示すように、ゲート絶縁膜の厚さが50nmであるPチャネル型TFTのドレイン電流立ち上がりゲート電圧は約0.0Vである。これは、図12を参照して実施形態3において説明したのと同様に、Pチャネル型TFTのチャネル長が短くなることにより、ドレイン電流立ち上がりゲート電圧はプラス方向にシフトするからである。このように、チャネル長を短くしてドレイン電流立ち上がりゲート電圧はプラス方向にシフトさせることにより、ゲート絶縁膜の厚さが異なるPチャネル型TFTのドレイン電流立ち上がりゲート電圧をほぼ同じにすることができる。なお、ここでは、Pチャネル型TFTにおけるソース−ドレイン電圧は3Vであり、不純物の注入量は1.4×1013cm-2である。
これに対して、Nチャネル型TFTのソース−ドレイン電圧が3Vである場合、Nチャネル型TFTのチャネル内への不純物の注入量が1.8×1013cm-2であると、図16(a)の線に示すように、ドレイン電流立ち上がりゲート電圧は増加する。例えば、ゲート絶縁膜の厚さが50nmであるTFTのドレイン電流立ち上がりゲート電圧は約0.0Vであり、ゲート絶縁膜の厚さが100nmであるTFTのドレイン電流立ち上がりゲート電圧は約0.25Vである。
一方、Nチャネル型TFTのソース−ドレイン電圧が12Vである場合、図16(a)の△に示すように、ゲート絶縁膜の厚さが100nmであるNチャネル型TFTのドレイン電流立ち上がりゲート電圧は約0.0Vである。これは、図14を参照して実施形態4において説明したのと同様に、Nチャネル型TFTにおいてソース−ドレイン電圧が大きいと、ドレイン電流立ち上がりゲート電圧はマイナス方向にシフトするからである。なお、ここでは、Nチャネル型TFTにおけるチャネル長は4μmであり、不純物の注入量は1.8×1013cm-2である。
ここで、図16(a)の線と図16(b)の線とを比較すると、Pチャネル型TFTにおける不純物の注入量は1.4×1013cm-2であるのに対して、Nチャネル型TFTにおける不純物の注入量は1.8×1013cm-2であり、これにより、Nチャネル型TFTのドレイン電流立ち上がりゲート電圧はよりプラス方向にシフトしている。
以上のように、本実施形態の半導体装置100によれば、不純物濃度を調整しただけでは、ドレイン電流立ち上がりゲート電圧がほぼ同じにならない場合であっても、チャネル長およびソース−ドレイン電圧を変更することにより、ゲート絶縁膜の厚さが異なるTFTのドレイン電流立ち上がりゲート電圧をほぼ同じにすることができる。
本実施形態の半導体装置100は、ゲート絶縁膜の厚さに応じてPチャネル型TFTのチャネル長が異なることを除いて、実施形態1において図5および図6を参照して説明したのと同様に製造することができるので、ここでは詳細な説明を省略する。
(実施形態6)
以下、図17を参照して、実施形態1〜5を参照して説明した半導体装置を、表示装置、例えば、液晶表示装置のアクティブマトリクス基板に用いる実施形態を説明する。
図17は、本実施形態の半導体装置100Aの模式的なブロック図である。半導体装置100Aは、ガラス基板170と、表示部171と、表示部171の周囲に設けられた周辺回路部172とを備える。表示部171および周辺回路部172は、ガラス基板170上に形成されている。
表示部171には、複数のゲート線171aと、複数のデータ線171bと、複数のTFT171cと、複数の画素電極171dとが設けられている。図17には、模式的に1つの画素電極171dと、それに対応するゲート線171aと、データ線171bおよびTFT171cを示している。TFT171cは、ゲート線171aの電位に応じて画素電極171dとデータ線171bとの電気的な接続を切り換える。
周辺回路部172は、ゲートドライバ173と、データドライバ174と、ゲートドライバ173およびデータドライバ174を制御する制御回路175とを備えており、ゲートドライバ173およびデータドライバ174は、表示部171を駆動する。ゲートドライバ173は、シフトレジスタ173aと、レベルシフタ173bと、出力バッファ173cとを有しており、ゲートドライバ174は、シフトレジスタ174aと、レベルシフタ174bと、アナログスイッチ174cとを有している。
図17には表示部171内の1つのTFT171cしか示していないが、表示部171および周辺回路部172のいずれにも複数のTFTが設けられている。複数のTFTのうちの周辺回路部172内の一部のTFTは高速駆動TFTであり、表示部171内のTFT171cおよび周辺回路部172内の別のTFTは高耐圧TFTである。また、動作にばらつきが生じないように、表示部171内のTFT171cはすべて同じチャネル型高耐圧TFT、例えば、Nチャネル型高耐圧TFTである。一方、周辺回路部172内の別のTFTは、より具体的には、シフトレジスタ173aおよびシフトレジスタ174a内には高速駆動TFTが設けられ、レベルシフタ173bおよびレベルシフタ174b内には高速駆動TFTおよび高耐圧TFTの両方が設けられ、出力バッファ173cおよびアナログスイッチ174c内には高耐圧TFTが設けられている。
なお、周辺回路部172内では、TFTの信頼性確保と消費電力低減のために、必要に応じて、Nチャネル型TFTとPチャネル型TFTとを組み合わせた相補型回路が設けられている。
以上のように、本実施形態の半導体装置100Aでは、1つのガラス基板170上に表示部171と周辺回路部172とが一体的に設けられているので、低コスト化および省スペース化を図ることができる。また、本実施形態の半導体装置100Aによれば、スタンドバイ時の消費電力を低く抑えるとともに、動作時の消費電力を低く抑えることができる。さらに、本実施形態の半導体装置100Aでは、表示部171内のTFTおよび周辺回路部172内のTFTをより少ない工程で作製することができる。
また、上述した説明では、表示装置の例示として、液晶表示装置について説明したが、本発明はこれに限定されない。本発明の半導体装置を有機EL表示装置など他の任意の表示装置に適用してもよい。
(実施形態7)
上述した実施形態6では、半導体装置を液晶表示装置に用いる実施形態を説明したが、本発明はこれに限定されない。半導体装置を集積回路に用いてもよい。
以下に、図18を参照して、本発明による半導体装置を集積回路に用いた実施形態を説明する。
図18は、本実施形態の半導体装置100Bの模式的なブロック図である。半導体装置100Bは、集積回路に用いられる。半導体装置100Bは、基板180と、より低い電圧で駆動される低電圧駆動部181と、より高い電圧で駆動される高電圧駆動部182とを備える。低電圧駆動部181および高電圧駆動部182は、いずれも、基板180上に設けられている。
ここで、半導体装置100Bを記憶装置に用いる場合について説明する。この場合、高電圧駆動部182は記憶素子(メモリ)として機能し、低電圧駆動部181は、記憶素子182のための信号を処理する信号処理部として機能する。一般に、記憶素子182に書き込み、消去を行うために高い電圧を印加することが必要であり、信号処理は、低い電圧で高速に行われることが要求されているからである。
また、低電圧駆動部181および高電圧駆動部182内には、TFTの信頼性確保と消費電力低減のために、必要に応じて、Nチャネル型TFTとPチャネル型TFTとを組み合わせた相補型回路が設けられている。
以上のように、本実施形態の半導体装置100Bでは、1つの基板180上に低電圧駆動部181および高電圧駆動部182が設けられており、低コスト化および省スペース化を図ることができる。また、本実施形態の半導体装置100Bによれば、スタンドバイ時の消費電力を低く抑えるとともに、動作時の消費電力を低く抑えることができる。さらに、本実施形態の半導体装置100Bでは、低電圧駆動部181内のTFTおよび高電圧駆動部182内のTFTをより少ない工程で作製することができる。
なお、上述した実施形態6および実施形態7では、本発明の半導体装置を表示装置および集積回路に用いる実施形態を説明したが、本発明はこれに限定されない。本発明の半導体装置を別の用途に用いてもよい。
また、上述した実施形態1〜7では、TFTのチャネルにP型不純物であるB(ボロン)をドープしているが、本発明はこれに限定されない。P型不純物として、BF2を用いてもよい。
また、上述した実施形態1〜7では、チャネルドープを行っていないTFTのドレイン電流立ち上がりゲート電圧が負であったので、チャネルにP型不純物をドープしたが、本発明はこれに限定されず、何らかの要因で、チャネルドープを行っていないTFTのドレイン電流立ち上がりゲート電圧が正である場合、N型不純物(例えば、P(リン)やAs(砒素))を用いてチャネルドープを行ってもよい。
また、上述した実施形態1〜7では、半導体装置のすべてのTFTのチャネル内の不純物濃度およびドレイン電流立ち上がりゲート電圧がほぼ同じであったが、本発明はこれに限定されない。半導体装置は、第1群のTFTと第2群のTFTとを備え、第1群内においてTFTのチャネル内の不純物濃度およびドレイン電流立ち上がりゲート電圧がほぼ同じであり、また、第2群内においてすべてのTFTのチャネル内の不純物濃度およびドレイン電流立ち上がりゲート電圧がほぼ同じであってもよい。
また、上述した実施形態1〜7では、TFTはトップゲート構造を有するように示したが、本発明のTFTはこれに限定されない。TFTはボトムゲート構造を有してもよい。