JP2853945B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2853945B2 JP2853945B2 JP4345022A JP34502292A JP2853945B2 JP 2853945 B2 JP2853945 B2 JP 2853945B2 JP 4345022 A JP4345022 A JP 4345022A JP 34502292 A JP34502292 A JP 34502292A JP 2853945 B2 JP2853945 B2 JP 2853945B2
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Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置、
特に、入力回路のしきい値電圧を容易に測定することが
可能な半導体集積回路装置に関する。
特に、入力回路のしきい値電圧を容易に測定することが
可能な半導体集積回路装置に関する。
【0002】
【従来の技術】従来、完成した半導体集積回路装置の試
験は、一般にLSIテスタと呼ばれる試験装置を用いて
行われている。製造ラインから出てきた半導体集積回路
装置の性能試験だけでなく、ユーザにおいても、必要に
よりこのLSIテスタを用いて半導体集積回路装置の機
能の確認や入力しきい値電圧、及び遅延時間等の試験が
行われている。
験は、一般にLSIテスタと呼ばれる試験装置を用いて
行われている。製造ラインから出てきた半導体集積回路
装置の性能試験だけでなく、ユーザにおいても、必要に
よりこのLSIテスタを用いて半導体集積回路装置の機
能の確認や入力しきい値電圧、及び遅延時間等の試験が
行われている。
【0003】このうち、入力しきい値電圧の試験は、入
力電圧を変動させて機能試験を行い、機能試験をパスす
る電圧の範囲から入力しきい値電圧を測定していた。
力電圧を変動させて機能試験を行い、機能試験をパスす
る電圧の範囲から入力しきい値電圧を測定していた。
【0004】このような測定方法では、内部回路によっ
て入力信号の競合によって正確な値が測定できないこと
がある。また入力信号の変化が外部への出力端子の信号
変化として現れない場合には、その入力端子の入力しき
い値電圧を測定するための外部出力端子が必要となる。
その結果集積回路装置全体の端子数を増加させる一因と
なり、パッケージによっては端子数の制限により入力し
きい値電圧の測定ができない入力端子が出てくる可能性
があった。
て入力信号の競合によって正確な値が測定できないこと
がある。また入力信号の変化が外部への出力端子の信号
変化として現れない場合には、その入力端子の入力しき
い値電圧を測定するための外部出力端子が必要となる。
その結果集積回路装置全体の端子数を増加させる一因と
なり、パッケージによっては端子数の制限により入力し
きい値電圧の測定ができない入力端子が出てくる可能性
があった。
【0005】このような問題を解決するための従来の改
良された半導体集積回路装置の例が、特開平2−291
164号公報に記載されている。ここに記載されている
半導体集積回路装置の回路図が図7に示されている。図
7に示されているように、外部からの信号を入力する入
力端子P1、P2、…PNには、入力バッファI1、I
2、…INがそれぞれ接続されており、外部からの信号
はこれらの入力バッファI1、I2…INを介して内部
論理回路に供給されている。更に、各入力バッファI
1、I2…INには、対応して2入力NANDゲートQ
1、Q2、QNが設けられており、それぞれの入力バッ
ファの出力が対応する2入力NANDゲートの一方の入
力端子に接続されている。
良された半導体集積回路装置の例が、特開平2−291
164号公報に記載されている。ここに記載されている
半導体集積回路装置の回路図が図7に示されている。図
7に示されているように、外部からの信号を入力する入
力端子P1、P2、…PNには、入力バッファI1、I
2、…INがそれぞれ接続されており、外部からの信号
はこれらの入力バッファI1、I2…INを介して内部
論理回路に供給されている。更に、各入力バッファI
1、I2…INには、対応して2入力NANDゲートQ
1、Q2、QNが設けられており、それぞれの入力バッ
ファの出力が対応する2入力NANDゲートの一方の入
力端子に接続されている。
【0006】2入力NANDゲートQ1の他方の入力端
子は電源端子VDDに接続されており、出力端子は隣接す
るNANDゲートQ2の他方の入力端子に接続されてい
る。以下、同様にして、NANDゲートQ2の出力端子
は、NANDゲートQ3の他方の入力端子に、NAND
ゲートQN−1の出力端子はNANDゲートQNの他方
の入力端子に接続されている。そして、最後のNAND
ゲートQNの出力端子は外部出力端子SOを介して外部
に取り出されている。
子は電源端子VDDに接続されており、出力端子は隣接す
るNANDゲートQ2の他方の入力端子に接続されてい
る。以下、同様にして、NANDゲートQ2の出力端子
は、NANDゲートQ3の他方の入力端子に、NAND
ゲートQN−1の出力端子はNANDゲートQNの他方
の入力端子に接続されている。そして、最後のNAND
ゲートQNの出力端子は外部出力端子SOを介して外部
に取り出されている。
【0007】このような構成により、各入力端子(各入
力バッファ)の入力しきい値電圧を求めることが可能で
ある。以下、その動作を説明する。図8には、この従来
の改良された半導体集積回路装置の動作を表すタイムチ
ャートが示されている。図8に示されている例は、入力
端子P1の入力しきい値電圧を検査する際のタイムチャ
ートである。まず、検査の対象である入力端子P1以外
の入力端子P2、P3、…PNに印加する信号を全て
「H」に設定する。すると、NANDゲートQ2、Q
3、…QNのA入力端子には全て「H」が印加される。
そのため、NANDゲートQ2、Q3、…QNは、それ
ぞれのB入力端子に印加される信号を反転して出力す
る。その結果、入力端子P1に入力する信号が「H」か
ら「L」、又は「L」から「H」へ変化すると即ちNA
NDゲートQ1の出力端子が「L」から「H」又は
「H」から「L」へ変化すると、それに伴って、NAN
DゲートQ2、…QNの出力状態は反転する。図9に示
されているタイムチャートは、入力端子P1に印加され
ている信号が「H」から「L」へ変化する際の各種信号
の変化を表している。図9から理解されるように、入力
端子P1の信号が変化することによって、各NANDゲ
ートの出力端子に表れる信号が反転し、最後のNAND
ゲートQNの出力端子に現れ、外部出力端子SOを介し
て外部に検出される。
力バッファ)の入力しきい値電圧を求めることが可能で
ある。以下、その動作を説明する。図8には、この従来
の改良された半導体集積回路装置の動作を表すタイムチ
ャートが示されている。図8に示されている例は、入力
端子P1の入力しきい値電圧を検査する際のタイムチャ
ートである。まず、検査の対象である入力端子P1以外
の入力端子P2、P3、…PNに印加する信号を全て
「H」に設定する。すると、NANDゲートQ2、Q
3、…QNのA入力端子には全て「H」が印加される。
そのため、NANDゲートQ2、Q3、…QNは、それ
ぞれのB入力端子に印加される信号を反転して出力す
る。その結果、入力端子P1に入力する信号が「H」か
ら「L」、又は「L」から「H」へ変化すると即ちNA
NDゲートQ1の出力端子が「L」から「H」又は
「H」から「L」へ変化すると、それに伴って、NAN
DゲートQ2、…QNの出力状態は反転する。図9に示
されているタイムチャートは、入力端子P1に印加され
ている信号が「H」から「L」へ変化する際の各種信号
の変化を表している。図9から理解されるように、入力
端子P1の信号が変化することによって、各NANDゲ
ートの出力端子に表れる信号が反転し、最後のNAND
ゲートQNの出力端子に現れ、外部出力端子SOを介し
て外部に検出される。
【0008】従って、入力端子P1に印加される信号が
何ボルトかで外部出力端子SOに表れる信号が変化した
かを検査することにより、入力端子P1の入力しきい値
電圧を測定することが可能である。
何ボルトかで外部出力端子SOに表れる信号が変化した
かを検査することにより、入力端子P1の入力しきい値
電圧を測定することが可能である。
【0009】以下、同様にして、各入力端子P2、P
3、…PNの入力しきい値電圧をそれぞれ測定すること
が可能である。
3、…PNの入力しきい値電圧をそれぞれ測定すること
が可能である。
【0010】
【発明が解決しようとする課題】従来の半導体集積回路
装置においては上述したように各入力端子にそれぞれ対
応させてNANDゲートを備え、それらの間を接続する
ことにより、各入力端子の入力しきい値電圧を測定する
ことができた。
装置においては上述したように各入力端子にそれぞれ対
応させてNANDゲートを備え、それらの間を接続する
ことにより、各入力端子の入力しきい値電圧を測定する
ことができた。
【0011】しかしながら、このNANDゲート間の配
線は、図9に示されているようにLSIチップの中をか
なり長い距離にわたって上下左右に横断して張り巡らさ
れるおそれがある。これは、入力バッファは外部からの
入力信号を増幅する回路であるため、LSIチップの周
辺付近のI/O部の近傍に入力バッファが設けられるこ
とが多いからである。
線は、図9に示されているようにLSIチップの中をか
なり長い距離にわたって上下左右に横断して張り巡らさ
れるおそれがある。これは、入力バッファは外部からの
入力信号を増幅する回路であるため、LSIチップの周
辺付近のI/O部の近傍に入力バッファが設けられるこ
とが多いからである。
【0012】このような状態を避けるには、予めLSI
チップ上の実際の配置を考慮しながら回路設計を行う必
要があるが、回路の設計を行う際に実際のLSIチップ
上の配置を考慮しながら回路設計を行うことは極めて困
難である。
チップ上の実際の配置を考慮しながら回路設計を行う必
要があるが、回路の設計を行う際に実際のLSIチップ
上の配置を考慮しながら回路設計を行うことは極めて困
難である。
【0013】本発明は上記課題に鑑みなされたもので、
その目的は、LSIチップ上に、長距離の配線を設ける
ことなく各入力端子の入力しきい値電圧を測定すること
が可能な半導体集積回路装置を得ることである。
その目的は、LSIチップ上に、長距離の配線を設ける
ことなく各入力端子の入力しきい値電圧を測定すること
が可能な半導体集積回路装置を得ることである。
【0014】
【課題を解決するための手段】第1の本発明は上記課題
を解決するために、外部からの信号を入力する入力端子
ごとに設けられている入力バッファ回路と、前記各入力
バッファ回路ごとに設けられているMOS型トランジス
タであって、それぞれ対応する前記入力バッファ回路の
出力端子にゲートが接続されているMOS型トランジス
タと、外部の測定装置に接続されるべき検査出力端子
と、一方端が電源端子に接続され、他方端が前記検査出
力端子に接続されている抵抗素子と、を含み、前記抵抗
素子の前記他方端は、全ての前記MOS型トランジスタ
のドレイン端子に共通に接続され、全ての前記MOS型
トランジスタのソース端子は、接地されていることを特
徴とする半導体集積回路装置である。
を解決するために、外部からの信号を入力する入力端子
ごとに設けられている入力バッファ回路と、前記各入力
バッファ回路ごとに設けられているMOS型トランジス
タであって、それぞれ対応する前記入力バッファ回路の
出力端子にゲートが接続されているMOS型トランジス
タと、外部の測定装置に接続されるべき検査出力端子
と、一方端が電源端子に接続され、他方端が前記検査出
力端子に接続されている抵抗素子と、を含み、前記抵抗
素子の前記他方端は、全ての前記MOS型トランジスタ
のドレイン端子に共通に接続され、全ての前記MOS型
トランジスタのソース端子は、接地されていることを特
徴とする半導体集積回路装置である。
【0015】第2の本発明は上記課題を解決するため
に、外部からの信号を入力する入力端子ごとに設けられ
ている入力バッファ回路と、前記各入力バッファ回路ご
とに設けられている定電流回路であって、対応する前記
入力バッファ回路の出力端子にイネイブル端子がそれぞ
れ接続されている定電流回路と、全ての前記定電流回路
の出力端子が接続され、外部の測定装置に前記定電流回
路からの電流を出力する検査出力端子と、を含み、前記
各定電流回路は、対応する前記入力バッファ回路の出力
端子に表れる信号が所定の値である場合にイネイブルさ
れ、所定の電流をその出力端子から出力することを特徴
とする半導体集積回路装置である。
に、外部からの信号を入力する入力端子ごとに設けられ
ている入力バッファ回路と、前記各入力バッファ回路ご
とに設けられている定電流回路であって、対応する前記
入力バッファ回路の出力端子にイネイブル端子がそれぞ
れ接続されている定電流回路と、全ての前記定電流回路
の出力端子が接続され、外部の測定装置に前記定電流回
路からの電流を出力する検査出力端子と、を含み、前記
各定電流回路は、対応する前記入力バッファ回路の出力
端子に表れる信号が所定の値である場合にイネイブルさ
れ、所定の電流をその出力端子から出力することを特徴
とする半導体集積回路装置である。
【0016】
【作用】第1の本発明におけるMOS型トランジスタの
ドレイン端子は、一方端が電源端子に接続されている抵
抗素子の他方端に共通に接続されている。従って、前記
抵抗素子の他方端には、全てのMOS型トランジスタの
ドレイン端子の出力信号がワイアードORされて表れ
る。即ち、この抵抗素子の他方端に接続されている検査
出力端子には、いずれか1個のMOS型トランジスタが
ON作動していれば、接地電位が表れる。
ドレイン端子は、一方端が電源端子に接続されている抵
抗素子の他方端に共通に接続されている。従って、前記
抵抗素子の他方端には、全てのMOS型トランジスタの
ドレイン端子の出力信号がワイアードORされて表れ
る。即ち、この抵抗素子の他方端に接続されている検査
出力端子には、いずれか1個のMOS型トランジスタが
ON作動していれば、接地電位が表れる。
【0017】第2の本発明における定電流回路は、イネ
イブルされると、検査出力端子に所定の定電流を供給す
る。従って、この検査出力端子に流れる電流を計測する
ことにより、何個の定電流回路が入力バッファ回路の出
力信号によってイネイブルされたかを知ることができ
る。
イブルされると、検査出力端子に所定の定電流を供給す
る。従って、この検査出力端子に流れる電流を計測する
ことにより、何個の定電流回路が入力バッファ回路の出
力信号によってイネイブルされたかを知ることができ
る。
【0018】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。
て説明する。
【0019】実施例1 実施例1による半導体集積回路装置の回路図が図1に示
されている。図1に示されているように、本実施例にお
いても外部から各入力端子P1、P2、…PNに入力す
る信号は、入力バッファI1、I2、I3、…INを介
して内部論理回路22に供給されている。本実施例にお
いて特徴的なことは、各入力バッファI1、I2、I
3、…INの出力端子がそれぞれゲートに接続されてい
るMOS型トランジスタTr1、Tr2、Tr3、…T
rNが備えられていることである。これらのMOS型ト
ランジスタTr1、Tr2、Tr3、…TrNのソース
端子は全て接地されている。また、全てのドレイン端子
は抵抗Rの一端に共通に接続されている。この抵抗Rの
他方端は電源端子VDDに接続されている。即ち、この抵
抗Rと全てのドレイン端子との共通接続点には、各MO
S型トランジスタTr1、Tr2、Tr3、…TrNの
出力のワイアードORされた信号が表れる。ここに現れ
た信号は検査信号バッファ20を介して検査出力端子S
Oに出力されている。
されている。図1に示されているように、本実施例にお
いても外部から各入力端子P1、P2、…PNに入力す
る信号は、入力バッファI1、I2、I3、…INを介
して内部論理回路22に供給されている。本実施例にお
いて特徴的なことは、各入力バッファI1、I2、I
3、…INの出力端子がそれぞれゲートに接続されてい
るMOS型トランジスタTr1、Tr2、Tr3、…T
rNが備えられていることである。これらのMOS型ト
ランジスタTr1、Tr2、Tr3、…TrNのソース
端子は全て接地されている。また、全てのドレイン端子
は抵抗Rの一端に共通に接続されている。この抵抗Rの
他方端は電源端子VDDに接続されている。即ち、この抵
抗Rと全てのドレイン端子との共通接続点には、各MO
S型トランジスタTr1、Tr2、Tr3、…TrNの
出力のワイアードORされた信号が表れる。ここに現れ
た信号は検査信号バッファ20を介して検査出力端子S
Oに出力されている。
【0020】従って、1個またはそれ以上の個数のMO
S型トランジスタTr(1、2、3、…N)が、入力バ
フッファI(1、2、3、…N)の出力端子が「1」に
なることによりON作動すれば、前記検査出力端子SO
の出力は「0」となる。そして、全てのMOS型トラン
ジスタTr(1、2、3、…N)がOFF作動している
ときのみに、検査出力端子SOの出力は「1」となる。
S型トランジスタTr(1、2、3、…N)が、入力バ
フッファI(1、2、3、…N)の出力端子が「1」に
なることによりON作動すれば、前記検査出力端子SO
の出力は「0」となる。そして、全てのMOS型トラン
ジスタTr(1、2、3、…N)がOFF作動している
ときのみに、検査出力端子SOの出力は「1」となる。
【0021】なお、従来の技術においては、信号の値を
「H」と「L」との2種類として説明したが、本実施例
においては、これらを「1」と「0」の2種類として説
明する。
「H」と「L」との2種類として説明したが、本実施例
においては、これらを「1」と「0」の2種類として説
明する。
【0022】上に述べたような構成の半導体集積回路装
置の動作を図2を用いて説明する。図2には、本実施例
の半導体集積回路装置において各入力端子P(1、2、
3、…N)の入力しきい値電圧を試験する際に各入力端
子P(1、2、3、…N)に供給する信号のパターンが
示されている。まず、図2の上段に示されているように
パターン1を各入力端子P(1、2、3、…N)に供給
する。即ち、入力端子P1以外の入力端子に全て「0」
を供給し、この状態で、入力端子P1に「0」から
「1」に変化する信号を与える。すると、入力端子P1
に供給されている信号が入力バッファI1の入力しきい
値電圧を越えたときには入力バッファI1の出力端子が
「1」になり、MOS型トランジスタTr1がON作動
する。この結果、検査出力端子SOの出力信号は「0」
となる。このようにして、入力端子P1に供給する信号
の電圧を低い電圧から高い電圧に徐々に変化させ、検査
出力端子SOに表れる信号に変化が生じる入力電圧の値
を計測する。これによって、その入力端子における入力
しきい値電圧を測定することが可能である。
置の動作を図2を用いて説明する。図2には、本実施例
の半導体集積回路装置において各入力端子P(1、2、
3、…N)の入力しきい値電圧を試験する際に各入力端
子P(1、2、3、…N)に供給する信号のパターンが
示されている。まず、図2の上段に示されているように
パターン1を各入力端子P(1、2、3、…N)に供給
する。即ち、入力端子P1以外の入力端子に全て「0」
を供給し、この状態で、入力端子P1に「0」から
「1」に変化する信号を与える。すると、入力端子P1
に供給されている信号が入力バッファI1の入力しきい
値電圧を越えたときには入力バッファI1の出力端子が
「1」になり、MOS型トランジスタTr1がON作動
する。この結果、検査出力端子SOの出力信号は「0」
となる。このようにして、入力端子P1に供給する信号
の電圧を低い電圧から高い電圧に徐々に変化させ、検査
出力端子SOに表れる信号に変化が生じる入力電圧の値
を計測する。これによって、その入力端子における入力
しきい値電圧を測定することが可能である。
【0023】以下、このような工程を入力端子P1から
PNまで繰り返すことにより各入力端子における入力し
きい値電圧の測定が可能である。図2には、このための
パターンが示されており、入力端子P2における入力し
きい値電圧を検査するためには図2のパターン2を、入
力端子P3における入力しきい値電圧を測定するために
はパターン3を、それぞれ適用する。以下、この工程を
図2に示されているパターンNまで繰り返すことにより
全ての入力端子P(1、2、…N)における入力しきい
値電圧を全て測定することが可能である。
PNまで繰り返すことにより各入力端子における入力し
きい値電圧の測定が可能である。図2には、このための
パターンが示されており、入力端子P2における入力し
きい値電圧を検査するためには図2のパターン2を、入
力端子P3における入力しきい値電圧を測定するために
はパターン3を、それぞれ適用する。以下、この工程を
図2に示されているパターンNまで繰り返すことにより
全ての入力端子P(1、2、…N)における入力しきい
値電圧を全て測定することが可能である。
【0024】本実施例において特徴的なことはMOS型
トランジスタTr(1、2、…N)のドレイン端子が全
て共通に抵抗Rに接続されていること、即ちワイアード
ORされていることである。ワイアードOR接続である
ため、各MOS型トランジスタTr(1、2、3、…
N)を接続する順番を考慮する必要はない。このこと
が、本実施例において種々の作用効果を奏する点であ
る。すなわち、上述したように従来の半導体集積回路装
置においては隣接するNANDゲートをそれぞれ順番に
接続する必要があり、そのためLSIチップの中を、比
較的長距離にわたって配線が行われてしまったのである
が、本実施例においてはワイアードOR接続のため、順
番に接続する必要がない。従って、LSIチップ上に配
線する際の自由度が高まり、LSIチップを縦断するよ
うな長距離の配線を防止することができる。
トランジスタTr(1、2、…N)のドレイン端子が全
て共通に抵抗Rに接続されていること、即ちワイアード
ORされていることである。ワイアードOR接続である
ため、各MOS型トランジスタTr(1、2、3、…
N)を接続する順番を考慮する必要はない。このこと
が、本実施例において種々の作用効果を奏する点であ
る。すなわち、上述したように従来の半導体集積回路装
置においては隣接するNANDゲートをそれぞれ順番に
接続する必要があり、そのためLSIチップの中を、比
較的長距離にわたって配線が行われてしまったのである
が、本実施例においてはワイアードOR接続のため、順
番に接続する必要がない。従って、LSIチップ上に配
線する際の自由度が高まり、LSIチップを縦断するよ
うな長距離の配線を防止することができる。
【0025】以上述べたように本実施例によれば、LS
Iチップ上を横断するような長距離の配線をしなくと
も、各入力端子の入力しきい値電圧をそれぞれ簡易に測
定することが可能となる半導体集積回路装置が得られ
る。
Iチップ上を横断するような長距離の配線をしなくと
も、各入力端子の入力しきい値電圧をそれぞれ簡易に測
定することが可能となる半導体集積回路装置が得られ
る。
【0026】実施例2 本実施例2による半導体集積回路装置の回路図が図3に
示されている。図3に示されているように、各入力端子
P(1、2、…N)の入力バッファI(1、2、…N)
の出力端子には、その出力端子に表れる信号によってイ
ネイブル・ディスエイブルされる定電流回路が接続され
ている。例えば、入力バッファI1には、トランジスタ
Tr21a、b、cの3つのトランジスタからなる定電
流回路が接続されている。トランジスタTr21b、c
は電流ミラー回路を構成し、ダイオード接続されたトラ
ンジスタTr21bに流れる電流がトランジスタTr2
1aによって制御されている。そして、トランジスタT
r21bに流れる電流と同一の大きさの電流がトランジ
スタTr21cに流れる。
示されている。図3に示されているように、各入力端子
P(1、2、…N)の入力バッファI(1、2、…N)
の出力端子には、その出力端子に表れる信号によってイ
ネイブル・ディスエイブルされる定電流回路が接続され
ている。例えば、入力バッファI1には、トランジスタ
Tr21a、b、cの3つのトランジスタからなる定電
流回路が接続されている。トランジスタTr21b、c
は電流ミラー回路を構成し、ダイオード接続されたトラ
ンジスタTr21bに流れる電流がトランジスタTr2
1aによって制御されている。そして、トランジスタT
r21bに流れる電流と同一の大きさの電流がトランジ
スタTr21cに流れる。
【0027】トランジスタTr21aのゲート端子が、
入力バッファI1の出力端子に接続されているため、こ
の定電流回路のイネイブル・ディスエイブルが入力バッ
ファI1の出力信号によって制御されている。すなわ
ち、入力バッファI1の出力信号が「0」である場合に
は定電流回路はディスエイブルされ、入力バッファI1
の出力信号が「1」である場合にはイネイブルされる。
その他の入力端子P(2、…N)の入力バッファI
(1、…N)の出力端子にも、同様の定電流回路が接続
されている。各定電流回路の出力電流は全てIoの大き
さに設定され、全ての出力端子は共通に接続され、電流
バッファ24を介して検査出力端子SOに接続されてい
る。
入力バッファI1の出力端子に接続されているため、こ
の定電流回路のイネイブル・ディスエイブルが入力バッ
ファI1の出力信号によって制御されている。すなわ
ち、入力バッファI1の出力信号が「0」である場合に
は定電流回路はディスエイブルされ、入力バッファI1
の出力信号が「1」である場合にはイネイブルされる。
その他の入力端子P(2、…N)の入力バッファI
(1、…N)の出力端子にも、同様の定電流回路が接続
されている。各定電流回路の出力電流は全てIoの大き
さに設定され、全ての出力端子は共通に接続され、電流
バッファ24を介して検査出力端子SOに接続されてい
る。
【0028】本実施例において特徴的なことは、検査出
力端子SOから出力される電流の大きさが、出力が
「1」となっている入力バッファI(1、…N)の個数
に比例していることである。従って、単に入力バッファ
Iの出力端子に表れる信号が反転したか否かだけでな
く、出力信号が「1」となっている入力バッファI
(1、…N)の個数を知ることが可能である。
力端子SOから出力される電流の大きさが、出力が
「1」となっている入力バッファI(1、…N)の個数
に比例していることである。従って、単に入力バッファ
Iの出力端子に表れる信号が反転したか否かだけでな
く、出力信号が「1」となっている入力バッファI
(1、…N)の個数を知ることが可能である。
【0029】本実施例による半導体集積回路装置におい
て入力しきい値電圧を試験する際の入力端子P(1、…
N)に供給する信号のパターンの例が図4に示されてい
る。まず、本実施例の半導体集積回路装置の入力端子P
2…PNには全て「0」の信号を入力し、入力端子P1
にのみ「0」から「1」に変化する信号を与える。する
と、検査出力端子SOに表れる電流の大きさは入力端子
P1に印加される信号が入力しきい値電圧を越えたとき
に0からIoへ変化する。従って、この変化を検出した
際の入力端子P1に印加されている電圧を調べれば、入
力端子P1の入力しきい値電圧が判明する。このような
信号のパターンが図4のパターン1として示されてい
る。以下同様にして入力端子P2…PNに対してもその
入力しきい値電圧が検査されるわけであるが、本実施例
においては検査が終了した入力端子Pに印加される信号
は「1」に保持される。これは、本実施例においては検
査出力端子に出力される信号が電流信号であるため、そ
の大きさを計測することにより出力信号が「1」となる
入力バッファIの個数を知ることができるからである。
例えば、図4に示されているパターン2においては、入
力端子P1に印加される信号はパターン1の通り「1」
に保持され、入力端子P3…PNに印加される信号が
「0」に維持され、入力端子P2に印加される信号を
「0」から「1」に変化させる。このパターン2におい
ては、検査出力端子SOに表れる電流信号は、入力端子
P2に印加される信号が入力しきい値電圧を越えた際
に、電流の大きさがIoから2Ioに変化するであろ
う。したがって、電流の大きさのIoから2Ioへの変
化を検出することにより、入力端子P2に対する入力し
きい値電圧を求めることができる。以下、同様にして入
力端子PNまで全ての入力端子Pに対する入力しきい値
電圧が検査される。
て入力しきい値電圧を試験する際の入力端子P(1、…
N)に供給する信号のパターンの例が図4に示されてい
る。まず、本実施例の半導体集積回路装置の入力端子P
2…PNには全て「0」の信号を入力し、入力端子P1
にのみ「0」から「1」に変化する信号を与える。する
と、検査出力端子SOに表れる電流の大きさは入力端子
P1に印加される信号が入力しきい値電圧を越えたとき
に0からIoへ変化する。従って、この変化を検出した
際の入力端子P1に印加されている電圧を調べれば、入
力端子P1の入力しきい値電圧が判明する。このような
信号のパターンが図4のパターン1として示されてい
る。以下同様にして入力端子P2…PNに対してもその
入力しきい値電圧が検査されるわけであるが、本実施例
においては検査が終了した入力端子Pに印加される信号
は「1」に保持される。これは、本実施例においては検
査出力端子に出力される信号が電流信号であるため、そ
の大きさを計測することにより出力信号が「1」となる
入力バッファIの個数を知ることができるからである。
例えば、図4に示されているパターン2においては、入
力端子P1に印加される信号はパターン1の通り「1」
に保持され、入力端子P3…PNに印加される信号が
「0」に維持され、入力端子P2に印加される信号を
「0」から「1」に変化させる。このパターン2におい
ては、検査出力端子SOに表れる電流信号は、入力端子
P2に印加される信号が入力しきい値電圧を越えた際
に、電流の大きさがIoから2Ioに変化するであろ
う。したがって、電流の大きさのIoから2Ioへの変
化を検出することにより、入力端子P2に対する入力し
きい値電圧を求めることができる。以下、同様にして入
力端子PNまで全ての入力端子Pに対する入力しきい値
電圧が検査される。
【0030】図5に、本実施例の半導体集積回路装置に
おける他の試験の方法を説明するグラフが示されてい
る。この方法によれば、全ての入力端子P(1、…N)
に対して同一の電圧が一斉に印加される。そしてこの印
加されている信号の電圧を徐々に上昇させながら、検査
出力端子SOの出力電流を観察する方法である。図5に
は、その観察の結果の一例が示されている。まず、横軸
は全ての入力端子Pに印加される入力電圧であり、縦軸
は検査出力端子SOに表れる出力電流の値である。な
お、図5に示されている例においては、入力端子の個数
は10個としている。図5から理解されるように、全て
の入力端子Pに印加される入力電圧が1.8ボルトに達
すると、検査出力端子SOに表れる出力電流は2Ioと
なり、入力電圧が1.9ボルトに達すると出力電流は8
Ioとなる。そして、入力電圧が2.0ボルトに達する
と出力電流は10Ioとなる。このグラフから分かるこ
とは、各入力端子P(1…10)の入力バッファI(1
…10)の入力しきい値電圧のばらつきである。すなわ
ち図5に示されているグラフから所定の入力電圧に対し
て、その出力電圧が「1」となっている入力バッファの
個数が計算され、その差分を採ることにより、入力しき
い値電圧ごとの入力バッファの個数が計算される。その
計算結果を表したものが図6に示されているヒストグラ
ムである。例えば、図5に示されているように、入力電
圧が1.8ボルトに達したときに検査出力端子SOから
の出力電流が2Ioであることから、図6に示されてい
るようなしきい値電圧が1.8ボルトとなる入力端子P
の個数は2個であることが分かる。この図6に示されて
いるヒストグラムの横軸はしきい値電圧であり、縦軸は
対応するしきい値電圧を有する入力端子Pの入力バッフ
ァIの個数である。同様にして、入力電圧が1.9ボル
トに達すると、図5に示されているように検査出力端子
SOの出力電流は8Ioとなることから、図6に示され
ているようにしきい値電圧が1.9ボルトである入力バ
ッファは6個であることが分かる。更に、同様にしてし
きい値電圧が2.0ボルトである入力バッファの個数は
2個であることが計算される。
おける他の試験の方法を説明するグラフが示されてい
る。この方法によれば、全ての入力端子P(1、…N)
に対して同一の電圧が一斉に印加される。そしてこの印
加されている信号の電圧を徐々に上昇させながら、検査
出力端子SOの出力電流を観察する方法である。図5に
は、その観察の結果の一例が示されている。まず、横軸
は全ての入力端子Pに印加される入力電圧であり、縦軸
は検査出力端子SOに表れる出力電流の値である。な
お、図5に示されている例においては、入力端子の個数
は10個としている。図5から理解されるように、全て
の入力端子Pに印加される入力電圧が1.8ボルトに達
すると、検査出力端子SOに表れる出力電流は2Ioと
なり、入力電圧が1.9ボルトに達すると出力電流は8
Ioとなる。そして、入力電圧が2.0ボルトに達する
と出力電流は10Ioとなる。このグラフから分かるこ
とは、各入力端子P(1…10)の入力バッファI(1
…10)の入力しきい値電圧のばらつきである。すなわ
ち図5に示されているグラフから所定の入力電圧に対し
て、その出力電圧が「1」となっている入力バッファの
個数が計算され、その差分を採ることにより、入力しき
い値電圧ごとの入力バッファの個数が計算される。その
計算結果を表したものが図6に示されているヒストグラ
ムである。例えば、図5に示されているように、入力電
圧が1.8ボルトに達したときに検査出力端子SOから
の出力電流が2Ioであることから、図6に示されてい
るようなしきい値電圧が1.8ボルトとなる入力端子P
の個数は2個であることが分かる。この図6に示されて
いるヒストグラムの横軸はしきい値電圧であり、縦軸は
対応するしきい値電圧を有する入力端子Pの入力バッフ
ァIの個数である。同様にして、入力電圧が1.9ボル
トに達すると、図5に示されているように検査出力端子
SOの出力電流は8Ioとなることから、図6に示され
ているようにしきい値電圧が1.9ボルトである入力バ
ッファは6個であることが分かる。更に、同様にしてし
きい値電圧が2.0ボルトである入力バッファの個数は
2個であることが計算される。
【0031】一般に、実際の半導体集積回路装置の製品
の検査においては、各入力端子それぞれのしきい値電圧
を個別に計測するよりも、全体としてのしきい値電圧及
びそのばらつきを知ることが統計上重要である。従っ
て、図5及び図6に示されている方法によれば各入力端
子Pの入力バッファIの入力しきい値電圧を個別に測定
するよりも迅速に半導体集積回路装置全体の入力しきい
値電圧及びそのばらつきを測定することが可能であるの
で生産工程における検査において極めて好適である。
の検査においては、各入力端子それぞれのしきい値電圧
を個別に計測するよりも、全体としてのしきい値電圧及
びそのばらつきを知ることが統計上重要である。従っ
て、図5及び図6に示されている方法によれば各入力端
子Pの入力バッファIの入力しきい値電圧を個別に測定
するよりも迅速に半導体集積回路装置全体の入力しきい
値電圧及びそのばらつきを測定することが可能であるの
で生産工程における検査において極めて好適である。
【0032】以上述べたように本実施例によれば、各入
力バッファI(1…N)の出力信号に応じてイネイブル
・ディスエイブルされる定電流回路をそれぞれ設けたの
で、出力端子の状態が「1」となっている入力バッファ
Iの個数を知ることができる。従って、入力端子Pの入
力バッファIの入力しきい値電圧を個別に測定すること
はもちろん、半導体集積回路装置全体としての入力しき
い値電圧及びそのばらつきを迅速に計測することも可能
である。
力バッファI(1…N)の出力信号に応じてイネイブル
・ディスエイブルされる定電流回路をそれぞれ設けたの
で、出力端子の状態が「1」となっている入力バッファ
Iの個数を知ることができる。従って、入力端子Pの入
力バッファIの入力しきい値電圧を個別に測定すること
はもちろん、半導体集積回路装置全体としての入力しき
い値電圧及びそのばらつきを迅速に計測することも可能
である。
【0033】
【発明の効果】以上述べたように、第1の本発明によれ
ばLSIチップ上を長距離にわたって横断する配線をす
ることなく、個別の入力端子の入力バッファの入力しき
い値電圧をそれぞれ測定することが可能である。従っ
て、各入力端子の入力しきい値電圧を測定可能な半導体
集積回路であって、LSIチップ上の配線の制約の少な
い半導体集積回路装置が得られるという効果を有する。
ばLSIチップ上を長距離にわたって横断する配線をす
ることなく、個別の入力端子の入力バッファの入力しき
い値電圧をそれぞれ測定することが可能である。従っ
て、各入力端子の入力しきい値電圧を測定可能な半導体
集積回路であって、LSIチップ上の配線の制約の少な
い半導体集積回路装置が得られるという効果を有する。
【0034】第2の本発明によれば、出力信号が「1」
となっている入力バッファの個数に比例した電流が検査
出力端子から得られる半導体集積回路装置が得られる。
従って、その半導体集積回路装置に含まれる入力バッフ
ァのしきい値電圧のばらつきを一度に求めることが可能
な半導体集関回路装置が得られるという効果を有する。
となっている入力バッファの個数に比例した電流が検査
出力端子から得られる半導体集積回路装置が得られる。
従って、その半導体集積回路装置に含まれる入力バッフ
ァのしきい値電圧のばらつきを一度に求めることが可能
な半導体集関回路装置が得られるという効果を有する。
【図1】本実施例1の半導体集積回路装置の回路図であ
る。
る。
【図2】本実施例1の半導体集積回路装置の入力しきい
値電圧を測定する際に各入力端子に印加される信号のパ
ターンを表す図である。
値電圧を測定する際に各入力端子に印加される信号のパ
ターンを表す図である。
【図3】本実施例2による半導体集積回路装置の回路図
である。
である。
【図4】本実施例2の半導体集積回路装置の入力しきい
値電圧を測定する際に各入力端子に印加される信号のパ
ターンを示す図である。
値電圧を測定する際に各入力端子に印加される信号のパ
ターンを示す図である。
【図5】本実施例2の半導体集積回路装置の入力端子に
全て同一の入力信号を印加した際の出力電流の変化の例
を示す図である。
全て同一の入力信号を印加した際の出力電流の変化の例
を示す図である。
【図6】図5に示されている出力電流の変化に基づいて
入力バッファのしきい値電圧の分布を表すヒストグラム
である。
入力バッファのしきい値電圧の分布を表すヒストグラム
である。
【図7】従来の半導体集積回路の回路図である。
【図8】従来の半導体集積回路の動作を表すタイムチャ
ートである。
ートである。
【図9】従来の半導体集積回路の不具合を示す図であ
る。
る。
20 検査信号バッファ 22 内部論理回路 24 電流バッファ 28 テストモードバッファ P(1、2、…N) 入力端子 I(1、2、…N) 入力バッファ Tr(1、2、…N) MOS型トランジスタ
Claims (2)
- 【請求項1】 外部からの信号を入力する入力端子ごと
に設けられている入力バッファ回路と、 前記各入力バッファ回路ごとに設けられているMOS型
トランジスタであって、それぞれ対応する前記入力バッ
ファ回路の出力端子にゲートが接続されているMOS型
トランジスタと、 外部の測定装置に接続されるべき検査出力端子と、 一方端が電源端子に接続され、他方端が前記検査出力端
子に接続されている抵抗素子と、 を含み、 前記抵抗素子の前記他方端は、全ての前記MOS型トラ
ンジスタのドレイン端子に共通に接続され、 全ての前記MOS型トランジスタのソース端子は、接地
されていることを特徴とする半導体集積回路装置。 - 【請求項2】 外部からの信号を入力する入力端子ごと
に設けられている入力バッファ回路と、 前記各入力バッファ回路ごとに設けられている定電流回
路であって、対応する前記入力バッファ回路の出力端子
にイネイブル端子がそれぞれ接続されている定電流回路
と、 全ての前記定電流回路の出力端子が接続され、外部の測
定装置に前記定電流回路からの電流を出力する検査出力
端子と、 を含み、 前記各定電流回路は、対応する前記入力バッファ回路の
出力端子に表れる信号が所定の値である場合にイネイブ
ルされ、所定の電流をその出力端子から出力することを
特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4345022A JP2853945B2 (ja) | 1992-12-25 | 1992-12-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4345022A JP2853945B2 (ja) | 1992-12-25 | 1992-12-25 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06194409A JPH06194409A (ja) | 1994-07-15 |
JP2853945B2 true JP2853945B2 (ja) | 1999-02-03 |
Family
ID=18373762
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4345022A Expired - Fee Related JP2853945B2 (ja) | 1992-12-25 | 1992-12-25 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2853945B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7327155B2 (en) | 2005-11-17 | 2008-02-05 | Solid State Measurements, Inc. | Elastic metal gate MOS transistor for surface mobility measurement in semiconductor materials |
CN116224003B (zh) * | 2022-12-26 | 2023-11-14 | 重庆大学 | Mos型半导体器件的阈值电压稳定性测试电路 |
-
1992
- 1992-12-25 JP JP4345022A patent/JP2853945B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06194409A (ja) | 1994-07-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |