JP2626538B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2626538B2 JP2626538B2 JP5342448A JP34244893A JP2626538B2 JP 2626538 B2 JP2626538 B2 JP 2626538B2 JP 5342448 A JP5342448 A JP 5342448A JP 34244893 A JP34244893 A JP 34244893A JP 2626538 B2 JP2626538 B2 JP 2626538B2
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- high impedance
- bipolar transistor
- cmos
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- transistor
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に、複数
のトライステート出力回路を備えた半導体装置に関す
る。
のトライステート出力回路を備えた半導体装置に関す
る。
【０００２】
【従来の技術】従来の複数のトライステート出力回路を
備えた半導体装置を図７に示す。すなわち、複数のトラ
イステートＣＭＯＳ出力回路Ｔ1、Ｔ2、…、Ｔnは出力
端子ＯＵＴ1、ＯＵＴ2、…、ＯＵＴnに接続されてお
り、各トライステートＣＭＯＳ出力回路Ｔ1、Ｔ2、…、
Ｔnは制御端子ＴＳ1、ＴＳ2、…、ＴＳn及び入力端子Ｉ
Ｎ1、ＩＮ2、…、ＩＮnを有する。この場合、各トライ
ステートＣＭＯＳ出力回路Ｔi（ｉ＝１、２、…、ｎ）
は、図８の（Ａ）に示すごとく、電源端子ＶDD、ＧＮＤ
間に接続されたＰチャネルＭＯＳトランジスタＱ1及び
ＮチャネルＭＯＳトランジスタＱ2、Ｐチャネルトラン
ジスタＱ1を制御するナンド回路Ｇ1、Ｎチャネルトラン
ジスタＱ2を制御するノア回路Ｇ2、及びインバータＩ1
を有する。従って、図８の（Ｂ）を示すごとく、制御端
子ＴＳiの電位がローレベル（Ｌ）のときには、出力端
子ＯＵＴiはハイインピーダンス（ＨＺ）状態となる。
他方、制御端子ＴＳiの電位がハイレベル（Ｈ）のとき
は、出力端子ＯＵＴiの電位は入力端子ＩＮiの反転電位
となる。
備えた半導体装置を図７に示す。すなわち、複数のトラ
イステートＣＭＯＳ出力回路Ｔ1、Ｔ2、…、Ｔnは出力
端子ＯＵＴ1、ＯＵＴ2、…、ＯＵＴnに接続されてお
り、各トライステートＣＭＯＳ出力回路Ｔ1、Ｔ2、…、
Ｔnは制御端子ＴＳ1、ＴＳ2、…、ＴＳn及び入力端子Ｉ
Ｎ1、ＩＮ2、…、ＩＮnを有する。この場合、各トライ
ステートＣＭＯＳ出力回路Ｔi（ｉ＝１、２、…、ｎ）
は、図８の（Ａ）に示すごとく、電源端子ＶDD、ＧＮＤ
間に接続されたＰチャネルＭＯＳトランジスタＱ1及び
ＮチャネルＭＯＳトランジスタＱ2、Ｐチャネルトラン
ジスタＱ1を制御するナンド回路Ｇ1、Ｎチャネルトラン
ジスタＱ2を制御するノア回路Ｇ2、及びインバータＩ1
を有する。従って、図８の（Ｂ）を示すごとく、制御端
子ＴＳiの電位がローレベル（Ｌ）のときには、出力端
子ＯＵＴiはハイインピーダンス（ＨＺ）状態となる。
他方、制御端子ＴＳiの電位がハイレベル（Ｈ）のとき
は、出力端子ＯＵＴiの電位は入力端子ＩＮiの反転電位
となる。
【０００３】図７の半導体装置におけるハイインピーダ
ンス状態を完全にテストする場合には、内部の論理回路
により、各制御端子ＴＳ1、ＴＳ2、…、ＴＳnがローレ
ベルとなるような入力条件をテストパターン上で設定
し、また、入力端子ＩＮ1、ＩＮ2、…、ＩＮnにハイレ
ベル、ローレベルに印加していた。
ンス状態を完全にテストする場合には、内部の論理回路
により、各制御端子ＴＳ1、ＴＳ2、…、ＴＳnがローレ
ベルとなるような入力条件をテストパターン上で設定
し、また、入力端子ＩＮ1、ＩＮ2、…、ＩＮnにハイレ
ベル、ローレベルに印加していた。
【０００４】
【発明が解決しようとする課題】しかしながら、ゲート
アレイ（ＡＳＩＣ）に代表される少量多品種品において
は、各製品毎にテストパターンを調査してハイインピー
ダンス状態を生成しなければならず、従って、テストパ
ターンの自動作成ができないために人手によるテストパ
ターンの生成が必要となる。この結果、テストパターン
が再現不充分であると、ハイインピーダンス状態の完全
なテストが不可能となるという課題があった。従って、
本発明の目的は、複数のトライステート出力回路を備え
た半導体装置において、ハイインピーダンス状態の完全
なテストを容易にすることにある。
アレイ（ＡＳＩＣ）に代表される少量多品種品において
は、各製品毎にテストパターンを調査してハイインピー
ダンス状態を生成しなければならず、従って、テストパ
ターンの自動作成ができないために人手によるテストパ
ターンの生成が必要となる。この結果、テストパターン
が再現不充分であると、ハイインピーダンス状態の完全
なテストが不可能となるという課題があった。従って、
本発明の目的は、複数のトライステート出力回路を備え
た半導体装置において、ハイインピーダンス状態の完全
なテストを容易にすることにある。
【０００５】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、制御端子及び入力端子を有し、この制御
端子の電位が第１の電位のときにハイインピーダンス状
態となり、制御端子の電位が第２の電位のときに入力端
子の電位に応じた状態となる複数のトライステート出力
回路と、各トライステート出力回路の制御端子と第１の
電位を有する端子との間に接続された複数のスイッチン
グ素子と、複数のスイッチング素子を同時にオン、オフ
する制御手段とを具備するものである。
めに本発明は、制御端子及び入力端子を有し、この制御
端子の電位が第１の電位のときにハイインピーダンス状
態となり、制御端子の電位が第２の電位のときに入力端
子の電位に応じた状態となる複数のトライステート出力
回路と、各トライステート出力回路の制御端子と第１の
電位を有する端子との間に接続された複数のスイッチン
グ素子と、複数のスイッチング素子を同時にオン、オフ
する制御手段とを具備するものである。
【０００６】
【作用】上述の手段によれば、制御手段によりスイッチ
ング素子を同時にオンにすることにより、トライステー
ト出力回路のハイインピーダンス状態の完全なテストが
容易に行われることになる。
ング素子を同時にオンにすることにより、トライステー
ト出力回路のハイインピーダンス状態の完全なテストが
容易に行われることになる。
【０００７】
【実施例】図１は本発明に係る半導体装置の第１の実施
例を示す回路図である。図１においては各トライステー
トＣＭＯＳ出力回路Ｔ1、Ｔ2、…、Ｔnの制御端子Ｔ
Ｓ1、ＴＳ2、…、ＴＳnと、接地電位ＧＮＤとの間に
は、ＮＰＮバイポーラトランジスタＱ1、Ｑ2、…、Ｑn
が接続されており、さらに、これらＮＰＮバイポーラト
ランジスタＱ1、Ｑ2、…、Ｑnは１つの制御回路ＣＮＴ1
によって共通に制御される。従って、図２の（Ａ）に示
すごとく、各トライステートＣＭＯＳ出力回路Ｔiは、
図７の（Ａ）と同一であるが、制御端子ＴＳiには、Ｎ
ＰＮバイポーラトランジスタＱiが接続されている。
例を示す回路図である。図１においては各トライステー
トＣＭＯＳ出力回路Ｔ1、Ｔ2、…、Ｔnの制御端子Ｔ
Ｓ1、ＴＳ2、…、ＴＳnと、接地電位ＧＮＤとの間に
は、ＮＰＮバイポーラトランジスタＱ1、Ｑ2、…、Ｑn
が接続されており、さらに、これらＮＰＮバイポーラト
ランジスタＱ1、Ｑ2、…、Ｑnは１つの制御回路ＣＮＴ1
によって共通に制御される。従って、図２の（Ａ）に示
すごとく、各トライステートＣＭＯＳ出力回路Ｔiは、
図７の（Ａ）と同一であるが、制御端子ＴＳiには、Ｎ
ＰＮバイポーラトランジスタＱiが接続されている。
【０００８】制御回路ＣＮＴ1は、接地電位ＧＮＤとノ
ードＮ1との間に接続された抵抗Ｒ1、及びノードＮ1に
接続されたハイインピーダンス設定用パッドＨＺＰ1を
有する。
ードＮ1との間に接続された抵抗Ｒ1、及びノードＮ1に
接続されたハイインピーダンス設定用パッドＨＺＰ1を
有する。
【０００９】従って、ハイインピーダンス設定用パッド
ＨＺＰ1にハイレベル電位が印加されると、ノードＮ1の
電位がハイレベルとなり、すべてのトランジスタＱ1〜
Ｑnが同時にオンとなる。この場合、トランジスタＱ1〜
Ｑnのコレクターエミッタ間電圧ＶCEは０．２Ｖ程度で
あり、従って、すべての制御端子ＴＳ1、ＴＳ2、…、Ｔ
Ｓnは強制的にローレベルにクランプされることにな
る。この結果、トライステートＣＭＯＳ回路Ｔ1、Ｔ2、
…、Ｔnは、入力端子ＩＮ1、ＩＮ2、…、ＩＮnの電位に
関係なく、すべてハイインピーダンス状態となる。他
方、ハイインピーダンス設定用パッドＨＺＰ1がオープ
ン状態になると、抵抗Ｒ1によりノードＮ1は接地電位Ｇ
ＮＤとなり、この結果、トランジスタＱ1、Ｑ2、…、Ｑ
nはすべてオフ状態となる。従って、この場合、図１の
回路は図７の回路と同一動作を行うことになる。図１の
動作を真理表で表わすと、図２の（Ｂ）のごとくなる。
ＨＺＰ1にハイレベル電位が印加されると、ノードＮ1の
電位がハイレベルとなり、すべてのトランジスタＱ1〜
Ｑnが同時にオンとなる。この場合、トランジスタＱ1〜
Ｑnのコレクターエミッタ間電圧ＶCEは０．２Ｖ程度で
あり、従って、すべての制御端子ＴＳ1、ＴＳ2、…、Ｔ
Ｓnは強制的にローレベルにクランプされることにな
る。この結果、トライステートＣＭＯＳ回路Ｔ1、Ｔ2、
…、Ｔnは、入力端子ＩＮ1、ＩＮ2、…、ＩＮnの電位に
関係なく、すべてハイインピーダンス状態となる。他
方、ハイインピーダンス設定用パッドＨＺＰ1がオープ
ン状態になると、抵抗Ｒ1によりノードＮ1は接地電位Ｇ
ＮＤとなり、この結果、トランジスタＱ1、Ｑ2、…、Ｑ
nはすべてオフ状態となる。従って、この場合、図１の
回路は図７の回路と同一動作を行うことになる。図１の
動作を真理表で表わすと、図２の（Ｂ）のごとくなる。
【００１０】図３は図１のＮＰＮバイポーラトランジス
タを示すレイアウト図である。図３はＰ-型半導体基板
１上にＰウエル２及びＮウエル３を設けたＣＭＯＳ基板
を示している。Ｎウエル３には、ソースＳ（Ｐ+）、ド
レインＤ（Ｐ+）及びゲートＧよりなるＰチャネルＭＯ
Ｓトランジスタが形成され、その周りにチャネルストッ
パＳＰが形成されている。ＮＰＮバイポーラトランジス
タもＭＯＳトランジスタの基本パターンを用い、最小寸
法で構成する。つまり、Ｐウエル２において、ＭＯＳト
ランジスタのドレイン領域（Ｎ+）をコレクタＣとし、
Ｐウエル２にさらに形成したＰ+領域をベースＢとし、
チャネルストッパ領域をエミッタＥとする。このように
構成されたバイポーラトランジスタはゲインを有し、ｈ
feを２０以上に確保でき、パイポーラトランジスタのオ
ン時のコレクターエミッタ間電圧ＶCEを０．２Ｖ程度に
することができる。従って、パイポーラトランジスタの
オン時には、制御端子ＴＳiを０．２Ｖにクランプでき
る。
タを示すレイアウト図である。図３はＰ-型半導体基板
１上にＰウエル２及びＮウエル３を設けたＣＭＯＳ基板
を示している。Ｎウエル３には、ソースＳ（Ｐ+）、ド
レインＤ（Ｐ+）及びゲートＧよりなるＰチャネルＭＯ
Ｓトランジスタが形成され、その周りにチャネルストッ
パＳＰが形成されている。ＮＰＮバイポーラトランジス
タもＭＯＳトランジスタの基本パターンを用い、最小寸
法で構成する。つまり、Ｐウエル２において、ＭＯＳト
ランジスタのドレイン領域（Ｎ+）をコレクタＣとし、
Ｐウエル２にさらに形成したＰ+領域をベースＢとし、
チャネルストッパ領域をエミッタＥとする。このように
構成されたバイポーラトランジスタはゲインを有し、ｈ
feを２０以上に確保でき、パイポーラトランジスタのオ
ン時のコレクターエミッタ間電圧ＶCEを０．２Ｖ程度に
することができる。従って、パイポーラトランジスタの
オン時には、制御端子ＴＳiを０．２Ｖにクランプでき
る。
【００１１】図４は本発明に係る半導体装置の第２の実
施例を示す回路図である。図４においては、各トライス
テートＣＭＯＳ出力回路Ｔ1'、Ｔ2'、…、Ｔn'が図１の
トライステートＣＭＯＳ出力回路Ｔ1、Ｔ2、…、Ｔnと
異なる。すなわち、図５の（Ａ）に示すごとく、ナンド
回路Ｇ1側に入力端子ＩＮiが接続され、ノア回路Ｇ2側
に制御端子ＴＳiが接続されている。従って、図５の
（Ｂ）を示すごとく、制御端子ＴＳiの電位がハイレベ
ル（Ｈ）のときには、出力端子ＯＵＴiはハイインピー
ダンス（ＨＺ）状態となる。他方、制御端子ＴＳiの電
位がローレベル（Ｌ）のときは、出力端子ＯＵＴiの電
位は入力端子ＩＮiの反転電位となる。
施例を示す回路図である。図４においては、各トライス
テートＣＭＯＳ出力回路Ｔ1'、Ｔ2'、…、Ｔn'が図１の
トライステートＣＭＯＳ出力回路Ｔ1、Ｔ2、…、Ｔnと
異なる。すなわち、図５の（Ａ）に示すごとく、ナンド
回路Ｇ1側に入力端子ＩＮiが接続され、ノア回路Ｇ2側
に制御端子ＴＳiが接続されている。従って、図５の
（Ｂ）を示すごとく、制御端子ＴＳiの電位がハイレベ
ル（Ｈ）のときには、出力端子ＯＵＴiはハイインピー
ダンス（ＨＺ）状態となる。他方、制御端子ＴＳiの電
位がローレベル（Ｌ）のときは、出力端子ＯＵＴiの電
位は入力端子ＩＮiの反転電位となる。
【００１２】また、図４においては、各トライステート
ＣＭＯＳ出力回路Ｔ1’、Ｔ2’、…、Ｔn’の制御端子
ＴＳ1、ＴＳ2、…、ＴＳnと、電源電位ＶDDとの間に
は、ＰＮＰバイポーラトランジスタＱ1’、Ｑ2’、…、
Ｑn’が接続されており、さらに、これらＰＮＰバイポ
ーラトランジスタＱ1’、Ｑ2’、…、Ｑn’は１つの制
御回路ＣＮＴ2によって共通に制御される。従って、図
５の（Ａ）に示すごとく、各トライステートＣＭＯＳ出
力回路Ｔi’は、制御端子ＴＳi’には、ＰＮＰバイポー
ラトランジスタＱi’が接続されている。
ＣＭＯＳ出力回路Ｔ1’、Ｔ2’、…、Ｔn’の制御端子
ＴＳ1、ＴＳ2、…、ＴＳnと、電源電位ＶDDとの間に
は、ＰＮＰバイポーラトランジスタＱ1’、Ｑ2’、…、
Ｑn’が接続されており、さらに、これらＰＮＰバイポ
ーラトランジスタＱ1’、Ｑ2’、…、Ｑn’は１つの制
御回路ＣＮＴ2によって共通に制御される。従って、図
５の（Ａ）に示すごとく、各トライステートＣＭＯＳ出
力回路Ｔi’は、制御端子ＴＳi’には、ＰＮＰバイポー
ラトランジスタＱi’が接続されている。
【００１３】制御回路ＣＮＴ2は、電源電位ＶDDとノー
ドＮ2との間に接続された抵抗Ｒ2、及びノードＮ2に接
続されたハイインピーダンス設定用パッドＨＺＰ2を有
する。
ドＮ2との間に接続された抵抗Ｒ2、及びノードＮ2に接
続されたハイインピーダンス設定用パッドＨＺＰ2を有
する。
【００１４】従って、ハイインピーダンス設定用パッド
ＨＺＰ2にローレベル電位が印加されると、ノードＮ2の
電位がローレベルとなり、すべてのトランジスタＱ1’
〜Ｑn’が同時にオンとなる。この場合も、トランジス
タＱ1’〜Ｑn’のコレクターエミッタ間電圧ＶCEは０．
２Ｖ程度であり、従って、すべての制御端子ＴＳ1、Ｔ
Ｓ2、…、ＴＳnは強制的にハイレベルにクランプされる
ことになる。この結果、トライステートＣＭＯＳ回路Ｔ
1’、Ｔ2’、…、Ｔn’は、入力端子ＩＮ1、ＩＮ2、
…、ＩＮnの電位に関係なく、すべてハイインピーダン
ス状態となる。他方、ハイインピーダンス設定用パッド
ＨＺＰ2がオープン状態になると、抵抗Ｒ2によりノード
Ｎ2は電源電位ＶDDとなり、この結果、トランジスタ
Ｑ1’、Ｑ2’、…、Ｑn’はすべてオフ状態となる。従
って、この場合、図４の回路は図５の（Ｂ）に示す真理
表のごとく動作を行うことになる。
ＨＺＰ2にローレベル電位が印加されると、ノードＮ2の
電位がローレベルとなり、すべてのトランジスタＱ1’
〜Ｑn’が同時にオンとなる。この場合も、トランジス
タＱ1’〜Ｑn’のコレクターエミッタ間電圧ＶCEは０．
２Ｖ程度であり、従って、すべての制御端子ＴＳ1、Ｔ
Ｓ2、…、ＴＳnは強制的にハイレベルにクランプされる
ことになる。この結果、トライステートＣＭＯＳ回路Ｔ
1’、Ｔ2’、…、Ｔn’は、入力端子ＩＮ1、ＩＮ2、
…、ＩＮnの電位に関係なく、すべてハイインピーダン
ス状態となる。他方、ハイインピーダンス設定用パッド
ＨＺＰ2がオープン状態になると、抵抗Ｒ2によりノード
Ｎ2は電源電位ＶDDとなり、この結果、トランジスタ
Ｑ1’、Ｑ2’、…、Ｑn’はすべてオフ状態となる。従
って、この場合、図４の回路は図５の（Ｂ）に示す真理
表のごとく動作を行うことになる。
【００１５】図６は図４のＰＮＰバイポーラトランジス
タを示すレイアウト図である。図６においてもＰ-型半
導体基板１上にＰウエル２及びＮウエル３を設けたＣＭ
ＯＳ基板を示している。Ｐウエル２には、ソースＳ（Ｎ
+）、ドレインＤ（Ｎ+）及びゲートＧよりなるＮチャネ
ルＭＯＳトランジスタが形成され、その周りにチャネル
ストッパＳＰが形成されている。ＰＮＰバイポーラトラ
ンジスタもＭＯＳトランジスタの基本パターンを用い、
最小寸法で構成する。つまり、Ｎウエル３において、Ｍ
ＯＳトランジスタのドレイン領域（Ｐ+）をコレクタＣ
とし、Ｎウエル３にさらに形成したＮ+領域をベースＢ
とし、チャネルストッパ領域をエミッタＥとする。この
ように構成されたバイポーラトランジスタはゲインを有
し、ｈfeを２０以上に確保でき、パイポーラトランジス
タのオン時のコレクターエミッタ間電圧ＶCEを０．２Ｖ
程度にすることができる。従って、パイポーラトランジ
スタのオン時には、制御端子ＴＳiをＶDD−０．２Ｖに
クランプできる。
タを示すレイアウト図である。図６においてもＰ-型半
導体基板１上にＰウエル２及びＮウエル３を設けたＣＭ
ＯＳ基板を示している。Ｐウエル２には、ソースＳ（Ｎ
+）、ドレインＤ（Ｎ+）及びゲートＧよりなるＮチャネ
ルＭＯＳトランジスタが形成され、その周りにチャネル
ストッパＳＰが形成されている。ＰＮＰバイポーラトラ
ンジスタもＭＯＳトランジスタの基本パターンを用い、
最小寸法で構成する。つまり、Ｎウエル３において、Ｍ
ＯＳトランジスタのドレイン領域（Ｐ+）をコレクタＣ
とし、Ｎウエル３にさらに形成したＮ+領域をベースＢ
とし、チャネルストッパ領域をエミッタＥとする。この
ように構成されたバイポーラトランジスタはゲインを有
し、ｈfeを２０以上に確保でき、パイポーラトランジス
タのオン時のコレクターエミッタ間電圧ＶCEを０．２Ｖ
程度にすることができる。従って、パイポーラトランジ
スタのオン時には、制御端子ＴＳiをＶDD−０．２Ｖに
クランプできる。
【００１６】
【発明の効果】以上説明したように本発明によれば、複
数のトライステート出力回路のハイインピーダンス状態
を容易にかつ完全にテストできる。
数のトライステート出力回路のハイインピーダンス状態
を容易にかつ完全にテストできる。
【図１】本発明に係る半導体装置の第１の実施例を示す
回路図である。
回路図である。
【図２】図１のトライステート出力回路の回路図及び真
理表である。
理表である。
【図３】図１のバイポーラトランジスタのレイアウト図
である。
である。
【図４】本発明に係る半導体装置の第２の実施例を示す
回路図である。
回路図である。
【図５】図４のトライステート出力回路の回路図及び真
理表である。
理表である。
【図６】図４のバイポーラトランジスタのレイアウト図
である。
である。
【図７】従来の半導体装置を示す回路図である。
【図８】図７のトライステート出力回路の回路図及び真
理表である。
理表である。
Ｔ1、Ｔ2、…、Ｔ1’、Ｔ2’、…トライステートＣＭＯ
Ｓ出力回路 ＴＳ1、ＴＳ2…制御端子 ＩＮ1、ＩＮ2…入力端子 ＯＵＴ1、ＯＵＴ2…出力端子 Ｑ1、Ｑ2…ＮＰＮトランジスタ Ｑ1’、Ｑ2’…ＰＮＰトランジスタ ＣＮＴ1、ＣＮＴ2…制御回路 ＨＺＰ1、ＨＺＰ2…ハイインピーダンス用パッド
Ｓ出力回路 ＴＳ1、ＴＳ2…制御端子 ＩＮ1、ＩＮ2…入力端子 ＯＵＴ1、ＯＵＴ2…出力端子 Ｑ1、Ｑ2…ＮＰＮトランジスタ Ｑ1’、Ｑ2’…ＰＮＰトランジスタ ＣＮＴ1、ＣＮＴ2…制御回路 ＨＺＰ1、ＨＺＰ2…ハイインピーダンス用パッド
Claims (4)
- 【請求項１】 制御信号に応答して出力をハイインピー
ダンスにするＣＭＯＳトライステート出力回路と、 強制ハイインピーダンス設定信号に応答して前記制御信
号を強制的に一定電圧にクランプして前記ＣＭＯＳトラ
イステート出力回路をハイインピーダンスするバイポー
ラトランジスタと を具備し、 前記バイポーラトランジスタはＣＭＯＳトラジスタの一
導電型ＭＯＳトランジスタ能動領域と素子分離領域とに
またがって形成された半導体装置 。 - 【請求項２】 前記バイポーラトランジスタは、前記Ｃ
ＭＯＳトラジスタのウエル領域をベースとし、ドレイン
領域をコレクタとし、チャネルストッパ領域をエミッタ
とし、 前記強制ハイインピーダンス設定信号を前記ベースに印
加し、前記コレクタを前記ＣＭＯＳトライステート出力
回路の制御端子に接続し、前記エミッタを電源端子に接
続した 請求項１に記載の半導体装置。 - 【請求項３】 前記制御信号が低レベルのときに前記Ｃ
ＭＯＳトライステート出力回路はハイインピーダンスと
なり、 前記バイポーラトランジスタは、前記ＣＭＯＳトラジス
タのＰ型ウエル領域をベースとし、該Ｐ型ウエル領域に
形成されたＮ型ドレイン領域をコレクタとし、該Ｐ型ウ
エルのＮ型チャネルストッパ領域をエミッタとするＮＰ
Ｎ型であり、 前記強制ハイインピーダンス設定信号を前記ベースに印
加し、前記コレクタを前記ＣＭＯＳトライステート出力
回路の制御端子に接続し、前記エミッタを前記低レベル
のために電源端子に接続し、 前記強制ハイインピーダンス設定信号を発生する制御回
路は、 前記電源端子と前記ＮＰＮ型バイポーラトランジスタの
ベースとの間に接続された抵抗と、 該ＮＰＮ型バイポーラトランジスタのベースに接続され
たパッドと を具備する請求項１に記載の半導体装置。 - 【請求項４】 前記制御信号が高レベルのときに前記Ｃ
ＭＯＳトライステート出力回路はハイインピーダンスと
なり、 前記バイポーラトランジスタは、前記ＣＭＯＳトラジス
タのＮ型ウエル領域をベースとし、該Ｎ型ウエル領域に
形成されたＰ型ドレイン領域をコレクタとし、該Ｎ型ウ
エルのＰ型チャネルストッパ領域をエミッタとするＰＮ
Ｐ型であり、 前記強制ハイインピーダンス設定信号を前記ベースに印
加し、前記コレクタを前記ＣＭＯＳトライステート出力
回路の制御端子に接続し、前記エミッタを前記高レベル
のために電源端子に接続し、 前記強制ハイインピーダンス設定信号を発生する制御回
路は、 前記電源端子と前記ＰＮＰ型バイポーラトランジスタの
ベースとの間に接続された抵抗と、 該ＰＮＰ型バイポーラトランジスタのベースに接続され
たパッドと を具備する請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5342448A JP2626538B2 (ja) | 1993-12-13 | 1993-12-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5342448A JP2626538B2 (ja) | 1993-12-13 | 1993-12-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07167919A JPH07167919A (ja) | 1995-07-04 |
| JP2626538B2 true JP2626538B2 (ja) | 1997-07-02 |
Family
ID=18353824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5342448A Expired - Lifetime JP2626538B2 (ja) | 1993-12-13 | 1993-12-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626538B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012120619A1 (ja) * | 2011-03-07 | 2012-09-13 | 富士通株式会社 | 集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01235873A (ja) * | 1988-03-16 | 1989-09-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2935294B2 (ja) * | 1991-07-02 | 1999-08-16 | 日本電気株式会社 | 半導体集積回路 |
-
1993
- 1993-12-13 JP JP5342448A patent/JP2626538B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07167919A (ja) | 1995-07-04 |
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