JP2626538B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2626538B2 JP2626538B2 JP5342448A JP34244893A JP2626538B2 JP 2626538 B2 JP2626538 B2 JP 2626538B2 JP 5342448 A JP5342448 A JP 5342448A JP 34244893 A JP34244893 A JP 34244893A JP 2626538 B2 JP2626538 B2 JP 2626538B2
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- Japan
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- high impedance
- bipolar transistor
- cmos
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- transistor
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- Logic Circuits (AREA)
Description
【0001】
【産業上の利用分野】本発明は半導体装置、特に、複数
のトライステート出力回路を備えた半導体装置に関す
る。
のトライステート出力回路を備えた半導体装置に関す
る。
【0002】
【従来の技術】従来の複数のトライステート出力回路を
備えた半導体装置を図7に示す。すなわち、複数のトラ
イステートCMOS出力回路T1、T2、…、Tnは出力
端子OUT1、OUT2、…、OUTnに接続されてお
り、各トライステートCMOS出力回路T1、T2、…、
Tnは制御端子TS1、TS2、…、TSn及び入力端子I
N1、IN2、…、INnを有する。この場合、各トライ
ステートCMOS出力回路Ti(i=1、2、…、n)
は、図8の(A)に示すごとく、電源端子VDD、GND
間に接続されたPチャネルMOSトランジスタQ1及び
NチャネルMOSトランジスタQ2、Pチャネルトラン
ジスタQ1を制御するナンド回路G1、Nチャネルトラン
ジスタQ2を制御するノア回路G2、及びインバータI1
を有する。従って、図8の(B)を示すごとく、制御端
子TSiの電位がローレベル(L)のときには、出力端
子OUTiはハイインピーダンス(HZ)状態となる。
他方、制御端子TSiの電位がハイレベル(H)のとき
は、出力端子OUTiの電位は入力端子INiの反転電位
となる。
備えた半導体装置を図7に示す。すなわち、複数のトラ
イステートCMOS出力回路T1、T2、…、Tnは出力
端子OUT1、OUT2、…、OUTnに接続されてお
り、各トライステートCMOS出力回路T1、T2、…、
Tnは制御端子TS1、TS2、…、TSn及び入力端子I
N1、IN2、…、INnを有する。この場合、各トライ
ステートCMOS出力回路Ti(i=1、2、…、n)
は、図8の(A)に示すごとく、電源端子VDD、GND
間に接続されたPチャネルMOSトランジスタQ1及び
NチャネルMOSトランジスタQ2、Pチャネルトラン
ジスタQ1を制御するナンド回路G1、Nチャネルトラン
ジスタQ2を制御するノア回路G2、及びインバータI1
を有する。従って、図8の(B)を示すごとく、制御端
子TSiの電位がローレベル(L)のときには、出力端
子OUTiはハイインピーダンス(HZ)状態となる。
他方、制御端子TSiの電位がハイレベル(H)のとき
は、出力端子OUTiの電位は入力端子INiの反転電位
となる。
【0003】図7の半導体装置におけるハイインピーダ
ンス状態を完全にテストする場合には、内部の論理回路
により、各制御端子TS1、TS2、…、TSnがローレ
ベルとなるような入力条件をテストパターン上で設定
し、また、入力端子IN1、IN2、…、INnにハイレ
ベル、ローレベルに印加していた。
ンス状態を完全にテストする場合には、内部の論理回路
により、各制御端子TS1、TS2、…、TSnがローレ
ベルとなるような入力条件をテストパターン上で設定
し、また、入力端子IN1、IN2、…、INnにハイレ
ベル、ローレベルに印加していた。
【0004】
【発明が解決しようとする課題】しかしながら、ゲート
アレイ(ASIC)に代表される少量多品種品において
は、各製品毎にテストパターンを調査してハイインピー
ダンス状態を生成しなければならず、従って、テストパ
ターンの自動作成ができないために人手によるテストパ
ターンの生成が必要となる。この結果、テストパターン
が再現不充分であると、ハイインピーダンス状態の完全
なテストが不可能となるという課題があった。従って、
本発明の目的は、複数のトライステート出力回路を備え
た半導体装置において、ハイインピーダンス状態の完全
なテストを容易にすることにある。
アレイ(ASIC)に代表される少量多品種品において
は、各製品毎にテストパターンを調査してハイインピー
ダンス状態を生成しなければならず、従って、テストパ
ターンの自動作成ができないために人手によるテストパ
ターンの生成が必要となる。この結果、テストパターン
が再現不充分であると、ハイインピーダンス状態の完全
なテストが不可能となるという課題があった。従って、
本発明の目的は、複数のトライステート出力回路を備え
た半導体装置において、ハイインピーダンス状態の完全
なテストを容易にすることにある。
【0005】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、制御端子及び入力端子を有し、この制御
端子の電位が第1の電位のときにハイインピーダンス状
態となり、制御端子の電位が第2の電位のときに入力端
子の電位に応じた状態となる複数のトライステート出力
回路と、各トライステート出力回路の制御端子と第1の
電位を有する端子との間に接続された複数のスイッチン
グ素子と、複数のスイッチング素子を同時にオン、オフ
する制御手段とを具備するものである。
めに本発明は、制御端子及び入力端子を有し、この制御
端子の電位が第1の電位のときにハイインピーダンス状
態となり、制御端子の電位が第2の電位のときに入力端
子の電位に応じた状態となる複数のトライステート出力
回路と、各トライステート出力回路の制御端子と第1の
電位を有する端子との間に接続された複数のスイッチン
グ素子と、複数のスイッチング素子を同時にオン、オフ
する制御手段とを具備するものである。
【0006】
【作用】上述の手段によれば、制御手段によりスイッチ
ング素子を同時にオンにすることにより、トライステー
ト出力回路のハイインピーダンス状態の完全なテストが
容易に行われることになる。
ング素子を同時にオンにすることにより、トライステー
ト出力回路のハイインピーダンス状態の完全なテストが
容易に行われることになる。
【0007】
【実施例】図1は本発明に係る半導体装置の第1の実施
例を示す回路図である。図1においては各トライステー
トCMOS出力回路T1、T2、…、Tnの制御端子T
S1、TS2、…、TSnと、接地電位GNDとの間に
は、NPNバイポーラトランジスタQ1、Q2、…、Qn
が接続されており、さらに、これらNPNバイポーラト
ランジスタQ1、Q2、…、Qnは1つの制御回路CNT1
によって共通に制御される。従って、図2の(A)に示
すごとく、各トライステートCMOS出力回路Tiは、
図7の(A)と同一であるが、制御端子TSiには、N
PNバイポーラトランジスタQiが接続されている。
例を示す回路図である。図1においては各トライステー
トCMOS出力回路T1、T2、…、Tnの制御端子T
S1、TS2、…、TSnと、接地電位GNDとの間に
は、NPNバイポーラトランジスタQ1、Q2、…、Qn
が接続されており、さらに、これらNPNバイポーラト
ランジスタQ1、Q2、…、Qnは1つの制御回路CNT1
によって共通に制御される。従って、図2の(A)に示
すごとく、各トライステートCMOS出力回路Tiは、
図7の(A)と同一であるが、制御端子TSiには、N
PNバイポーラトランジスタQiが接続されている。
【0008】制御回路CNT1は、接地電位GNDとノ
ードN1との間に接続された抵抗R1、及びノードN1に
接続されたハイインピーダンス設定用パッドHZP1を
有する。
ードN1との間に接続された抵抗R1、及びノードN1に
接続されたハイインピーダンス設定用パッドHZP1を
有する。
【0009】従って、ハイインピーダンス設定用パッド
HZP1にハイレベル電位が印加されると、ノードN1の
電位がハイレベルとなり、すべてのトランジスタQ1〜
Qnが同時にオンとなる。この場合、トランジスタQ1〜
Qnのコレクターエミッタ間電圧VCEは0.2V程度で
あり、従って、すべての制御端子TS1、TS2、…、T
Snは強制的にローレベルにクランプされることにな
る。この結果、トライステートCMOS回路T1、T2、
…、Tnは、入力端子IN1、IN2、…、INnの電位に
関係なく、すべてハイインピーダンス状態となる。他
方、ハイインピーダンス設定用パッドHZP1がオープ
ン状態になると、抵抗R1によりノードN1は接地電位G
NDとなり、この結果、トランジスタQ1、Q2、…、Q
nはすべてオフ状態となる。従って、この場合、図1の
回路は図7の回路と同一動作を行うことになる。図1の
動作を真理表で表わすと、図2の(B)のごとくなる。
HZP1にハイレベル電位が印加されると、ノードN1の
電位がハイレベルとなり、すべてのトランジスタQ1〜
Qnが同時にオンとなる。この場合、トランジスタQ1〜
Qnのコレクターエミッタ間電圧VCEは0.2V程度で
あり、従って、すべての制御端子TS1、TS2、…、T
Snは強制的にローレベルにクランプされることにな
る。この結果、トライステートCMOS回路T1、T2、
…、Tnは、入力端子IN1、IN2、…、INnの電位に
関係なく、すべてハイインピーダンス状態となる。他
方、ハイインピーダンス設定用パッドHZP1がオープ
ン状態になると、抵抗R1によりノードN1は接地電位G
NDとなり、この結果、トランジスタQ1、Q2、…、Q
nはすべてオフ状態となる。従って、この場合、図1の
回路は図7の回路と同一動作を行うことになる。図1の
動作を真理表で表わすと、図2の(B)のごとくなる。
【0010】図3は図1のNPNバイポーラトランジス
タを示すレイアウト図である。図3はP-型半導体基板
1上にPウエル2及びNウエル3を設けたCMOS基板
を示している。Nウエル3には、ソースS(P+)、ド
レインD(P+)及びゲートGよりなるPチャネルMO
Sトランジスタが形成され、その周りにチャネルストッ
パSPが形成されている。NPNバイポーラトランジス
タもMOSトランジスタの基本パターンを用い、最小寸
法で構成する。つまり、Pウエル2において、MOSト
ランジスタのドレイン領域(N+)をコレクタCとし、
Pウエル2にさらに形成したP+領域をベースBとし、
チャネルストッパ領域をエミッタEとする。このように
構成されたバイポーラトランジスタはゲインを有し、h
feを20以上に確保でき、パイポーラトランジスタのオ
ン時のコレクターエミッタ間電圧VCEを0.2V程度に
することができる。従って、パイポーラトランジスタの
オン時には、制御端子TSiを0.2Vにクランプでき
る。
タを示すレイアウト図である。図3はP-型半導体基板
1上にPウエル2及びNウエル3を設けたCMOS基板
を示している。Nウエル3には、ソースS(P+)、ド
レインD(P+)及びゲートGよりなるPチャネルMO
Sトランジスタが形成され、その周りにチャネルストッ
パSPが形成されている。NPNバイポーラトランジス
タもMOSトランジスタの基本パターンを用い、最小寸
法で構成する。つまり、Pウエル2において、MOSト
ランジスタのドレイン領域(N+)をコレクタCとし、
Pウエル2にさらに形成したP+領域をベースBとし、
チャネルストッパ領域をエミッタEとする。このように
構成されたバイポーラトランジスタはゲインを有し、h
feを20以上に確保でき、パイポーラトランジスタのオ
ン時のコレクターエミッタ間電圧VCEを0.2V程度に
することができる。従って、パイポーラトランジスタの
オン時には、制御端子TSiを0.2Vにクランプでき
る。
【0011】図4は本発明に係る半導体装置の第2の実
施例を示す回路図である。図4においては、各トライス
テートCMOS出力回路T1'、T2'、…、Tn'が図1の
トライステートCMOS出力回路T1、T2、…、Tnと
異なる。すなわち、図5の(A)に示すごとく、ナンド
回路G1側に入力端子INiが接続され、ノア回路G2側
に制御端子TSiが接続されている。従って、図5の
(B)を示すごとく、制御端子TSiの電位がハイレベ
ル(H)のときには、出力端子OUTiはハイインピー
ダンス(HZ)状態となる。他方、制御端子TSiの電
位がローレベル(L)のときは、出力端子OUTiの電
位は入力端子INiの反転電位となる。
施例を示す回路図である。図4においては、各トライス
テートCMOS出力回路T1'、T2'、…、Tn'が図1の
トライステートCMOS出力回路T1、T2、…、Tnと
異なる。すなわち、図5の(A)に示すごとく、ナンド
回路G1側に入力端子INiが接続され、ノア回路G2側
に制御端子TSiが接続されている。従って、図5の
(B)を示すごとく、制御端子TSiの電位がハイレベ
ル(H)のときには、出力端子OUTiはハイインピー
ダンス(HZ)状態となる。他方、制御端子TSiの電
位がローレベル(L)のときは、出力端子OUTiの電
位は入力端子INiの反転電位となる。
【0012】また、図4においては、各トライステート
CMOS出力回路T1’、T2’、…、Tn’の制御端子
TS1、TS2、…、TSnと、電源電位VDDとの間に
は、PNPバイポーラトランジスタQ1’、Q2’、…、
Qn’が接続されており、さらに、これらPNPバイポ
ーラトランジスタQ1’、Q2’、…、Qn’は1つの制
御回路CNT2によって共通に制御される。従って、図
5の(A)に示すごとく、各トライステートCMOS出
力回路Ti’は、制御端子TSi’には、PNPバイポー
ラトランジスタQi’が接続されている。
CMOS出力回路T1’、T2’、…、Tn’の制御端子
TS1、TS2、…、TSnと、電源電位VDDとの間に
は、PNPバイポーラトランジスタQ1’、Q2’、…、
Qn’が接続されており、さらに、これらPNPバイポ
ーラトランジスタQ1’、Q2’、…、Qn’は1つの制
御回路CNT2によって共通に制御される。従って、図
5の(A)に示すごとく、各トライステートCMOS出
力回路Ti’は、制御端子TSi’には、PNPバイポー
ラトランジスタQi’が接続されている。
【0013】制御回路CNT2は、電源電位VDDとノー
ドN2との間に接続された抵抗R2、及びノードN2に接
続されたハイインピーダンス設定用パッドHZP2を有
する。
ドN2との間に接続された抵抗R2、及びノードN2に接
続されたハイインピーダンス設定用パッドHZP2を有
する。
【0014】従って、ハイインピーダンス設定用パッド
HZP2にローレベル電位が印加されると、ノードN2の
電位がローレベルとなり、すべてのトランジスタQ1’
〜Qn’が同時にオンとなる。この場合も、トランジス
タQ1’〜Qn’のコレクターエミッタ間電圧VCEは0.
2V程度であり、従って、すべての制御端子TS1、T
S2、…、TSnは強制的にハイレベルにクランプされる
ことになる。この結果、トライステートCMOS回路T
1’、T2’、…、Tn’は、入力端子IN1、IN2、
…、INnの電位に関係なく、すべてハイインピーダン
ス状態となる。他方、ハイインピーダンス設定用パッド
HZP2がオープン状態になると、抵抗R2によりノード
N2は電源電位VDDとなり、この結果、トランジスタ
Q1’、Q2’、…、Qn’はすべてオフ状態となる。従
って、この場合、図4の回路は図5の(B)に示す真理
表のごとく動作を行うことになる。
HZP2にローレベル電位が印加されると、ノードN2の
電位がローレベルとなり、すべてのトランジスタQ1’
〜Qn’が同時にオンとなる。この場合も、トランジス
タQ1’〜Qn’のコレクターエミッタ間電圧VCEは0.
2V程度であり、従って、すべての制御端子TS1、T
S2、…、TSnは強制的にハイレベルにクランプされる
ことになる。この結果、トライステートCMOS回路T
1’、T2’、…、Tn’は、入力端子IN1、IN2、
…、INnの電位に関係なく、すべてハイインピーダン
ス状態となる。他方、ハイインピーダンス設定用パッド
HZP2がオープン状態になると、抵抗R2によりノード
N2は電源電位VDDとなり、この結果、トランジスタ
Q1’、Q2’、…、Qn’はすべてオフ状態となる。従
って、この場合、図4の回路は図5の(B)に示す真理
表のごとく動作を行うことになる。
【0015】図6は図4のPNPバイポーラトランジス
タを示すレイアウト図である。図6においてもP-型半
導体基板1上にPウエル2及びNウエル3を設けたCM
OS基板を示している。Pウエル2には、ソースS(N
+)、ドレインD(N+)及びゲートGよりなるNチャネ
ルMOSトランジスタが形成され、その周りにチャネル
ストッパSPが形成されている。PNPバイポーラトラ
ンジスタもMOSトランジスタの基本パターンを用い、
最小寸法で構成する。つまり、Nウエル3において、M
OSトランジスタのドレイン領域(P+)をコレクタC
とし、Nウエル3にさらに形成したN+領域をベースB
とし、チャネルストッパ領域をエミッタEとする。この
ように構成されたバイポーラトランジスタはゲインを有
し、hfeを20以上に確保でき、パイポーラトランジス
タのオン時のコレクターエミッタ間電圧VCEを0.2V
程度にすることができる。従って、パイポーラトランジ
スタのオン時には、制御端子TSiをVDD−0.2Vに
クランプできる。
タを示すレイアウト図である。図6においてもP-型半
導体基板1上にPウエル2及びNウエル3を設けたCM
OS基板を示している。Pウエル2には、ソースS(N
+)、ドレインD(N+)及びゲートGよりなるNチャネ
ルMOSトランジスタが形成され、その周りにチャネル
ストッパSPが形成されている。PNPバイポーラトラ
ンジスタもMOSトランジスタの基本パターンを用い、
最小寸法で構成する。つまり、Nウエル3において、M
OSトランジスタのドレイン領域(P+)をコレクタC
とし、Nウエル3にさらに形成したN+領域をベースB
とし、チャネルストッパ領域をエミッタEとする。この
ように構成されたバイポーラトランジスタはゲインを有
し、hfeを20以上に確保でき、パイポーラトランジス
タのオン時のコレクターエミッタ間電圧VCEを0.2V
程度にすることができる。従って、パイポーラトランジ
スタのオン時には、制御端子TSiをVDD−0.2Vに
クランプできる。
【0016】
【発明の効果】以上説明したように本発明によれば、複
数のトライステート出力回路のハイインピーダンス状態
を容易にかつ完全にテストできる。
数のトライステート出力回路のハイインピーダンス状態
を容易にかつ完全にテストできる。
【図1】本発明に係る半導体装置の第1の実施例を示す
回路図である。
回路図である。
【図2】図1のトライステート出力回路の回路図及び真
理表である。
理表である。
【図3】図1のバイポーラトランジスタのレイアウト図
である。
である。
【図4】本発明に係る半導体装置の第2の実施例を示す
回路図である。
回路図である。
【図5】図4のトライステート出力回路の回路図及び真
理表である。
理表である。
【図6】図4のバイポーラトランジスタのレイアウト図
である。
である。
【図7】従来の半導体装置を示す回路図である。
【図8】図7のトライステート出力回路の回路図及び真
理表である。
理表である。
T1、T2、…、T1’、T2’、…トライステートCMO
S出力回路 TS1、TS2…制御端子 IN1、IN2…入力端子 OUT1、OUT2…出力端子 Q1、Q2…NPNトランジスタ Q1’、Q2’…PNPトランジスタ CNT1、CNT2…制御回路 HZP1、HZP2…ハイインピーダンス用パッド
S出力回路 TS1、TS2…制御端子 IN1、IN2…入力端子 OUT1、OUT2…出力端子 Q1、Q2…NPNトランジスタ Q1’、Q2’…PNPトランジスタ CNT1、CNT2…制御回路 HZP1、HZP2…ハイインピーダンス用パッド
Claims (4)
- 【請求項1】 制御信号に応答して出力をハイインピー
ダンスにするCMOSトライステート出力回路と、 強制ハイインピーダンス設定信号に応答して前記制御信
号を強制的に一定電圧にクランプして前記CMOSトラ
イステート出力回路をハイインピーダンスするバイポー
ラトランジスタと を具備し、 前記バイポーラトランジスタはCMOSトラジスタの一
導電型MOSトランジスタ能動領域と素子分離領域とに
またがって形成された半導体装置 。 - 【請求項2】 前記バイポーラトランジスタは、前記C
MOSトラジスタのウエル領域をベースとし、ドレイン
領域をコレクタとし、チャネルストッパ領域をエミッタ
とし、 前記強制ハイインピーダンス設定信号を前記ベースに印
加し、前記コレクタを前記CMOSトライステート出力
回路の制御端子に接続し、前記エミッタを電源端子に接
続した 請求項1に記載の半導体装置。 - 【請求項3】 前記制御信号が低レベルのときに前記C
MOSトライステート出力回路はハイインピーダンスと
なり、 前記バイポーラトランジスタは、前記CMOSトラジス
タのP型ウエル領域をベースとし、該P型ウエル領域に
形成されたN型ドレイン領域をコレクタとし、該P型ウ
エルのN型チャネルストッパ領域をエミッタとするNP
N型であり、 前記強制ハイインピーダンス設定信号を前記ベースに印
加し、前記コレクタを前記CMOSトライステート出力
回路の制御端子に接続し、前記エミッタを前記低レベル
のために電源端子に接続し、 前記強制ハイインピーダンス設定信号を発生する制御回
路は、 前記電源端子と前記NPN型バイポーラトランジスタの
ベースとの間に接続された抵抗と、 該NPN型バイポーラトランジスタのベースに接続され
たパッドと を具備する請求項1に記載の半導体装置。 - 【請求項4】 前記制御信号が高レベルのときに前記C
MOSトライステート出力回路はハイインピーダンスと
なり、 前記バイポーラトランジスタは、前記CMOSトラジス
タのN型ウエル領域をベースとし、該N型ウエル領域に
形成されたP型ドレイン領域をコレクタとし、該N型ウ
エルのP型チャネルストッパ領域をエミッタとするPN
P型であり、 前記強制ハイインピーダンス設定信号を前記ベースに印
加し、前記コレクタを前記CMOSトライステート出力
回路の制御端子に接続し、前記エミッタを前記高レベル
のために電源端子に接続し、 前記強制ハイインピーダンス設定信号を発生する制御回
路は、 前記電源端子と前記PNP型バイポーラトランジスタの
ベースとの間に接続された抵抗と、 該PNP型バイポーラトランジスタのベースに接続され
たパッドと を具備する請求項1に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5342448A JP2626538B2 (ja) | 1993-12-13 | 1993-12-13 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5342448A JP2626538B2 (ja) | 1993-12-13 | 1993-12-13 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07167919A JPH07167919A (ja) | 1995-07-04 |
JP2626538B2 true JP2626538B2 (ja) | 1997-07-02 |
Family
ID=18353824
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5342448A Expired - Lifetime JP2626538B2 (ja) | 1993-12-13 | 1993-12-13 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2626538B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012120619A1 (ja) * | 2011-03-07 | 2012-09-13 | 富士通株式会社 | 集積回路 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01235873A (ja) * | 1988-03-16 | 1989-09-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JP2935294B2 (ja) * | 1991-07-02 | 1999-08-16 | 日本電気株式会社 | 半導体集積回路 |
-
1993
- 1993-12-13 JP JP5342448A patent/JP2626538B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07167919A (ja) | 1995-07-04 |
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