JP2826404B2 - 半導体集積回路装置及び半導体集積回路装置のバーンイン試験方法 - Google Patents

半導体集積回路装置及び半導体集積回路装置のバーンイン試験方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はＢｉ−ＣＭＯＳ構造の
半導体集積回路装置に関する。
【０００２】
【従来の技術】図７は従来のＢｉ−ＣＭＯＳ構造の半導
体集積回路装置の構成を示す説明図である。同図に示す
ように、同一半導体チップ１上にＣＭＯＳ回路部２とバ
イポーラ回路部３とがそれぞれ独立して形成される。Ｃ
ＭＯＳ回路部２の電源電圧供給部ＶＣは電源ライン５を
介して半導体チップ１上に形成された電源パッド７に接
続され、バイポーラ回路部３の電源電圧供給部ＶＣは電
源ライン４を介して半導体チップ１上に形成された電源
パッド６に接続される。電源パッド６及び７はそれぞれ
ワイヤ８及び９を介して共通に外部電源電圧ピン１０に
接続される。
【０００３】このような構成において、外部電源電圧ピ
ン１０より供給される電源電圧はワイヤ８及び９を介し
て電源パッド６及び７にそれぞれ印加され、さらに、電
源ライン４及び５それぞれを介して、バイポーラ回路部
３及びＣＭＯＳ回路部２それぞれの電源電圧供給部ＶＣ
に供給される。つまり、外部電源電圧ピン１０から供給
される電源電圧はＣＭＯＳ回路部２及びバイポーラ回路
部３の電源電圧として、同一条件で共通に給電される。
【０００４】
【発明が解決しようとする課題】従来のＢｉ−ＣＭＯＳ
構造の半導体集積回路装置は以上のように構成されてお
り、ＣＭＯＳ回路部２及びバイポーラ回路部３で共通に
１つの外部電源電圧ピン１０を設け、この外部電源電圧
ピン１０から同一条件の電源電圧をＣＭＯＳ回路部２及
びバイポーラ回路部３の電源電圧供給部ＶＣに供給する
のが一般的であった。
【０００５】ところで、比較的消費電力の大きいバイポ
ーラ回路部３を低消費電圧駆動にする目的等から、バイ
ポーラ回路部３をＣＭＯＳ回路部２をよりも低い電源電
圧で駆動することが要求される場合がある。
【０００６】また、バーンイン試験において、試験を有
効に行うためには、ＣＭＯＳ回路部２とバイポーラ回路
部３とを異なる電源電圧で動作させて試験を行う必要が
あった。例えば、ＣＭＯＳ回路部２及びバイポーラ回路
部３が共に５Ｖで通常動作する回路であっても、ＣＭＯ
Ｓ回路部２は７Ｖで行うのが望ましく、バイポーラ回路
部３は５Ｖ程度（７Ｖで行うと破壊される場合もある）
で行うのが望ましい。
【０００７】しかしながら、従来の構成では、ＣＭＯＳ
回路部２とバイポーラ回路部３とで電源電圧を違えて同
時に動作させることはできないため、前者の要望を満足
させることはできず、後者のバーンイン試験を実施する
に際しては、ＣＭＯＳ回路部２及びバイポーラ回路部３
のうち、一方の回路を動作停止状態にして、他方の回路
に対し試験を行うしか方法がなく、試験の手間及び時間
がかかりすぎるという問題点があった。
【０００８】また、ＣＭＯＳ回路部２，バイポーラ回路
部３それぞれに専用の外部電源電圧ピンを設ければ、上
記問題は解決するが、複数の外部電源電圧ピンを設ける
のは、外部端子数の増加につながり、集積度等の問題か
ら現実的ではない。
【０００９】この発明は上記問題点を解決するためにな
されたもので、外部電源電圧ピンの数を増やすことな
く、バイポーラ回路部とＣＭＯＳ回路部とで異なる電源
電圧を供給することができるＢｉ−ＣＭＯＳ構成の半導
体集積回路装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明にかかる請求項
１記載の半導体集積回路装置は、半導体チップと、前記
半導体チップ上に形成されたＣＭＯＳ素子を用いて構成
され、外部より得られるデータ信号に基づき制御信号を
出力する制御信号発生部を有するＣＭＯＳ回路部と、前
記半導体チップ上に形成されたバイポーラ素子を用いて
構成されたバイポーラ回路部と、所定の電源電圧が付与
される外部電源端子と、前記半導体チップ上に形成さ
れ、前記ＣＭＯＳ回路部の電源電圧供給部と前記外部電
源端子との間に電気的に介挿された第１の電源パッド
と、前記半導体チップ上に形成され、前記バイポーラ回
路部の電源電圧供給部と前記外部電源端子との間に電気
的に介挿された第２の電源パッドと、前記第１の電源パ
ッドと前記ＣＭＯＳ回路部の電源電圧供給部との間及び
前記第２の電源パッドと前記バイポーラ回路部の電源電
圧供給部との間のうち、少なくとも一方間に設けられ、
前記制御信号を受け、前記制御信号が減圧を指示すると
き前記電源電圧を減圧して得られる電圧を減圧電源電圧
とし、前記制御信号が減圧を指示しないとき前記電源電
圧をそのまま前記減圧電源電圧として、対応の回路部の
前記電源電圧供給部に出力する減圧回路とを備えて構成
される。また、請求項２記載の半導体集積回路装置のバ
ーンイン試験方法は、前記第２の電源パッドと前記バイ
ポーラ回路部の電源電圧供給部との間に設けられる減圧
回路を含んだ請求項１記載の半導体集積回路装置のバー
ンイン試験方法であって、前記外部電源端子に通常より
も高電圧を与え、かつ減圧を指示する前記制御信号が生
成されるように前記データ信号を与えつつ前記半導体集
積回路装置のバーンイン試験を行っている。
【００１１】
【作用】この発明における請求項１記載の半導体集積回
路装置の減圧回路は、第１の電源パッドとＣＭＯＳ回路
部の電源電圧供給部との間及び第２の電源パッドとバイ
ポーラ回路部の電源電圧供給部との間のうち、少なくと
も一方間に設けられ、制御信号に基づき電源電圧あるい
は電源電圧を減圧して得られる電圧を減圧電源電圧とし
て、対応の回路部の電源電圧供給部に出力するため、同
一の外部電源端子から第１及び第２の電源パッドに共通
の電源電圧を付与しても、制御信号に基づきＣＭＯＳ回
路部及びバイポーラ回路部のうち、一方に電源電圧を他
方に減圧電源電圧を与えることができる。この発明にお
ける請求項２記載の半導体集積回路装置のバーンイン試
験方法は、外部電源端子に通常よりも高電圧を与え、か
つ減圧を指示する制御信号が生成されるようにデータ信
号を与えつつ半導体集積回路装置のバーンイン試験を行
うため、ＣＭＯＳ回路部とバイポーラ回路部とで同時に
バーンイン試験を実行することができる。
【００１２】
【実施例】図１はこの発明の一実施例であるのＢｉ−Ｃ
ＭＯＳ構成の半導体集積回路装置の構成を示す説明図で
ある。同図に示すように、減圧回路１１がバイポーラ回
路部３の電源電圧供給部ＶＣと電源パッド６との間に介
挿されており、この減圧回路１１は電源ライン４Ａを介
してバイポーラ回路部３の電源電圧供給部ＶＣに電気的
に接続され、電源ライン４Ｂを介して電源パッド６に接
続される。そして、減圧回路１１はＣＭＯＳ回路部２か
ら出力される減圧回路制御信号ＳＣに基づき、外部電源
電圧ピン１０及び電源パッド６を介して得た電源電圧を
減圧して減圧電源電圧ＤＶをバイポーラ回路部３の電源
電圧供給部ＶＣに出力する。なお、他の構成は図７で示
した従来例と同様であるため、説明は省略する。
【００１３】図２は、減圧回路制御信号ＳＣを発生する
ＣＭＯＳ回路部２内の制御信号発生部の第１の構成を示
すブロック図である。同図に示すように、制御信号発生
部２０は、パルスカウンタ２１、シフトレジスタ２２及
びラッチ２３から構成される。
【００１４】パルスカウンタ２１はクロック信号ＣＬＫ
及びリセット信号ＲＳＴを受け、クロック信号のパルス
数をカウントし、該パルス数が所定パルス数に一致した
ときにのみ、活性状態のカウント出力信号Ｓ２１をラッ
チ２３に出力する。また、活性状態のリセット信号ＲＳ
Ｔを取り込んだ時に、そのパルスカウント値がリセット
される。
【００１５】シフトレジスタ２２は、クロック信号ＣＬ
Ｋ及びデータ信号ＤＴを受け、クロック信号ＣＬＫに同
期して、内部のデータをシフトさせながらデータ信号Ｄ
Ｔを順次シリアルに取り込み、所定ビットの格納データ
として格納する。
【００１６】ラッチ２３は、シフトレジスタ２２の格納
データ及びカウント出力信号Ｓ２１を受け、カウント出
力信号Ｓ２１が活性状態のとき、シフトレジスタ２２の
格納データをラッチデータとして内部に取り込み、カウ
ント出力信号Ｓ２１が非活性状態のとき、シフトレジス
タ２２の格納データを内部に取り込まず、既存のラッチ
データを保持する。そして、このラッチ２３のラッチデ
ータにおける所定の１ビットが減圧回路制御信号ＳＣと
して外部に出力され、他のラッチデータはＣＭＯＳ回路
部２内で用いられる通常のデータとして内部の他の回路
に出力される。
【００１７】このような構成において、あらかじめ、活
性状態のリセット信号ＲＳＴを一度パルスカウンタ２１
に与え、パルスカウント値を初期化した後、リセット信
号ＲＳＴを再び非活性状態にする。
【００１８】そして、クロック信号ＣＬＫに同期して、
データ信号ＤＴを順次シリアルにシフトレジスタ２２に
付与することにより、減圧回路制御信号ＳＣの情報を含
んだデータをシフトレジスタ２２の格納データとして格
納させる。
【００１９】そして、クロック信号ＣＬＫのパルス数が
パルスカウンタ２１でカウントされ、パルスカウンタ２
１が所定のパルス数をカウントする、つまり、シフトレ
ジスタ２２内への格納データの取り込みが確認される
と、パルスカウンタ２１から活性状態のカウント出力信
号Ｓ２１がラッチ２３に付与されることにより、ラッチ
２３にシフトレジスタ２２の格納データが転送される。
そして、ラッチ２３のラッチデータにおける所定の１ビ
ットが減圧回路制御信号ＳＣとして出力される。
【００２０】このように、一度、ラッチ２３にデータが
転送されるとラッチデータは固定され、一定値の減圧回
路制御信号ＳＣが出力され続ける。つまり、活性状態の
リセット信号ＲＳＴがパルスカウンタ２１に付与される
ことにより、パルスカウンタ２１のパルスカウント値が
リセットされ、再びパルスカウンタ２１がクロック信号
ＣＬＫを所定パルス数カウントするまでは、ラッチ２３
内のラッチデータが変更されることなく、減圧回路制御
信号ＳＣは一定値を保つ。
【００２１】図３は、ＣＭＯＳ回路部２内の制御信号発
生部の第２の構成を示すブロック図である。同図に示す
ように、制御信号発生部２０′は、パルスカウンタ２
１、シフトレジスタ２２、ラッチ２３Ａ及び２３Ｂ並び
にラッチセレクタ２４から構成される。
【００２２】パルスカウンタ２１はクロック信号ＣＬＫ
及びリセット信号ＲＳＴを受け、クロック信号ＣＬＫの
パルス数をカウントし、該パルス数が所定パルス数に一
致したときにのみ、活性状態のカウント出力信号Ｓ２１
をラッチセレクタ２４に出力し、それ以外の場合は非活
性状態のカウント出力信号Ｓ２１をラッチセレクタ２４
に出力する。また、活性状態のリセット信号ＲＳＴを取
り込んだ時に、そのパルスカウント値がリセットされ
る。
【００２３】シフトレジスタ２２は、クロック信号ＣＬ
Ｋ及びデータ信号ＤＴを受け、クロック信号ＣＬＫに同
期して、内部のデータをシフトさせながらデータ信号Ｄ
Ｔを順次シリアルに取り込み、所定ビットの格納データ
として格納する。
【００２４】ラッチセレクタ２４はカウント出力信号Ｓ
２１を取り込むとともに、シフトレジスタの格納データ
のうちの所定の２ビットを第１ビット情報ｂ１、第２ビ
ット情報ｂ２として取り込む。
【００２５】そして、第１ビット情報ｂ１に基づき、Ｈ
あるいはＬの減圧回路制御信号ＳＣを出力する。加え
て、第２ビット情報ｂ２に基づき、ラッチ２３Ａ及び２
３Ｂにそれぞれ付与するセレクト信号Ｓ２４Ａ及びＳ２
４Ｂのうち、一方を活性状態、他方を非活性状態にして
出力する。
【００２６】ラッチ２３Ａは、シフトレジスタ２２の格
納データ及びセレクト信号Ｓ２４Ａを受け、セレクト信
号Ｓ２４Ａが活性状態のとき、シフトレジスタ２２の格
納データを、ラッチデータとして内部に取り込み、セレ
クト信号Ｓ２４Ａが非活性状態のとき、シフトレジスタ
２２の格納データを内部に取り込まず、既存のラッチデ
ータを保持する。同様に、ラッチ２３Ｂは、シフトレジ
スタ２２の格納データ及びセレクト信号Ｓ２４Ｂを受
け、セレクト信号Ｓ２４Ｂが活性状態のとき、シフトレ
ジスタ２２の格納データを、ラッチデータとして内部に
取り込み、セレクト信号Ｓ２４Ｂが非活性状態のとき、
シフトレジスタ２２の格納データを内部に取り込まず、
既存のラッチデータを保持する。なお、ラッチ２３Ａ及
び２３ＢにおけるラッチデータはすべてＣＯＭＳ回路部
２内で用いられるデータとして出力される。
【００２７】このような構成において、あらかじめ、活
性状態のリセット信号ＲＳＴを一度パルスカウンタ２１
に与え、パルスカウント値を初期化した後、リセット信
号ＲＳＴを再び非活性状態にする。
【００２８】そして、クロック信号ＣＬＫに同期して、
データ信号ＤＴを順次シリアルにシフトレジスタ２２に
付与することにより、ラッチセレクト情報及び減圧回路
制御信号ＳＣの情報を含んだデータをシフトレジスタ２
２内に格納データとして格納させる。
【００２９】そして、クロック信号ＣＬＫのパルス数が
パルスカウンタ２１でカウントされることにより、シフ
トレジスタ２２内への格納データの格納が確認される。
すると、パルスカウンタ２１から活性状態のカウント出
力信号Ｓ２１がラッチセレクタ２４に付与されることに
より、シフトレジスタ２２内の所定の２ビットが、減圧
回路制御信号ＳＣの情報を第１のビット情報ｂ１とし、
ラッチセレクト情報を第２のビット情報ｂ２として、ラ
ッチセレクタ２４に出力されるとともに、シフトレジス
タ２２の他の格納データがラッチ２３Ａ及び２３Ｂに出
力される。
【００３０】この時、ラッチセレクタ２４は、減圧回路
制御信号ＳＣの情報である第１のビット情報ｂ１に基づ
き、減圧回路制御信号ＳＣを出力するとともに、ラッチ
セレクト情報である第２のビット情報ｂ２に基づき、一
方が活性状態、他方が非活性状態のセレクト信号Ｓ２４
Ａ及びＳ２４Ｂをラッチ２３Ａ及びＳ２３Ｂにそれぞれ
出力する。
【００３１】そして、ラッチ２３Ａ及び２３Ｂのうち、
活性状態のセレクト信号Ｓ２４ＡあるいはＳ２４Ｂを受
けたラッチのみが、シフトレジスタ２２におけるビット
情報ｂ１，ｂ２以外の格納データをラッチデータとして
ラッチする。
【００３２】このように、一度、ラッチセレクタ２４に
減圧回路制御信号ＳＣの情報である第１のビット情報ｂ
１が転送されると、減圧回路制御信号ＳＣは一定値を維
持する。つまり、活性状態のリセット信号ＲＳＴがパル
スカウンタ２１に付与されることにより、パルスカウン
タ２１のカウント値がリセットされ、再びパルスカウン
タ２１がクロック信号ＣＬＫを所定パルス数カウント
し、活性状態のカウント出力信号Ｓ２１をラッチセレク
タ２４に出力するまでは、ラッチセレクタ２４から出力
される減圧回路制御信号ＳＣは変更されることなく維持
される。
【００３３】図４は図１で示した実施例のＢｉ−ＣＭＯ
Ｓ構成の半導体集積回路装置の減圧回路１１の第１の構
成を示す回路図である。同図に示すように、電源，接地
間に抵抗４１、４２及びＮチャネルトランジスタ４３が
直列に介挿される。
【００３４】また、電源はトランスファゲート４４の入
力部Ｉに接続され、抵抗４１，４２間のノードＮ１はト
ランスファゲート４５の入力部Ｉに接続される。そし
て、トランスファゲート４４，４５の出力部Ｏがノード
Ｎ２で共通に接続され、このノードＮ２より得られる電
圧が減圧回路１１の減圧電源電圧ＤＶとなり、バイポー
ラ回路部３の電源電圧供給部ＶＣに付与される。
【００３５】一方、ＣＭＯＳ回路部２から出力される減
圧回路制御信号ＳＣは、トランジスタ４３のゲート、ト
ランスファゲート４４の反転制御部バーＣ及びトランス
ファゲート４５の制御部Ｃに付与され、減圧回路制御信
号ＳＣがインバータ４６を介して得られる反転制御信号
バーＳＣがトランスファゲート４４の制御部Ｃ及びトラ
ンスファゲート４５の反転制御部バーＣに付与される。
【００３６】トランスファゲート４４及び４５はそれぞ
れ、制御部Ｃ（反転制御部バーＣ）にＨ（Ｌ）レベルの
信号が与えられるとオンし、その入力部Ｉに得られる信
号をそのまま出力部Ｏから出力し、制御部Ｃ（反転制御
部バーＣ）にＬ（Ｈ）レベルの信号が与えられるとオフ
し、その入力部Ｉに得られる信号を遮断してその出力部
Ｏをフローティングにする。
【００３７】このような構成において、図４で示した減
圧回路１１は、ＣＭＯＳ回路部２よりＨレベルの減圧回
路制御信号ＳＣ受けると、トランジスタ４３及びトラン
スファゲート４５がオンし、トランスファゲート４４が
オフする。その結果、抵抗４１と抵抗４２とにより電源
電圧Ｖccが分圧して得られるノードＮ１の電位Ｖ１が減
圧回路１１の減圧電源電圧ＤＶとなる。
【００３８】一方、ＣＭＯＳ回路部２よりＬレベルの減
圧回路制御信号ＳＣ受けると、トランジスタ４３及びト
ランスファゲート４５がオフし、トランスファゲート４
４がオンする。その結果、電源電圧Ｖccがそのまま減圧
電源電圧ＤＶとなる。つまり、電源電圧Ｖccはの減圧レ
ベルは０である。また、この時、トランジスタ４３がオ
フするため、抵抗４１、４２及びトランジスタ４３を介
して電源，接地間に余分な電流が流れることはない。
【００３９】このように、図４で示した第１の構成の減
圧回路１１は減圧回路制御信号ＳＣに基づき、その減圧
電源電圧ＤＶとして、電源電圧Ｖccあるいは電源電圧Ｖ
ccより低レベルの電圧Ｖ１を、バイポーラ回路部３に出
力する。なお、図４で用いた抵抗４１及び４２の代わり
にダイオードを用いてもよい。
【００４０】図５は図１で示したＢｉ−ＣＭＯＳ構成の
半導体集積回路装置の減圧回路１１の第２の構成を示す
回路図である。同図に示すように、電源，接地間に抵抗
５１、５２及びＮチャネルトランジスタ５３が直列に介
挿される。また、電源と抵抗５２，トランジスタ５３間
のノードＮ３との間に、直列に接続された抵抗５７、Ｎ
ＰＮバイポーラトランジスタ５８及び抵抗５９が、抵抗
５１及び５２に対し並列に接続され、トランジスタ５８
のゲートが抵抗５１，５２間のノードＮ４に接続され
る。
【００４１】また、電源がトランスファゲート５４の入
力部Ｉに接続され、トランジスタ５８のエミッタと抵抗
５９間のノードＮ５がトランスファゲート５５の入力部
Ｉに接続される。そして、トランスファゲート５４，５
５の出力部ＯがノードＮ６で共通に接続され、このノー
ドＮ６より得られる電圧が減圧回路１１の減圧電源電圧
ＤＶとなり、バイポーラ回路部３の電源電圧供給部ＶＣ
に付与される。
【００４２】一方、ＣＭＯＳ回路部２から出力される減
圧回路制御信号ＳＣは、トランジスタ５３のゲート、ト
ランスファゲート５４の反転制御部バーＣ及びトランス
ファゲート５５の制御部Ｃに付与され、減圧回路制御信
号ＳＣがインバータ５６を介して得られる反転制御信号
バーＳＣがトランスファゲート５４の制御部Ｃ及びトラ
ンスファゲート５５の反転制御部バーＣに付与される。
【００４３】トランスファゲート５４及び５５はそれぞ
れ、制御部Ｃ（反転制御部バーＣ）にＨ（Ｌ）レベルの
信号が与えられるとオンし、その入力部Ｉに得られる信
号をそのまま出力部Ｏから出力し、制御部Ｃ（反転制御
部バーＣ）にＬ（Ｈ）レベルの信号が与えられるとオフ
し、その入力部Ｉに得られる信号を遮断しその出力部Ｏ
をフローティングにする。
【００４４】このような構成において、図５で示した減
圧回路１１は、ＣＭＯＳ回路部２よりＨレベルの減圧回
路制御信号ＳＣを受けると、トランジスタ５３及びトラ
ンスファゲート５５がオンし、トランスファゲート５４
がオフする。その結果、トランジスタ５８のエミッタ出
力であるノードＮ５の電位Ｖ５が減圧回路１１の減圧電
源電圧ＤＶとなる。
【００４５】なお、ノードＮ５の電位Ｖ５はバイポーラ
トランジスタ５８のエミッタ−ベース間電圧をＶBEと
し、抵抗５１及び５２の抵抗値をそれぞれＲ１及びＲ２
とすると、 Ｖ５＝Ｖcc＊Ｒ１／（Ｒ１＋Ｒ２）−ＶBE となり、電源電圧Ｖccより低レベルになる。
【００４６】一方、ＣＭＯＳ回路部２よりＬレベルの減
圧回路制御信号ＳＣを受けると、トランジスタ５３及び
トランスファゲート５５がオフし、トランスファゲート
５４がオンする。その結果、電源電圧Ｖccがそのまま減
圧電源電圧ＤＶとなる。つまり、電源電圧Ｖccの減圧レ
ベルは０となる。この時、トランジスタ５３がオフする
ため、抵抗５１、５２及びトランジスタ５３を介して電
源，接地間に余分な電流が流れることはない。
【００４７】このように、図５で示した第２の構成の減
圧回路１１は減圧回路制御信号ＳＣに基づき、その減圧
電源電圧ＤＶとして，電源電圧Ｖccあるいは電源電圧Ｖ
ccより低レベルの電圧Ｖ５を、バイポーラ回路部３に出
力する。
【００４８】図１〜図５で示した本実施例のＢｉ−ＣＭ
ＯＳ半導体集積回路装置は、従来から存在するＣＭＯＳ
回路部２に与えるデータ信号ＤＴで制御可能な減圧回路
１１を備えているため、バイポーラ回路部３の電源電圧
供給部ＶＣに付与する減圧電源電圧ＤＶを、選択的に、
通常の電源レベルＶccにしたり、通常の電源レベルＶcc
より低レベルの電圧にしたりすることができる。
【００４９】例えば、バイポーラ回路部３に５Ｖ程度の
電源電圧を与え、ＣＭＯＳ回路部２に７Ｖ程度の電源電
圧を与えて最適なバーンイン試験を行いたい場合には、
あらかじめ減圧回路１１を電源電圧Ｖccを５／７に減圧
した減圧電源電圧ＤＶを出力できるように構成する。そ
して、外部電源電圧ピン１０に７Ｖの電源電圧を与え、
減圧回路制御信号ＳＣがＨになるようにＣＭＯＳ回路部
２の制御信号発生部にデータ信号ＤＴを付与すれば、Ｃ
ＭＯＳ回路部２の電源電圧供給部ＶＣに７Ｖの電源電圧
を付与し、バイポーラ回路部３の電源電圧供給部ＶＣに
７Ｖが減圧された５Ｖ程度の減圧電源電圧ＤＶを付与す
ることができる。したがって、バーンイン試験に要する
時間，手間が従来に比べ大幅に軽減される。
【００５０】このように、本実施例のＢｉ−ＣＭＯＳ半
導体集積回路装置は、１つの外部電源電圧ピン１０を介
してＣＭＯＳ回路部２及びバイポーラ回路部３それぞれ
の電源パッド７及び６に、共通の電源電圧Ｖccを与える
従来の構成を変更することなく、ＣＭＯＳ回路部２とバ
イポーラ回路部３とで異なる電源電圧を付与することが
できる。また、減圧回路１１の減圧電源電圧ＤＶの値を
制御する減圧回路制御信号ＳＣの信号値を設定を、ＣＭ
ＯＳ回路部２内で用いられるデータ信号ＤＴを利用して
行うため、減圧回路制御信号ＳＣの信号値設定用に新た
な外部端子を設ける必要はない。
【００５１】また、減圧回路１１から電源電圧Ｖccをそ
のまま減圧電源電圧ＤＶとして出力することにより、従
来同様、ＣＭＯＳ回路部２及びバイポーラ回路部３で共
通の電源電圧を与えることもできる。
【００５２】なお、この実施例では、バイポーラ回路部
３に減圧回路１１を接続した場合を示したが、図６に示
すように、ＣＭＯＳ回路部２に減圧回路１１′を設ける
ことも考えられる。この場合、ＣＭＯＳ回路部２をバイ
ポーラ回路部３よりも低い電源電圧で駆動することがで
きる。もちろん、ＣＭＯＳ回路部２及びバイポーラ回路
部３双方に減圧回路を設けてもよい。
【００５３】また、減圧回路１１として、減圧回路制御
信号ＳＣに基づき、減圧電源電圧として、電源電圧ある
いは電源電圧より低レベルの１種類の電圧のいずれかを
出力する回路を示したが、これに限定されることなく、
電源電圧より低レベルの複数種の電圧のいずれかを減圧
電源電圧として選択的に出力するように構成してもよ
い。
【００５４】
【発明の効果】以上説明したように、この発明によれ
ば、減圧回路は、第１の電源パッドとＣＭＯＳ回路部の
電源電圧供給部との間及び第２の電源パッドとバイポー
ラ回路部の電源電圧供給部との間のうち、少なくとも一
方間に設けられ、制御信号に基づき電源電圧あるいは電
源電圧を減圧して得られる電圧を減圧電源電圧として、
対応の回路部の電源電圧供給部に出力するため、同一の
外部電源端子から第１及び第２の電源パッドに共通に電
源電圧を付与しても、ＣＭＯＳ回路部及びバイポーラ回
路部のうち、制御信号に基づき一方の回路部の電源電圧
供給部に電源電圧を、他方の回路部の電源電圧供給部に
電源電圧とは異なる減圧電源電圧を与えることができ
る。請求項２記載の半導体集積回路装置のバーンイン試
験方法は、外部電源端子に通常よりも高電圧を与え、か
つ減圧を指示する制御信号が生成されるようにデータ信
号を与えつつ半導体集積回路装置のバーンイン試験を行
うため、ＣＭＯＳ回路部とバイポーラ回路部とで同時に
バーンイン試験を実行することにより、バーンイン試験
に要する時間，手間を従来に比べ大幅に軽減することが
できる。
【００５５】その結果、外部電源電圧ピンの数を増やす
ことなく、バイポーラ回路部とＣＭＯＳ回路部とで異な
る電源電圧を供給することができる効果がある。
【図面の簡単な説明】
【図１】この発明の一実施例であるＢｉ−ＣＭＯＳ半導
体集積回路装置を示す説明図である。
【図２】図１で示したＣＭＯＳ回路部における減圧回路
制御信号の生成部の第１の構成を示す回路図である。
【図３】図１で示したＣＭＯＳ回路部における減圧回路
制御信号の生成部の第２の構成を示す回路図である。
【図４】図１で示した減圧回路の第１の構成を示す回路
図である。
【図５】図１で示した減圧回路の第２の構成を示す回路
図である。
【図６】この発明の他の実施例であるＢｉ−ＣＭＯＳ半
導体集積回路装置を示す説明図である。
【図７】従来のＢｉ−ＣＭＯＳ半導体集積回路装置の構
成を示す説明図である。
【符号の説明】
１ 半導体チップ ２ ＣＭＯＳ回路部 ３ バイポーラ回路部 ６，７ 電源パッド １０ 外部電源電圧ピン １１ 減圧回路

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体チップと、 前記半導体チップ上に形成されたＣＭＯＳ素子を用いて
    構成され、外部より得られるデータ信号に基づき制御信
    号を出力する制御信号発生部を有するＣＭＯＳ回路部
    と、 前記半導体チップ上に形成されたバイポーラ素子を用い
    て構成されたバイポーラ回路部と、 所定の電源電圧が付与される外部電源端子と、 前記半導体チップ上に形成され、前記ＣＭＯＳ回路部の
    電源電圧供給部と前記外部電源端子との間に電気的に介
    挿された第１の電源パッドと、 前記半導体チップ上に形成され、前記バイポーラ回路部
    の電源電圧供給部と前記外部電源端子との間に電気的に
    介挿された第２の電源パッドと、 前記第１の電源パッドと前記ＣＭＯＳ回路部の電源電圧
    供給部との間及び前記第２の電源パッドと前記バイポー
    ラ回路部の電源電圧供給部との間のうち、少なくとも一
    方間に設けられ、前記制御信号を受け、前記制御信号が
    減圧を指示するとき前記電源電圧を減圧して得られる電
    圧を減圧電源電圧とし、前記制御信号が減圧を指示しな
    いとき前記電源電圧をそのまま前記減圧電源電圧とし
    て、対応の回路部の前記電源電圧供給部に出力する減圧
    回路とを備えた半導体集積回路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置のバ
    ーンイン試験方法であって、前記減圧回路は、前記第２
    の電源パッドと前記バイポーラ回路部の電源電圧供給部
    との間に設けられる回路を含み、前記外部電源端子に通
    常よりも高電圧を与え、かつ減圧を指示する前記制御信
    号が生成されるように前記データ信号を与えつつ前記半
    導体集積回路装置のバーンイン試験を行うことを特徴と
    するバーンイン試験方法。
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