JP3058203U - ラッチアップのない完全に保護されたcmosオンチップesd保護回路 - Google Patents
ラッチアップのない完全に保護されたcmosオンチップesd保護回路Info
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- 230000004224 protection Effects 0.000 title claims abstract description 132
- 238000009792 diffusion process Methods 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 21
- 230000003071 parasitic effect Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 13
- 230000005669 field effect Effects 0.000 claims description 5
- 239000010408 film Substances 0.000 claims 8
- 239000012528 membrane Substances 0.000 claims 1
- 239000010409 thin film Substances 0.000 claims 1
- 238000005516 engineering process Methods 0.000 abstract description 13
- 238000012856 packing Methods 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】 (修正有)
【課題】 ミクロン以下のCMOS技術のICに対して
ラッチアップ問題無しにESD保護をなし、ESD保護
回路に対して必要とされるレイアウト領域要求を減少
し、斯くしてICチップの大きさとコストを減少し、パ
ッキング密度を増加する。 【解決手段】 ESD保護回路は4つの異なるESD直
接放電路を供することにより、4つの異なるESDスト
レスモードからCMOS集積回路の入力段を完全に保護
する。ESD保護回路は、第一と第二の厚酸化膜MOS
デバイスからなる第一のESD保護回路と、抵抗と第一
と第二の薄酸化膜MOSデバイスとからなる第二のES
D保護回路とを有する。抵抗は第一と第二のESD保護
回路の間に接続される。第一と第二のESD保護回路は
それぞれ入力パッドからの2つのESD放電路及び保護
されるべき内部回路の入力からVDDとVSS電圧供給
バスへの路とを提供する。
ラッチアップ問題無しにESD保護をなし、ESD保護
回路に対して必要とされるレイアウト領域要求を減少
し、斯くしてICチップの大きさとコストを減少し、パ
ッキング密度を増加する。 【解決手段】 ESD保護回路は4つの異なるESD直
接放電路を供することにより、4つの異なるESDスト
レスモードからCMOS集積回路の入力段を完全に保護
する。ESD保護回路は、第一と第二の厚酸化膜MOS
デバイスからなる第一のESD保護回路と、抵抗と第一
と第二の薄酸化膜MOSデバイスとからなる第二のES
D保護回路とを有する。抵抗は第一と第二のESD保護
回路の間に接続される。第一と第二のESD保護回路は
それぞれ入力パッドからの2つのESD放電路及び保護
されるべき内部回路の入力からVDDとVSS電圧供給
バスへの路とを提供する。
Description
【0001】
本考案は封入された内部集積回路(IC)を取り扱いにより生じた電気放電( ESD)から生ずる望ましくない高電圧スパイクから保護するラッチアップのな い完全に保護されたCMOSオンチップ回路に関する。特に本考案はESD損傷 に対する集積回路の入力段のNMOS及びPMOSデバイスの両方を直接保護す る回路に係る。
【0002】
金属酸化物シリコン(MOS)ICチップの人間の取り扱いからの静電気放電 (ESD)は常にMOSチップを損傷してきた。MOS電界効果トランジスタの 基板からゲート電極を絶縁する薄酸化膜層はしばしばそれに横切って印加される 電圧スパイクにより回復不能に破壊される。電圧スパイク又はESDはしばしば ゲートに印加される。何故ならばゲート電極はICチップの外部端子又は入力ピ ンに接続されているからである。外部端子は入力パッド上に形成される。そのよ うな損傷を過剰な静電気放電から保護するために保護装置がしばしば入力パッド と集積回路の入力ステージのゲートとの間に接続される。
【0003】 そのようなESD保護は例えばミクロン以下のCMOS技術を用いてより薄い ゲート酸化物で作られるMOSデバイスの新たな世代としてより重要になってき ている。薄い酸化物MOSデバイスはESD損傷を極端に被りやすい。故にES D保護はミクロン以下のCMOSの信頼性に関して最も重要な要素の一つとなっ ている。
【0004】 ミクロン以下のCMOS技術ではホットキャリア劣化を克服するために軽度に ドープされたドレイン構造が用いられ、一方で珪素化合物拡散がCMOSデバイ スのドレイン及びソース内のシート抵抗を減少するよう用いられる。 MOSデバイスがLDD構造及び珪素化合物拡散を用いたより薄い酸化物で作 られる場合にESD保護回路はミクロン以下のCMOS技術を用いて作られた小 形のMOS ICの信頼性の点からより重要になってきている。ESD保護回路 の重要性は多くの参考文献に記載され、例えば: (1)C.Duvvury,R.A.McPhee,D.A.Baglee,R.N.Rountree等による論文, 「ESD Pr otection Reliability in 1-μm CMOS Technologies」,1986 IRPS Proc.,pp.19 9-205. (2)S.Daniel,G.Krieger等による論文, 「Process and Design Optimization for advanced CMOS I/O ESD Protection Devices」,1990 EOS/ESD Symp.Proc., EOS-12,pp.206-213. (3)Y.Wei,Y.Loh,C Wang,C.Hu 等による論文, 「MOSFET Drain Engineering f or ESD Performance」,1992 EOS/ESD Symp.Proc.,EOS-14 pp 143-148. ESD保護回路は、ESD電流をシャントし、入力段の感応性ゲートの周りの 望ましくない電圧スパイク(オーバーシュート又はアンダーシュート)をプルア ップ(VDDに)又はプルダウン(VSS又は接地に)することにより、MOS トランジスタの感応性薄酸化膜ゲートを保護するのに用いられる。この電流シャ ント及び電圧クランプはトランジスタの動作又は外部端子の配置又はICチップ のピンの配置の正常信号路に影響を及ぼさずに達成されねばならない。通常MO S ICチップは2つの電圧レベル即ちVSS及びVDDを用いて動作する。各 電圧レベルはICチップの電力ピンに接続される共通バス又はノードを介してI Cに印加される。一般にESDパルスはVDD及びVSSノードの両方に印加さ れる正及び負の極性を有する。
【0005】 従来技術のESD保護回路はX.Guggenmos及びR.Holzner の論文「“A New ESD Protection Concept for VLSI CMOS Circuits avoiding C ircuit Stress", 」1991 EOS/ESD Symp.Proc.,EOS-13 pp.74-82.及びアメリカ国 特許第4692781号、4605980号、4745450号、480670 80号、4819046号、5001529号に開示されている。
【0006】 図1に入力パッド105と過剰な高電圧に対して保護されるべきCMOS入力 段110との間に位置する従来技術のESD保護回路100を示す。 入力段110は薄酸化膜PMOSデバイスP1及び薄酸化膜NMOSデバイス N1を例示的に含む。PMOSデバイスP1のソース115はVDDバスに接続 され、それのドレイン125はNMOSデバイスN1のドレイン130に接続さ れる。NMOSデバイスN1のソース135は通常接地されるVSSバスに接続 される。PMOS及びNMOSデバイスP1,N1のゲート145、150は入 力段110の入力を形成するために共に結合される。この入力はESD保護回路 100の端子155に接続される。端子155はまた入力段110の入力端子で ある。入力段110の出力は共通ドレイン接続160により形成される。端子1 55で入力段115の入力に印加された信号に依存して入力段110の出力16 0はVDDにプルアップされるか又はVSSにプルダウンされる。
【0007】 ESD保護回路100は入力パッド105及び入力段110を含む同じIC上 にある。ESD保護回路100は抵抗器Rと2つのn型MOSデバイスと、薄酸 化膜NMOS N2と厚酸化膜NMOS N3からなる。 抵抗Rは入力パッド105の端子170と端子155との間に直列に接続され る。この抵抗は良く知られている技術により集積回路の基板内に拡散により形成 される拡散抵抗である。厚酸化膜NMOSデバイスN3は入力パッド105の端 子170に接続されたそれのドレイン184とそれのゲート186とを有する。 デバイスN3のソース188はVSSバスに接続される。薄酸化膜NMOSデバ イスN2はそれのソース194とVSSバスに接続された端子155とそれのゲ ート192に接続されたそれのドレインを有する。
【0008】 薄酸化膜NMOSデバイスN2は拡散抵抗Rと共に入力パッド105の端子1 70と入力段110との間の絶縁段階として作用する。厚酸化膜NMOS N3 は端子170の電圧を接地に、即ち接地されたVSSにプルダウンする。斯くし てこのESD保護回路100は入力パッド105と接地との間のESD放電路を 提供する。しかしながらこのESD保護回路100はVDDバスへの直接のES D放電路を有さない。
【0009】 入力パッド105からVDDバスへのそのような直接ESD放電路により、予 期しないESD放電が以下の3つの参考文献に記載されるようなICチップの内 部回路内で生ずる: (1)C.Duvvury,R.N.Rountree,O.Adams等による論文, 「Internal chip ESD ph enomena beyond the protection circuit 」,IEEE Trans.on Electron Devices, vol.35,no.12,pp.2133-2139,Dec.,1988, (2)H.Terletzki,W.Nikutta,W.Reczek等による論文, 「Influence of the ser ies resistance of on-chip power supply buses on internal device failure after ESD stress 」,IEEE Trans.on Electron Devices,vol.40,no.11,pp.2081 -2083,Nov.,1993, (3)C.Johnson,T.J.Maloney,S.Qawami等による論文, 「Two unusual HBM ESD failure mechanisms on mature CMOS process 」,1993 EOS/ESD Symp.Proc.,EOS -15,PP.225-231. 図2に入力パッド105と入力段110との間に接続される他の通常用いられ るESD保護回路200を示す。図1のESD保護回路100でのように抵抗R の一端は入力パッド105の端子170に接続される。抵抗Rは拡散抵抗又はポ リシリコン抵抗(即ちポリシリコンで作られた抵抗器)である。抵抗の他の端は 入力段110のMOSデバイスP1,N1のゲート145、150に接続される 端子155に接続される。
【0010】 ESD保護回路200は2つの放電路を設け;1つはダイオードD1を介して 端子155からVSSへ他の放電路はダイオードD2端子155からVDDへ接 続される。 第一のダイオードD1はVSSバスに接続されるそれのアノード215と端子 155と接続されるそれのカソード220を有する。第二のダイオードD2はま た端子155に接続されたアノード255を有するが一方でそれのカソード24 0はVDDバスに接続される。回路200が2つの放電路を含むあるESD保護 を設ける一方でにもかかわらずPMOSデバイスP1に対するESD損傷はある 条件で生ずる。例えばVDDバスが浮遊状態のときに入力パッド105で生ずる VSSバスに関する正の400ボルトHBM(人体モード)ESDパルスはPM OSデバイスP1を損傷する。
【0011】 図3に入力パッド105と入力段110との間に接続された他のESD保護回 路300を示す。このESD保護回路300において、図2の抵抗Rは省略され 入力パッド105が直接入力段110に接続される。加えて図2のダイオードD 1,D2はラテラルnpnバイポーラ接合トランジスタ(BJT)で置き換えら れる。ESD保護回路300は入力パッド105とVSSバスとの間に位置する 一つのnpnBJT Q1と入力パッド105とVDDバスとの間に位置する2 つのnpnBJT Q2,Q3とを有する。Q1,Q2のコレクタ310、31 5とQ3のエミッタ320は端子170接続される。Q1のエミッタ325は接 地されたVSSに接続される。Q2のエミッタ330とQ3のコレクタ335は VDDに接続される。
【0012】 図2のESD保護回路200でのようにESD保護回路300は入力パッド1 05とVSS及びVDDバスの両方との間の2つのESD放電路を設けられる。 斯くして図2のダイオードD1,D2及び図3のBJT Q1,Q2,Q3は 入力パッド105とVDDバスとの間又は入力パッド105とVDDバス間のど ちらかの正及び負のESD電圧の両方から入力段110を保護する。上記のよう に図2のESD保護回路200及び図3の300は2つのESD路を設け;1つ のESD路は入力パッド105からVDDバスへ、第二のESD路は入力パッド 105からVSSバスへ接続される。しかしながらこれら2つの放電路にもかか わらず図2のダイオードD1,D2又はBJT Q1,Q2,Q3の初期始動電 圧は通常深いミクロン以下のCMOS技術で入力段110のより薄いゲート酸化 物MOSデバイスP1,N1の降伏電圧より通常高い。
【0013】 図4に入力パッド105の端子170と接地されているVSSバスとの間に接 続されている薄酸化膜NMOSデバイスN2(図1にまた示される)を有する通 常用いられている更に他のESD保護回路400を示す。図1でのように抵抗R は端子170と入力段110のMOSデバイスP1とN1のゲート145、15 0に接続される端子155との間に接続される。図2と同様に抵抗Rはポリシリ コン抵抗器である。
【0014】 薄酸化膜PMOSデバイスP2は入力パッド105の端子170とVDDバス との間に接続される。薄酸化膜PMOSデバイスP2のドレイン420は入力パ ッド105の端子170に接続される。PMOSデバイスP2のゲート430及 びソース440はVDDバスに接続される。斯くして各デバイスN2、P2のゲ ート192、430はそれぞれのソース194、440に対して短絡され、一方 でドレイン190、420は入力パッド105の端子170に接続される。
【0015】 図2のESD保護回路200と図3の300でのようにESD保護回路400 は2つのESD放電路を設けられる(1つの路は入力パッド105からVDDバ スへ、第二の路は入力パッド105からVSSへ接続される)。しかしながら薄 酸化膜CMOSデバイスはCMOSデバイスを阻止するラッチアップを克服する ために二重ガードリングで囲まれなければならない。ESD保護回路400内の 薄酸化膜NMOS N2及びPMOS P2デバイスは入力パッド105により 概略分けられている。故にNMOS N2及びPMOS P2はそれ自身の二重 ガードリングによりそれぞれ囲まれている。
【0016】 入力信号が所定の電圧範囲外にあるときにラッチアップが生ずる。ラッチアッ プが生ずると、例えばPMOSのP領域とN基板との間のチャンネル基板ダイオ ードは導電性になり、基板に電荷キャリアを氾濫させこれにより寄生サイリスタ を発火させ、VDDとVSSの供給電圧を短絡させる。寄生サイリスタはESD 保護回路400及び入力段110の両方内に存在する。図4でラッチアップはE SD保護回路400又は入力段110内で生ずる。
【0017】 図5に入力パッド105とVDD、VSSバスとの間のT1、T2により形成 された寄生サイリスタを有する回路500を示す。T1,T2により形成された この寄生サイリスタは図4のESD保護回路400の2つのP2,N2 MOS デバイスのp−n接合により形成される。通常この寄生サイリスタは逆電流が抵 抗R1,R2を介してドレインされるのでオフであり、影響を与えない。
【0018】 同様に通常の動作では入力段110の寄生サイリスタ(図4)はまた阻止され 、休止されている。入力段110での寄生サイリスタは図5で示された寄生サイ リスタT1,T2と類似であり、これは通常の動作中にはオフである。しかしな がら付加的なエミッタとして作用する保護デバイスの一つ(図2のダイオードD 1,D2、図3のBJT Q1,Q2,Q3又は図1及び4のMOSデバイスN 2,N3又はP2のような)が前方にバイアスされる場合には入力段110のサ イリスタはターンオンしうる。これはVDDからVSSへのこの回路を短絡し、 得られる高電流はICチップを破壊する。このラッチアップ効果を防止するため に入力(又は出力)電圧はVDD供給電圧を越えてはならず、又はVSS(即ち 接地電位)より下がってはならない。代替的に又は付加的にESD保護回路のデ バイスを介して流れる電流は制限される。
【0019】
本考案の目的はミクロン以下のCMOS技術のICに対する完全な保護をする ESD保護回路を提供することにある。本考案の他の目的はESD保護回路内の ラッチアップ問題無しにESD保護を提供することにある。本考案の更に他の目 的はESD保護回路に対して必要とされるレイアウト領域要求を減少し、斯くし てICチップの大きさとコストを減少し、パッキング密度を増加することにある 。
【0020】 本考案の更なる目的は入力段のNMOS及びPMOSデバイスの両方を保護す ることである。他の目的は保護されるべき入力段に供給される入力信号上への電 圧クランプ効果を提供することにある。更に他の目的は入力段及び内部回路の動 作の信頼性及び速度を維持するように保護されるべき内部回路の正常動作に有害 に影響することなくそのような保護を提供することにある。
【0021】
本考案のESD保護回路は第一のESD保護回路と第二のESD保護回路とか らなる。第一のESD保護回路は第一と第二の厚酸化膜MOSデバイスからなる 。第一の厚酸化膜MOSデバイスは入力パッドに接続されたゲートを有し、入力 パッドを第一の電源に接続する電源−ドレイン路を提供する。
【0022】 第二の厚酸化膜MOSデバイスは入力パッドに接続されたゲートを有し、入力 パッドを第二の電源に接続するドレイン−電源路を提供する。 第二のESD保護回路は入力パッドと入力段の入力端子との間に接続された抵 抗からなる。第二のESD保護回路は第一と第二の薄酸化膜MOSデバイスを更 に含む。第一の薄酸化膜MOSデバイスは入力段の入力端子に接続されたゲート とソースと第一の電源に接続されたドレインとを有する。第二の薄酸化膜MOS デバイスは入力端子に接続されたドレインと第二の電源に接続されたゲートとソ ースを有する。
【0023】 本考案のESD保護回路は4つの異なるESD直接放電路を供することにより 、4つの異なるESDストレスモードからCMOS集積回路の入力段を完全に保 護する。加えて本考案のESD保護回路は高いESD誤動作(failure) 閾値を有し、斯くして大きなESDに対して保護し、一方で小さなレイアウト領 域を占有するに過ぎない。
【0024】 更にまた本考案のESD保護回路は内部回路の薄酸化膜CMOS入力段に印加 された電圧を所望のレベルにクランプする。これらの電圧レベルは5.5から− 1ボルトの間にクランプされる。本考案のESD保護回路は薄酸化膜CMOS入 力段デバイスより高いターンオン電圧を有する。故に本考案の回路は内部回路の 正常動作に悪影響を与えずにESD保護を提供する。
【0025】 加えて同じ型のMOSデバイスを有し、ラッチアップガードリングを合併した 本考案のESD保護回路は小さなレイアウト領域内で効果的に製造される。これ はより小形でしかも完全に保護されたICチップを提供する。
【0026】
【考案の実施の形態】A.本考案の回路 図6に本考案の実施例によるラッチアップのないESD保護回路600の概略 図を示す。本考案のESD保護回路600は例えばCMOSと共に一体に形成さ れCMOS ICに対してESD保護を提供する。保護回路600は入力パッド 105とCMOS IC入力段110との間に接続される。
【0027】 保護されるべき入力段110は図1乃至5に示されるのと同じである。それは 入力段110は出力160を形成するために相互に接続されるドレイン125、 130を有する薄酸化膜PMOSデバイスP1及び薄酸化膜NMOSデバイスN 1からなる。P1及びN1デバイスのゲート145、150は入力段110に対 する入力を形成するために共に結合され、この入力はESD保護回路600の端 子155に結合される。PMOS P1のソース115はVDDバスに結合され 、一方でNMOS N1のソース135はVSSバスに結合される。
【0028】 ESD保護回路600の端子155はPMOS P1とNMOS N1のゲー ト145、150に接続される。抵抗Rは入力パッド105の端子170とES D保護回路600の端子155との間の信号路に沿って直列に接続される。 抵抗Rは好ましくは良く知られた技術により集積回路のN基板内でP型材料の 拡散により形成される。例として重度にドープされたP型材料は抵抗器Rを形成 するために用いられる。 即ち抵抗Rは
【0029】
【外1】
【0030】 拡散型抵抗である。P型材料をN基板内に拡散することはP型材料とN基板との 間の接合を本質的に生ずる。接合は寄生ダイオードDとして動作する。ダイオー ドDのアノード610は拡散抵抗Rに接続され、一方でダイオードのカソード6 15はVDDバスに接続される。 拡散抵抗Rはまた基板とコンデンサを形成する。抵抗Rと組み合わせてコンデ ンサーは遅延ラインを供する。保護された入力段110に到達した望まれないパ ルスの若干の遅延は入力段110の周囲でそれをシャントするためのよりよい機 会を提供する。
【0031】 例としてP型拡散抵抗Rは約200オームの値を有する。大きな拡散抵抗Rは 通常より高いESD誤動作閾値に導く。しかしながらこれはチップの正常な動作 に対して望ましくない入力パッド105と入力段110との間のより長いRC遅 延に導く。PMOSデバイスは4つのESD路を供し、VDD及びVSSの両方 に対して正及び負の所望でないパルス又はESDをシャントするために用いられ る。4つのPMOSデバイスの2つP2、P3は厚酸化膜デバイスであり、一方 残りの2つのPMOSデバイスP4,P5は薄酸化膜PMOSデバイスである。
【0032】 第一の厚酸化膜PMOSデバイスP2はそのソース620を入力パッド105 (即ち端子170)に接続され、そのドレイン623を共通VSSバスに接続さ れる。共通VSSバスは接地されるが電圧供給源VSSに接続される。第二の厚 酸化膜PMOSデバイスP3はそのドレイン626を入力パッド105に接続さ れ、そのソース630を電圧供給源VDDに接続されるVDDバスに接続される 。P2のゲート633及びP3のゲート636はまた入力パッド105に接続さ れる。例としてP2,P3のゲート633、636は金属である。
【0033】 第一の薄酸化膜PMOSデバイスP4はそのソース640をそのゲート643 に結合される。相互接続されたソース640とゲート643はまた端子155に 接続される。P4のドレイン646はVSSバスに接続される。第二の薄酸化膜 PMOSデバイスP5はそのドレイン650を端子155に接続される。P5の ゲート653とソース656は相互接続され、VDDバスに接続される。例とし てP4,P5のゲート643、653はポリシリコンである。
【0034】 厚酸化膜PMOSデバイスP2,P3は第一のESD保護を形成する一方で拡 散抵抗Rと薄酸化膜PMOSデバイスP4,P5は第二のESD保護を形成する 。拡散抵抗Rは薄酸化膜PMOSデバイスP4,P5に対するESD電流制限を 供する。 進歩したCMOS技術を用いることは厚酸化膜MOSデバイスにより供された ESD保護を劣化するが、厚酸化膜PMOSのドレイン内に深いウエル領域を挿 入することはこの問題を克服する(Y.S.Hu、H.R.Liauh、M.C .Chang等による「"High Density Input Protection Circuit Design in 1 .2μm CMOS Technology",」1987 EOS/ ESD Symp.Proc.,EOS-9,pp.179-185 )。 本考案のESD保護回路600の厚酸化膜PMOSデバイスP2,P3は図8に 関連して以下に説明する如くそれらのドレインとソース内に挿入されるような深 いウエルを有する。
【0035】 厚酸化膜ゲートを有することはMOSデバイスのターンオン電圧を増加する。 厚酸化膜デバイスP2,P3は約16ボルト以上及びー16ボルト以下のターン オン電圧を典型的にそれぞれ有する。斯くして厚酸化膜デバイスP2のターンオ ン電圧は5ボルトより非常に大きく、これは入力段110のMOSデバイスの正 常な動作中に用いられるVDDバス上の電圧レベルである。故に厚酸化膜デバイ スP2、P3の金属ゲート633、636を入力パッド105に接続することは 入力段110の動作に悪影響を与えない。何故ならば厚酸化膜デバイスP2,P 3は入力段110の正常な動作電圧範囲である5ボルトでオフのままであるから である。
【0036】 更にまた金属ゲート633、636を入力パッド105に接続することは実質 的な利益を供し、即ち厚酸化膜デバイスP2,P3のターンオン速度を増加する 。これは速いスパイクに対して鋭い立ち上がり時間と狭いパルス幅を有する増加 されたESD保護を提供する。B.本考案の回路の動作 入力段110の薄酸化膜PMOS P1は厚酸化膜PMOSデバイスP3と拡 散抵抗Rと薄酸化膜PMOSデバイスP5とによるESD損傷に対して保護され ている。入力段110の薄酸化膜NMOS N1は薄酸化膜デバイスP2と拡散 抵抗Rと薄酸化膜PMOSデバイスP4とにより保護される。ESD保護を供す ることに加えて本考案の回路600はまた入力パッド105から印加された入力 信号の電圧をクランプする。
【0037】 1.電圧クランプ動作 正常動作条件中でESD保護回路600(P2,P3,P4,P5)のPMO Sデバイスはオフである。何故ならばそれらのターンオン電圧は入力段110の 正常動作電圧範囲である5ボルトより非常に高いからである。薄酸化膜PMOS デバイスP4,P5はオフである。何故ならばそれらのゲート643、653は それらのソース640、656に接続されているからである。VDDとVSSに よりバイアスされるCMOS ICの正常動作中の電圧クランプは以下のように 生ずる。そのゲート643がそのソース640に短絡されるがVDDノードに接 続されない薄酸化膜PMOS P4は端子155上に現れた信号(即ち入力段1 10のP1,N1のゲート145、150に印加された入力信号)の予期しない 低電圧レベルを所定のレベルにクランプする。例えば負のスパイク又はパルスが 入力段110の入力端子155上に現れ、それから薄酸化膜PMOS P4はタ ーンオンし、端子155上の電圧をVSSにプルダウンする。これは入力信号を ー1ボルトの所定のレベルにクランプする。即ちいったん薄酸化膜PMOS P 4がターンオンすると端子155での入力信号の電圧レベルはー1ボルト以下に は低下し得ない。薄酸化膜PMOSデバイスの閾値電圧はミクロン以下のCMO S技術で約−0.8からー1ボルトである。
【0038】 他方で端子170上の入力信号が(VDD+O.5)ボルト以上に、即ちその 上に正のパルスのために増加したときに拡散抵抗Rにより形成されたダイオード Dはターンオンし、入力信号をVDDにプルアップする。これは入力信号を最大 値5.5ボルト(即ちVDD+O.5ボルト、ここでVDDは5ボルト)にクラ ンプする。
【0039】 入力信号の変遷、又はノイズは入力パッド105の端子170から入来する入 力信号上に現れるように正のオーバーシュート又は負のアンダーシュートのよう なスパイク又はパルスを引き起こす。しかしながらESD保護回路600は上記 のように概略5.5ボルトと−1ボルトの間に入力電圧をクランプする。 故に本考案のESD保護回路600はスパイクを入力段からシャントすること によりESD保護を達成するのみならず、入力信号上に電圧クランプ効果を提供 する。
【0040】 2.ESD保護 入力パッド105に接続されたICチップの信号ピン上に現れるESDストレ ス状態の4つのモードがある。4つのESDストレスモードはICチップのVS S,VDDピンに接続されたVDD,VSSバスの両方に関するESD電圧の正 と負の極性に関する。4つの異なるESDストレスモードは以下の通りである: 1.PSモード: VDDピンが浮遊状態であるときに信号ピンでのESDス トレスが接地されたVSSピンに関して正のESD電圧で ある場合。
【0041】 2.NSモード: VDDピンが浮遊状態であるときに信号ピンでのESDス トレスが接地されたVSSピンに関して負のESD電圧で ある場合。 3.PDモード: VSSピンが浮遊状態であるときに信号ピンでのESDス トレスが接地されたVDDピンに関して正のESD電圧で ある場合。
【0042】 4.NDモード: VSSピンが浮遊状態であるときに信号ピンでのESDス トレスが接地されたVDDピンに関して負のESD電圧で ある場合。 PSモードでは正のESD電圧が拡散抵抗Rを介して薄酸化膜PMOSデバイ スP4のソース640に印加される。正のESD電圧がCMOSプロセスに依存 する約13ボルトの薄酸化膜デバイスP4の降伏又はスナップバック電圧Vsb より大きいときには薄酸化膜PMOSデバイスP4は降伏によりターンオンされ る。何故ならばそれのゲート643はそのソース640に接続されるからである 。これは端子155で正のESD電圧を約13ボルトにクランプする。
【0043】 クランプすることは入力段110のゲート酸化膜145、150を保護する。 ESDパルスにより降伏する薄酸化膜P4により拡散抵抗Rを通過する電流は厚 酸化膜PMOSデバイスP2のソース620で約(|Vsb4|+I4 R)に電 圧を降下し、それは VS2=(|Vsb4|+I4 R) である。 ここで: VS2は薄酸化膜PMOSデバイスP2のソース620上の電圧であり 、 Vsb4は薄酸化膜PMOSデバイスP4のスナップバック電圧であ り、 I4 はソース640からドレイン646へスナップバックされた薄酸 化膜PMOSデバイスP4を通過する電流であり、 Rは拡散抵抗Rの抵抗である。
【0044】 厚酸化膜デバイスP2のソース電圧VS2がP2の降伏電圧、CMOSプロセス に依存し約16ボルト以上であるときにはP2は降伏によりターンオンされる。 これはESD電流をVSSバスにシャントされるようにする。斯くしてESD電 流は厚酸化膜PMOSデバイスP2により主に放電され、一方薄酸化膜PMOS デバイスP4はゲート145、150を保護するために入力段110の入力電圧 をクランプする。
【0045】 薄酸化膜PMOSデバイスP4はそのドレイン646とそのソース640との 間(図8を参照)の短絡チャンネル(図8の820)を有する。P4のチャンネ ルが短いほど薄酸化膜PMOSデバイスP4のスナップバック電圧|Vsb4| はより小さい。 P4を通過する電流I4 は薄酸化膜PMOS P4デバイスの寸法に比例する 。同様に抵抗Rの値はp型拡散領域の大きさに比例する。故にP4の大きさと抵 抗Rとを変えることにより適切なESD保護回路600が設計されうる。
【0046】 NSモードでは薄酸化膜PMOSデバイスP4は順方向導電性(forwar d conducting)である。何故ならば負の電圧が入力パッド105に 印加されるからである。故に拡散抵抗Rの助けでESD電流は順方向導電性P4 によりバイパスされる。この順方向導電性P4条件はHBMの10kvより以上 のESDに対して保護する非常に高いESD保護能力を有する。
【0047】 PDモードでは入力パッド105の端子170でESDストレスは接地された VDDバスに関して正のESD電圧であり、VSSバスが浮遊するときにはダイ オードDは順バイアスになり、導電性となる。順方向導電性ダイオードDはES D電流をVDDバスに対してシャントする。順方向条件の元のダイオードDは非 常に高いESD保護能力をまた有する。
【0048】 NDモードでは、入力パッド105の端子170のESDストレスは接地され たVDDバスに関して正のESD電圧であり、VSSバスが浮遊するときには負 のESD電圧が拡散抵抗Rを通して短絡チャンネル薄酸化膜PMOSデバイスP 5のドレイン650に印加される。負のESD電圧がCMOSプロセスに依存す る約ー13ボルトの薄酸化膜PMOSデバイスP4の降伏スナップバック電圧V sbより小さいときには、薄酸化膜PMOSデバイスP5はそれのゲート653 がそのソース656に接続されているので降伏によりターンオンされる。これは 負のESD電圧を約ー13ボルトにクランプする。斯くして入力段110のP1 ,N1のゲート145、150は保護される。
【0049】 拡散抵抗を通る電流は約(Vsb5−I5 R)である薄酸化膜デバイスP3の ドレイン626上の電圧VD3を引き起こし、それは VD3=(Vsb5−I5 R) である。 ここで: Vsb5は負の値を有する薄酸化膜PMOSデバイスP5のスナップ バック電圧であり、 I5 は正の値であり、ソース657からドレイン650へスナップバ ックされた薄酸化膜PMOSデバイスP5を通る電流であり、 Rは拡散抵抗Rの抵抗値である。
【0050】 厚酸化膜デバイスP3のドレイン電圧VD3がCMOSプロセスに依存する約ー 16ボルトのP3の降伏電圧以下であるときにP3は降伏によりターンオンされ る。これはESD電流をVDDバスにシャントされるようにする。斯くしてES D電流は主に厚酸化膜PMOSデバイスP3により放電され、一方で薄酸化膜P MOSデバイスP5は入力段110のゲート酸化膜145、150の入力電圧を クランプする。
【0051】 P5のチャンネルが短いほど薄酸化膜PMOSデバイスP5のスナップバック 電圧|Vsb5|はより小さくなる。P5を通過する電流I5 は薄酸化膜PMO S P5デバイスの寸法に比例する。故にP5の大きさと抵抗Rとを変えること により適切なESD保護回路600が設計されうる。C.本考案の回路のレイアウト シリコン集積回路チップ上の図6の回路の好ましいレイアウトは図7、8に示 される。好ましいレイアウトは図7に示されるコンパクトレイアウト形式を提供 する。図7は入力パッド105とVDD、VSSバスに接続されたESD保護回 路600のレイアウトの平面図である。端子170は入力パッド105をESD 保護回路600に接続し、一方で端子155はESD保護回路600を入力段1 10に接続する。
【0052】
【外2】
【0053】 拡散抵抗Rは端子155と端子170の間に接続される。ESD保護回路600 の外縁は
【0054】
【外3】
【0055】 ガードリング710を有する。付加的な
【0056】
【外4】
【0057】 ガードリング720は
【0058】
【外5】
【0059】 ガードリング710内に位置する。
【0060】
【外6】
【0061】 ガードリング710、720の目的は入力段110の出力160に結合された内 部回路のVDD対VSSラッチアップを防ぐことにある。CMOS ICの内部 回路のVDD対VSSラッチアップはさもなければ入力パッド105とESD保 護回路600上に現れる入力信号のオーバーシュート又はアンダーシュートによ りトリガーされる。
【0062】
【外7】
【0063】 ガードリング710、720は入力信号のオーバーシュート又はアンダーシュー トにより発生される余分な基板電流を減少しうる。 これは注入された基板電流がCMOS ICの内部回路内でVDD対VSSラッ チアップを引き起こすことを防止する。 図7に示されたこのレイアウト700ではESD保護回路600の全ての素子 とラッチアップ防止ガードリング710、720は効果的にレイアウト領域を減 少するよう相互に併合される。図7の破線A−A’は図8の対応する断面図を示 すために用いられる。
【0064】 図8にそれぞれ
【0065】
【外8】
【0066】 ガードリング710、720を示し、ここで
【0067】
【外9】
【0068】 ガードリング710はVSSバスに接続され、これは通常接地されており、
【0069】
【外10】
【0070】 ガードリング720はVDDバスに接続される。PMOSデバイス(図6の厚及 び薄両方の酸化膜PMOSデバイスP2,P3,P4,P5)のドレインとソー スと同様に
【0071】
【外11】
【0072】 ガードリング710はP+拡散領域である。例として各P+拡散領域710の幅 は6μmである。 VSSバスに接続される外側の
【0073】
【外12】
【0074】 拡散領域は寄生p−n−pトランジスタのコレクタガードリング710として動 作する。ベースガードリング720として動作するN+拡散領域は5μm幅であ り、VDDバスに接続される。深いPウエル領域は6μm
【0075】
【外13】
【0076】 拡散領域の幾つかの中に設けられる。特に深いPウエル領域は以下のような
【0077】
【外14】
【0078】 拡散領域内に設けられる:外側ガードリング710、P2のドレイン623、P 2のソース620又はP3のドレイン626、P3のソース630、P4のソー ス640又はP5のドレイン650。 MOSデバイスのドレインとソース構造内に挿入された深いPウエルはESD 電流流入路を増加し、これらのMOSデバイスのESD保護能力を向上する。例 えばPウエル領域の深さは約3μmである。
【0079】 第一のESD保護に供されるP2,P3 MOSデバイスのチャンネル長さ8 10は2μmである。第二のESD保護に供されるP4,P5 MOSデバイス のチャンネル長さ820は1μmである。 P2,P3,P4,P5のゲートの縁に対するドレインとソース接点の間隔は 重要なレイアウトパラメータである。間隔は例えば5μmであり、各接点の大き さは2x2μm2 である(図7には示さず)。P4,P5のゲートはチャンネル 820内のLDD構造を有する。
【0080】 ESD保護回路内の全ての素子が皆P型デバイスである故に本考案のESD保 護回路内でVDD対VSSラッチアップ問題はない。図7に示すようにP2,P 3,P4,P5の構造はガードリング710、720と同様に更にレイアウト領 域を減少するために互いに併合される。 例として100x150μm2 のレイアウトでVDDバイアスされたN+拡散 領域とVSSバイアスされたP+拡散ラッチアップガードリング710、720 とを含む本考案のESD保護回路はLDD構造を有する0.8マイクロメーター 2ウエルCMOSプロセスにより製造される。その小さなレイアウト領域にもか かわらず本考案の回路はVDD及びVSSノードの両方に対して正又は負の極性 のどちらかを有する4キロボルトHBM ESDストレスを越えるESDレベル に対して保護する。
【0081】 簡単にいえば、本考案は4つの異なるESD直接放電路を有するESD保護回 路である。これらの路はESDストレスの4つのモードに対して保護する。故に 本考案の回路600はESD損傷に対してCMOS ICチップの入力段110 を完全に保護する、 PS及びND ESDストレスモードではデバイスP2,P3は主にESD電 流を放電するためにそれらの降伏条件にある。故にESD電流はVSS,VDD バスに対してシャントされる。深いPウエル構造を有する厚酸化膜デバイスP2 ,P3はPSモードとNDモードで薄酸化膜デバイスより更に高いESDストレ スに耐えることが可能である。
【0082】 他の2つのESDストレスモード(NSとPDモード)では薄酸化膜PMOS デバイスP4,P5及び接合ダイオードDは順方向導通する。これはまたESD 電流をVSS,VDDバスにシャントする。順方向導電P4と接合ダイオードD は更により高いESDストレスに耐えることが可能である。故に本考案の回路は 小さなレイアウト領域内での高いESD誤動作閾値を有するESD損傷の4つの モードに対して保護する。
【0083】 加えてCMOS ICの入力段のESD電圧はPSとND ESDストレスモ ードで薄酸化膜P4,P5デバイスによりクランプされる。短絡チャンネル薄酸 化膜P4,P5デバイスのスナップバック電圧は入力段のP1,N1 MOSデ バイスのゲート酸化膜降伏電圧より小さい。斯くして薄酸化膜P1,N1 MO Sデバイスのゲートは効果的に保護される。
【0084】 これはラテラルnpnバイポーラトランジスタを有するESD保護回路と似て いない。ラテラルnpnバイポーラトランジスタはミクロン以下のCMOS技術 で入力段の薄酸化膜MOSデバイスのゲート酸化膜降伏電圧より高いターンオン 電圧を有する。故にミクロン以下のCMOS ICでの入力段の薄酸化膜MOS デバイスのゲート酸化膜上に現れるESD電圧をクランプするためにnpnBJ Tのみを用いるのは危険である。
【0085】 本考案はまた小さなレイアウト領域内に本考案のESD保護回路を組み込んだ 集積回路を開示する。本考案のESD保護回路のレイアウト効率はレイアウト領 域を節約するラッチアップガードリングを共に併合することにより大幅に改善さ れる。小さなレイアウト領域と高いESD保護能力により本考案のESD保護回 路はミクロン以下の技術で用いられるCMOS VLSI/ULSIの高密度応 用に対して非常に適切である。
【0086】 本考案はP型デバイスをN型デバイスに変えることによりNウエルP基板CM OSプロセス内にまた組み込まれうる。本考案のESD保護回路は小さなレイア ウト領域内でHBMの4キロボルト以上の効果的なESD保護を供する。加えて 本考案のESD保護回路は薄酸化膜P1,N1 MOSデバイスの入力段110 のゲート145、150に印加された入力信号の電圧レベルをクランプする。こ れはVDDが5ボルトでVSSが0ボルトでのCMOS ICの正常動作内でゲ ート145、150に印加された入力信号を概略5.5ボルトから−1ボルトま でに制限する。
【0087】 本考案のESD保護回路は従来の又は進歩したCMOS及びBiCMOS技術 に匹敵し、適切なプロセスである。 本考案の上記実施例は例示のみを意図したものである。多くの代替実施例は請 求項の精神と視野から離れることなく当業者により実施されうる。
【図1】入力パッドとVSS供給電圧との間に配置され
ただけの保護素子を有する従来技術のESD保護回路を
示す図である。
ただけの保護素子を有する従来技術のESD保護回路を
示す図である。
【図2】2つのダイオードを有する従来技術のESD保
護回路を示す図である。
護回路を示す図である。
【図3】2つのバイポーラ接合トランジスタを有する従
来技術のESD保護回路を示す図である。
来技術のESD保護回路を示す図である。
【図4】PMOSとNMOS薄酸化膜デバイスの両方を
有する従来技術のESD保護回路を示す図である。
有する従来技術のESD保護回路を示す図である。
【図5】入力パッドとVSS,VDD供給電圧との間の
寄生サイリスタを有する回路を示す図である。
寄生サイリスタを有する回路を示す図である。
【図6】本考案によるESD保護回路を示す図である。
【図7】図6に示されるESD保護回路のパターンレイ
アウトを示す図である。
アウトを示す図である。
【図8】図7の線A−A’に沿った断面図である。
105 入力パッド 110 入力段 100,200,300,400,600ESD保護回
路 P1,P2,P3,P4,P5 PMOSデバイス N1,N2,N3 薄酸化膜NMOSデバイス 115,135,188,194,440,620,6
30,640,656ソース 125,130,184,190,420,623,6
26,646,650ドレイン NMOSデバイスN1 145,150,186,192,430,633,6
36,643,653ゲート 155,170 端子 160 ドレイン接続 R1,R2 抵抗R
路 P1,P2,P3,P4,P5 PMOSデバイス N1,N2,N3 薄酸化膜NMOSデバイス 115,135,188,194,440,620,6
30,640,656ソース 125,130,184,190,420,623,6
26,646,650ドレイン NMOSデバイスN1 145,150,186,192,430,633,6
36,643,653ゲート 155,170 端子 160 ドレイン接続 R1,R2 抵抗R
Claims (16)
- 【請求項1】 入力パッドと;出力端子と;該入力パッ
ドに接続されたゲートと、該入力パッドを第一の電源に
接続するソース−ドレイン路とを有する第一の厚酸化膜
MOSデバイスと;該入力パッドに接続されたゲート
と、該入力パッドを第二の電源に接続するドレイン−ソ
ース路とを有する第二の厚酸化膜MOSデバイスと;該
入力パッドと該出力端子との間を接続する抵抗と;該出
力端子に接続されたゲート及びソースと、該第一の電源
に接続されたドレインとを有する第一の薄酸化膜MOS
デバイスと;該出力端子に接続されたドレインと、該第
二の電源に接続されたゲート及びソースとを有する第二
の薄酸化膜MOSデバイスと;からなり、該第一と第二
の厚酸化膜MOSデバイスは第一の静電放電保護を形成
し、該抵抗器と該第一と第二の薄酸化膜MOSデバイス
は第二の静電気放電保護を形成し、該第一及び第二の厚
酸化膜MOSデバイス及び該第一及び第二の薄酸化膜M
OSデバイスは全て同一の導電性の型からなり、それに
よりラッチアップを防止することを特徴とするMOSデ
バイス用の入力保護回路。 - 【請求項2】 該抵抗は拡散抵抗である請求項1記載の
入力保護回路。 - 【請求項3】 該拡散抵抗と、該第一及び第二の厚酸化
膜MOSデバイスと、該第一及び第二の薄酸化膜MOS
デバイスとはp型である請求項2記載の入力保護回路。 - 【請求項4】 該拡散抵抗と該第二の電源との間に接続
された寄生ダイオードを更に含む請求項2記載の入力保
護回路。 - 【請求項5】 過剰なESD電圧からCMOSチップの
入力パッド及び入力段を保護する保護回路であって、該
チップは負の電源供給バス(VSS)と正の電源供給バ
ス(VDD)とを有し、 入力段と負の電源供給バスと
の間に1つの極性のESD電流を導通するよう接続され
た第一の厚酸化膜MOSデバイスと、 正の電源供給バスと入力段との間に該1つの極性のES
D電流を導通するよう接続された第二の厚酸化膜MOS
デバイスと、 負の電源供給バスと入力段との間に他の極性のESD電
流をシャントし、入力段での正のESD電圧を正の所定
の値にクランプするよう接続された第一の薄酸化膜MO
Sデバイスと、 入力段と正の電源供給バスとの間に該他の極性のESD
電流をシャントするよう接続されたダイオードと、 入力段での負のESD電圧を負の所定の値にクランプす
るよう接続された第二の薄酸化膜MOSデバイスとから
なり、該第一及び第二の厚酸化膜MOSデバイス及び該
第一及び第二の薄酸化膜MOSデバイスは全て同一の導
電性の型からなり、それによりラッチアップを防止する
保護回路。 - 【請求項6】 該入力パッドと該入力段との間に接続さ
れた拡散抵抗を更に含む請求項5記載の保護回路。 - 【請求項7】第一の導電性型の基板と;該基板内に形成
された第二の導電性型の重度にドープされ、第一と第二
の厚酸化膜電界効果デバイスと第一と第二の薄酸化膜電
界効果デバイスとのソース及びドレイン領域を画成する
複数の領域と;該第一と第二の厚酸化膜電界効果デバイ
スのソースとドレイン領域との間の該基板上に形成され
た2つの厚酸化膜ゲートと;該第一と第二の薄酸化膜電
界効果デバイスのソースとドレイン領域との間の該基板
上に形成された2つの薄酸化膜ゲートと;該基板の該ド
レイン領域を介してインプラントされた該第二の導電性
型のウエルと;該基板内に形成され、集積回路の周辺に
配置されたガードリングと;該2つの厚酸化膜ゲートと
該2つの薄酸化膜ゲートとの間の該基板内に形成された
該第二の型の拡散抵抗とからなり、該第一及び第二の厚
酸化膜MOSデバイス及び該第一及び第二の薄酸化膜M
OSデバイスは全て同一の導電性の型からなり、それに
よりラッチアップを防止するMOSデバイスの入力保護
集積回路。 - 【請求項8】 該ガードリングは重度にドープされた第
二の導電性の型の外側ガードリングと重度にドープされ
た第一の導電性の型の内側ガードリングとからなる請求
項7記載の集積回路。 - 【請求項9】 該基板内の外側ガードリングを介してイ
ンプラントされた該第二の導電性の型のウエルを更に含
む請求項8記載の集積回路。 - 【請求項10】 軽度にドープされたドレイン構造は該
基板内の該2つの薄酸化膜ゲート下に形成される請求項
9記載の集積回路。 - 【請求項11】負の電源に対する正の静電気放電からM
OSデバイスを保護する回路であって、 入力パッドと;出力端子と;該入力パッドに接続された
ゲート及びソースと、負の電源に接続されたドレインと
を有する厚酸化膜MOSデバイスと;該入力パッドと該
出力端子との間に接続される抵抗と;該出力端子に接続
されたゲート及びソースと、該負の電源に接続されたド
レインとを有する薄酸化膜MOSデバイスと;からな
り、 該厚酸化膜MOSデバイスは該入力端子から該負の電源
にESD電流をシャントするようターンオンし、該薄酸
化膜MOSデバイスは該出力端子の信号を所定の正の電
圧レベルにクランプし、該厚酸化膜MOSデバイス及び
該薄酸化膜MOSデバイスは同一の導電性の型からな
り、それによりラッチアップを防止することを特徴とす
る保護回路。 - 【請求項12】 該負の電源は接地されている請求項1
1記載の回路。 - 【請求項13】 接地に対する負の静電気放電からMO
Sデバイスを保護する回路であって、 入力パッドと;出力端子と;該入力パッドに接続された
ゲート及びソースと、接地されたドレインとを有する厚
酸化膜MOSデバイスと;該入力パッドと該出力端子と
の間に接続された抵抗と;該出力端子に接続されたゲー
ト及びソースと、該接地されたドレインとを有する薄酸
化膜MOSデバイスと;からなり、 該薄酸化膜MOSデバイスは該入力端子から該接地にE
SD電流をシャントするよう順方向導通し、該厚酸化膜
MOSデバイス及び該薄酸化膜MOSデバイスは同一の
導電性の型からなり、それによりラッチアップを防止す
ることを特徴とする保護回路。 - 【請求項14】 正の電圧供給源に対する正の静電気放
電からMOSデバイスを保護するための回路であって、 入力パッドと;出力端子と;該入力パッドに接続された
ゲート及びドレインと、正の電源に接続されたソースと
を有する厚酸化膜MOSデバイスと;該入力パッドと該
出力端子との間に接続された抵抗と;該抵抗と該正の電
源との間に接続された寄生ダイオードと;該出力端子に
接続されたゲート及びドレインと、該正の電源に接続さ
れたソースとを有する薄酸化膜MOSデバイスと;から
なり、 該寄生ダイオードは該入力端子から該正の電源にESD
電流をシャントするよう順方向導通し、該厚酸化膜MO
Sデバイス及び該薄酸化膜MOSデバイスは同一の導電
性の型からなり、それによりラッチアップを防止するこ
とを特徴とする保護回路。 - 【請求項15】 正の電圧供給源に対する負の静電気放
電からMOSデバイスを保護する回路であって、 入力パッドと;出力端子と;該入力パッドに接続される
ゲート及びドレインと正の電源に接続されたソースとを
有する厚酸化膜MOSデバイスと;該入力パッドと該出
力端子との間に接続された抵抗と;該出力端子に接続さ
れたゲート及びドレインと、該正の電源に接続されたソ
ースとを有する薄酸化膜MOSデバイスと;からなり、 該薄酸化膜MOSデバイスは該出力端子の信号を所定の
負の電圧レベルにクランプし、該厚酸化膜MOSデバイ
ス及び該薄酸化膜MOSデバイスは同一の導電性の型か
らなり、それによりラッチアップを防止することを特徴
とする保護回路。 - 【請求項16】 PS、NS、PD、ND ESDスト
レスモードの4つのESDストレスモードの過剰なES
D電圧から、負の電源供給バス(VSS)及び正の電源
供給バス(VDD)を有するCMOSチップの入力パッ
ド及び入力段を保護する保護回路であって、 PS ESDストレスモードで入力段と負の電源供給バ
スとの間に1つの極性のESD電流を導通するよう接続
された第一の厚酸化膜MOSデバイスと、 正の電源供給バスと入力段との間に該1つの極性のES
D電流を導通するよう接続された第二の厚酸化膜MOS
デバイスと、 NS ESDストレスモードで負の電源供給バスと入力
段との間の他の極性のESD電流をシャントし、PS
ESDストレスモードで入力段の正のESD電圧を正の
所定の値にクランプするよう接続された第一の薄酸化膜
MOSデバイスと、 PD ESDストレスモードで入力段と正の電源供給バ
スとの間の該他の極性のESD電流をシャントするよう
接続されたダイオードと、 ND ESDストレスモードで入力段の負のESD電圧
を負の所定の値にクランプするよう接続された第二の薄
酸化膜MOSデバイスとからなり、該第一及び第二の厚
酸化膜MOSデバイス及び該第一及び第二の薄酸化膜M
OSデバイスは全て同一の導電性の型からなり、それに
よりラッチアップを防止する保護回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US419638 | 1995-04-06 | ||
US08/419,638 US5637900A (en) | 1995-04-06 | 1995-04-06 | Latchup-free fully-protected CMOS on-chip ESD protection circuit |
Publications (1)
Publication Number | Publication Date |
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JP3058203U true JP3058203U (ja) | 1999-06-18 |
Family
ID=23663094
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7291549A Pending JPH08288404A (ja) | 1995-04-06 | 1995-11-09 | ラッチアップのない完全に保護されたcmosオンチップesd保護回路 |
JP1998007679U Expired - Lifetime JP3058203U (ja) | 1995-04-06 | 1998-10-02 | ラッチアップのない完全に保護されたcmosオンチップesd保護回路 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7291549A Pending JPH08288404A (ja) | 1995-04-06 | 1995-11-09 | ラッチアップのない完全に保護されたcmosオンチップesd保護回路 |
Country Status (4)
Country | Link |
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US (1) | US5637900A (ja) |
JP (2) | JPH08288404A (ja) |
CN (1) | CN1053067C (ja) |
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