JP3058203U - ラッチアップのない完全に保護されたｃｍｏｓオンチップｅｓｄ保護回路 - Google Patents

ラッチアップのない完全に保護されたｃｍｏｓオンチップｅｓｄ保護回路

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Abstract

(57)【要約】 （修正有） 【課題】 ミクロン以下のＣＭＯＳ技術のＩＣに対して
ラッチアップ問題無しにＥＳＤ保護をなし、ＥＳＤ保護
回路に対して必要とされるレイアウト領域要求を減少
し、斯くしてＩＣチップの大きさとコストを減少し、パ
ッキング密度を増加する。 【解決手段】 ＥＳＤ保護回路は４つの異なるＥＳＤ直
接放電路を供することにより、４つの異なるＥＳＤスト
レスモードからＣＭＯＳ集積回路の入力段を完全に保護
する。ＥＳＤ保護回路は、第一と第二の厚酸化膜ＭＯＳ
デバイスからなる第一のＥＳＤ保護回路と、抵抗と第一
と第二の薄酸化膜ＭＯＳデバイスとからなる第二のＥＳ
Ｄ保護回路とを有する。抵抗は第一と第二のＥＳＤ保護
回路の間に接続される。第一と第二のＥＳＤ保護回路は
それぞれ入力パッドからの２つのＥＳＤ放電路及び保護
されるべき内部回路の入力からＶＤＤとＶＳＳ電圧供給
バスへの路とを提供する。

Description

【考案の詳細な説明】
【０００１】
【考案の属する技術分野】
本考案は封入された内部集積回路（ＩＣ）を取り扱いにより生じた電気放電（ ＥＳＤ）から生ずる望ましくない高電圧スパイクから保護するラッチアップのな い完全に保護されたＣＭＯＳオンチップ回路に関する。特に本考案はＥＳＤ損傷 に対する集積回路の入力段のＮＭＯＳ及びＰＭＯＳデバイスの両方を直接保護す る回路に係る。
【０００２】
【従来の技術】
金属酸化物シリコン（ＭＯＳ）ＩＣチップの人間の取り扱いからの静電気放電 （ＥＳＤ）は常にＭＯＳチップを損傷してきた。ＭＯＳ電界効果トランジスタの 基板からゲート電極を絶縁する薄酸化膜層はしばしばそれに横切って印加される 電圧スパイクにより回復不能に破壊される。電圧スパイク又はＥＳＤはしばしば ゲートに印加される。何故ならばゲート電極はＩＣチップの外部端子又は入力ピ ンに接続されているからである。外部端子は入力パッド上に形成される。そのよ うな損傷を過剰な静電気放電から保護するために保護装置がしばしば入力パッド と集積回路の入力ステージのゲートとの間に接続される。
【０００３】 そのようなＥＳＤ保護は例えばミクロン以下のＣＭＯＳ技術を用いてより薄い ゲート酸化物で作られるＭＯＳデバイスの新たな世代としてより重要になってき ている。薄い酸化物ＭＯＳデバイスはＥＳＤ損傷を極端に被りやすい。故にＥＳ Ｄ保護はミクロン以下のＣＭＯＳの信頼性に関して最も重要な要素の一つとなっ ている。
【０００４】 ミクロン以下のＣＭＯＳ技術ではホットキャリア劣化を克服するために軽度に ドープされたドレイン構造が用いられ、一方で珪素化合物拡散がＣＭＯＳデバイ スのドレイン及びソース内のシート抵抗を減少するよう用いられる。 ＭＯＳデバイスがＬＤＤ構造及び珪素化合物拡散を用いたより薄い酸化物で作 られる場合にＥＳＤ保護回路はミクロン以下のＣＭＯＳ技術を用いて作られた小 形のＭＯＳ ＩＣの信頼性の点からより重要になってきている。ＥＳＤ保護回路 の重要性は多くの参考文献に記載され、例えば： （１）C.Duvvury,R.A.McPhee,D.A.Baglee,R.N.Rountree等による論文, 「ESD Pr otection Reliability in 1-μｍ CMOS Technologies」,1986 IRPS Proc.,pp.19 9-205. （２）S.Daniel,G.Krieger等による論文, 「Process and Design Optimization for advanced CMOS I/O ESD Protection Devices」,1990 EOS/ESD Symp.Proc., EOS-12,pp.206-213. （３）Y.Wei,Y.Loh,C Wang,C.Hu 等による論文, 「MOSFET Drain Engineering f or ESD Performance」,1992 EOS/ESD Symp.Proc.,EOS-14 pp 143-148. ＥＳＤ保護回路は、ＥＳＤ電流をシャントし、入力段の感応性ゲートの周りの 望ましくない電圧スパイク（オーバーシュート又はアンダーシュート）をプルア ップ（ＶＤＤに）又はプルダウン（ＶＳＳ又は接地に）することにより、ＭＯＳ トランジスタの感応性薄酸化膜ゲートを保護するのに用いられる。この電流シャ ント及び電圧クランプはトランジスタの動作又は外部端子の配置又はＩＣチップ のピンの配置の正常信号路に影響を及ぼさずに達成されねばならない。通常ＭＯ Ｓ ＩＣチップは２つの電圧レベル即ちＶＳＳ及びＶＤＤを用いて動作する。各 電圧レベルはＩＣチップの電力ピンに接続される共通バス又はノードを介してＩ Ｃに印加される。一般にＥＳＤパルスはＶＤＤ及びＶＳＳノードの両方に印加さ れる正及び負の極性を有する。
【０００５】 従来技術のＥＳＤ保護回路はＸ．Ｇｕｇｇｅｎｍｏｓ及びＲ．Ｈｏｌｚｎｅｒ の論文「“A New ESD Protection Concept for VLSI CMOS Circuits avoiding C ircuit Stress", 」1991 EOS/ESD Symp.Proc.,EOS-13 pp.74-82.及びアメリカ国 特許第４６９２７８１号、４６０５９８０号、４７４５４５０号、４８０６７０ ８０号、４８１９０４６号、５００１５２９号に開示されている。
【０００６】 図１に入力パッド１０５と過剰な高電圧に対して保護されるべきＣＭＯＳ入力 段１１０との間に位置する従来技術のＥＳＤ保護回路１００を示す。 入力段１１０は薄酸化膜ＰＭＯＳデバイスＰ１及び薄酸化膜ＮＭＯＳデバイス Ｎ１を例示的に含む。ＰＭＯＳデバイスＰ１のソース１１５はＶＤＤバスに接続 され、それのドレイン１２５はＮＭＯＳデバイスＮ１のドレイン１３０に接続さ れる。ＮＭＯＳデバイスＮ１のソース１３５は通常接地されるＶＳＳバスに接続 される。ＰＭＯＳ及びＮＭＯＳデバイスＰ１，Ｎ１のゲート１４５、１５０は入 力段１１０の入力を形成するために共に結合される。この入力はＥＳＤ保護回路 １００の端子１５５に接続される。端子１５５はまた入力段１１０の入力端子で ある。入力段１１０の出力は共通ドレイン接続１６０により形成される。端子１ ５５で入力段１１５の入力に印加された信号に依存して入力段１１０の出力１６ ０はＶＤＤにプルアップされるか又はＶＳＳにプルダウンされる。
【０００７】 ＥＳＤ保護回路１００は入力パッド１０５及び入力段１１０を含む同じＩＣ上 にある。ＥＳＤ保護回路１００は抵抗器Ｒと２つのｎ型ＭＯＳデバイスと、薄酸 化膜ＮＭＯＳ Ｎ２と厚酸化膜ＮＭＯＳ Ｎ３からなる。 抵抗Ｒは入力パッド１０５の端子１７０と端子１５５との間に直列に接続され る。この抵抗は良く知られている技術により集積回路の基板内に拡散により形成 される拡散抵抗である。厚酸化膜ＮＭＯＳデバイスＮ３は入力パッド１０５の端 子１７０に接続されたそれのドレイン１８４とそれのゲート１８６とを有する。 デバイスＮ３のソース１８８はＶＳＳバスに接続される。薄酸化膜ＮＭＯＳデバ イスＮ２はそれのソース１９４とＶＳＳバスに接続された端子１５５とそれのゲ ート１９２に接続されたそれのドレインを有する。
【０００８】 薄酸化膜ＮＭＯＳデバイスＮ２は拡散抵抗Ｒと共に入力パッド１０５の端子１ ７０と入力段１１０との間の絶縁段階として作用する。厚酸化膜ＮＭＯＳ Ｎ３ は端子１７０の電圧を接地に、即ち接地されたＶＳＳにプルダウンする。斯くし てこのＥＳＤ保護回路１００は入力パッド１０５と接地との間のＥＳＤ放電路を 提供する。しかしながらこのＥＳＤ保護回路１００はＶＤＤバスへの直接のＥＳ Ｄ放電路を有さない。
【０００９】 入力パッド１０５からＶＤＤバスへのそのような直接ＥＳＤ放電路により、予 期しないＥＳＤ放電が以下の３つの参考文献に記載されるようなＩＣチップの内 部回路内で生ずる： （１）C.Duvvury,R.N.Rountree,O.Adams等による論文, 「Internal chip ESD ph enomena beyond the protection circuit 」,IEEE Trans.on Electron Devices, vol.35,no.12,pp.2133-2139,Dec.,1988, （２）H.Terletzki,W.Nikutta,W.Reczek等による論文, 「Influence of the ser ies resistance of on-chip power supply buses on internal device failure after ESD stress 」,IEEE Trans.on Electron Devices,vol.40,no.11,pp.2081 -2083,Nov.,1993, （３）C.Johnson,T.J.Maloney,S.Qawami等による論文, 「Two unusual HBM ESD failure mechanisms on mature CMOS process 」,1993 EOS/ESD Symp.Proc.,EOS -15,PP.225-231. 図２に入力パッド１０５と入力段１１０との間に接続される他の通常用いられ るＥＳＤ保護回路２００を示す。図１のＥＳＤ保護回路１００でのように抵抗Ｒ の一端は入力パッド１０５の端子１７０に接続される。抵抗Ｒは拡散抵抗又はポ リシリコン抵抗（即ちポリシリコンで作られた抵抗器）である。抵抗の他の端は 入力段１１０のＭＯＳデバイスＰ１，Ｎ１のゲート１４５、１５０に接続される 端子１５５に接続される。
【００１０】 ＥＳＤ保護回路２００は２つの放電路を設け；１つはダイオードＤ１を介して 端子１５５からＶＳＳへ他の放電路はダイオードＤ２端子１５５からＶＤＤへ接 続される。 第一のダイオードＤ１はＶＳＳバスに接続されるそれのアノード２１５と端子 １５５と接続されるそれのカソード２２０を有する。第二のダイオードＤ２はま た端子１５５に接続されたアノード２５５を有するが一方でそれのカソード２４ ０はＶＤＤバスに接続される。回路２００が２つの放電路を含むあるＥＳＤ保護 を設ける一方でにもかかわらずＰＭＯＳデバイスＰ１に対するＥＳＤ損傷はある 条件で生ずる。例えばＶＤＤバスが浮遊状態のときに入力パッド１０５で生ずる ＶＳＳバスに関する正の４００ボルトＨＢＭ（人体モード）ＥＳＤパルスはＰＭ ＯＳデバイスＰ１を損傷する。
【００１１】 図３に入力パッド１０５と入力段１１０との間に接続された他のＥＳＤ保護回 路３００を示す。このＥＳＤ保護回路３００において、図２の抵抗Ｒは省略され 入力パッド１０５が直接入力段１１０に接続される。加えて図２のダイオードＤ １，Ｄ２はラテラルｎｐｎバイポーラ接合トランジスタ（ＢＪＴ）で置き換えら れる。ＥＳＤ保護回路３００は入力パッド１０５とＶＳＳバスとの間に位置する 一つのｎｐｎＢＪＴ Ｑ１と入力パッド１０５とＶＤＤバスとの間に位置する２ つのｎｐｎＢＪＴ Ｑ２，Ｑ３とを有する。Ｑ１，Ｑ２のコレクタ３１０、３１ ５とＱ３のエミッタ３２０は端子１７０接続される。Ｑ１のエミッタ３２５は接 地されたＶＳＳに接続される。Ｑ２のエミッタ３３０とＱ３のコレクタ３３５は ＶＤＤに接続される。
【００１２】 図２のＥＳＤ保護回路２００でのようにＥＳＤ保護回路３００は入力パッド１ ０５とＶＳＳ及びＶＤＤバスの両方との間の２つのＥＳＤ放電路を設けられる。 斯くして図２のダイオードＤ１，Ｄ２及び図３のＢＪＴ Ｑ１，Ｑ２，Ｑ３は 入力パッド１０５とＶＤＤバスとの間又は入力パッド１０５とＶＤＤバス間のど ちらかの正及び負のＥＳＤ電圧の両方から入力段１１０を保護する。上記のよう に図２のＥＳＤ保護回路２００及び図３の３００は２つのＥＳＤ路を設け；１つ のＥＳＤ路は入力パッド１０５からＶＤＤバスへ、第二のＥＳＤ路は入力パッド １０５からＶＳＳバスへ接続される。しかしながらこれら２つの放電路にもかか わらず図２のダイオードＤ１，Ｄ２又はＢＪＴ Ｑ１，Ｑ２，Ｑ３の初期始動電 圧は通常深いミクロン以下のＣＭＯＳ技術で入力段１１０のより薄いゲート酸化 物ＭＯＳデバイスＰ１，Ｎ１の降伏電圧より通常高い。
【００１３】 図４に入力パッド１０５の端子１７０と接地されているＶＳＳバスとの間に接 続されている薄酸化膜ＮＭＯＳデバイスＮ２（図１にまた示される）を有する通 常用いられている更に他のＥＳＤ保護回路４００を示す。図１でのように抵抗Ｒ は端子１７０と入力段１１０のＭＯＳデバイスＰ１とＮ１のゲート１４５、１５ ０に接続される端子１５５との間に接続される。図２と同様に抵抗Ｒはポリシリ コン抵抗器である。
【００１４】 薄酸化膜ＰＭＯＳデバイスＰ２は入力パッド１０５の端子１７０とＶＤＤバス との間に接続される。薄酸化膜ＰＭＯＳデバイスＰ２のドレイン４２０は入力パ ッド１０５の端子１７０に接続される。ＰＭＯＳデバイスＰ２のゲート４３０及 びソース４４０はＶＤＤバスに接続される。斯くして各デバイスＮ２、Ｐ２のゲ ート１９２、４３０はそれぞれのソース１９４、４４０に対して短絡され、一方 でドレイン１９０、４２０は入力パッド１０５の端子１７０に接続される。
【００１５】 図２のＥＳＤ保護回路２００と図３の３００でのようにＥＳＤ保護回路４００ は２つのＥＳＤ放電路を設けられる（１つの路は入力パッド１０５からＶＤＤバ スへ、第二の路は入力パッド１０５からＶＳＳへ接続される）。しかしながら薄 酸化膜ＣＭＯＳデバイスはＣＭＯＳデバイスを阻止するラッチアップを克服する ために二重ガードリングで囲まれなければならない。ＥＳＤ保護回路４００内の 薄酸化膜ＮＭＯＳ Ｎ２及びＰＭＯＳ Ｐ２デバイスは入力パッド１０５により 概略分けられている。故にＮＭＯＳ Ｎ２及びＰＭＯＳ Ｐ２はそれ自身の二重 ガードリングによりそれぞれ囲まれている。
【００１６】 入力信号が所定の電圧範囲外にあるときにラッチアップが生ずる。ラッチアッ プが生ずると、例えばＰＭＯＳのＰ領域とＮ基板との間のチャンネル基板ダイオ ードは導電性になり、基板に電荷キャリアを氾濫させこれにより寄生サイリスタ を発火させ、ＶＤＤとＶＳＳの供給電圧を短絡させる。寄生サイリスタはＥＳＤ 保護回路４００及び入力段１１０の両方内に存在する。図４でラッチアップはＥ ＳＤ保護回路４００又は入力段１１０内で生ずる。
【００１７】 図５に入力パッド１０５とＶＤＤ、ＶＳＳバスとの間のＴ１、Ｔ２により形成 された寄生サイリスタを有する回路５００を示す。Ｔ１，Ｔ２により形成された この寄生サイリスタは図４のＥＳＤ保護回路４００の２つのＰ２，Ｎ２ ＭＯＳ デバイスのｐ−ｎ接合により形成される。通常この寄生サイリスタは逆電流が抵 抗Ｒ１，Ｒ２を介してドレインされるのでオフであり、影響を与えない。
【００１８】 同様に通常の動作では入力段１１０の寄生サイリスタ（図４）はまた阻止され 、休止されている。入力段１１０での寄生サイリスタは図５で示された寄生サイ リスタＴ１，Ｔ２と類似であり、これは通常の動作中にはオフである。しかしな がら付加的なエミッタとして作用する保護デバイスの一つ（図２のダイオードＤ １，Ｄ２、図３のＢＪＴ Ｑ１，Ｑ２，Ｑ３又は図１及び４のＭＯＳデバイスＮ ２，Ｎ３又はＰ２のような）が前方にバイアスされる場合には入力段１１０のサ イリスタはターンオンしうる。これはＶＤＤからＶＳＳへのこの回路を短絡し、 得られる高電流はＩＣチップを破壊する。このラッチアップ効果を防止するため に入力（又は出力）電圧はＶＤＤ供給電圧を越えてはならず、又はＶＳＳ（即ち 接地電位）より下がってはならない。代替的に又は付加的にＥＳＤ保護回路のデ バイスを介して流れる電流は制限される。
【００１９】
【考案が解決しようとする課題】
本考案の目的はミクロン以下のＣＭＯＳ技術のＩＣに対する完全な保護をする ＥＳＤ保護回路を提供することにある。本考案の他の目的はＥＳＤ保護回路内の ラッチアップ問題無しにＥＳＤ保護を提供することにある。本考案の更に他の目 的はＥＳＤ保護回路に対して必要とされるレイアウト領域要求を減少し、斯くし てＩＣチップの大きさとコストを減少し、パッキング密度を増加することにある 。
【００２０】 本考案の更なる目的は入力段のＮＭＯＳ及びＰＭＯＳデバイスの両方を保護す ることである。他の目的は保護されるべき入力段に供給される入力信号上への電 圧クランプ効果を提供することにある。更に他の目的は入力段及び内部回路の動 作の信頼性及び速度を維持するように保護されるべき内部回路の正常動作に有害 に影響することなくそのような保護を提供することにある。
【００２１】
【課題を解決するための手段】
本考案のＥＳＤ保護回路は第一のＥＳＤ保護回路と第二のＥＳＤ保護回路とか らなる。第一のＥＳＤ保護回路は第一と第二の厚酸化膜ＭＯＳデバイスからなる 。第一の厚酸化膜ＭＯＳデバイスは入力パッドに接続されたゲートを有し、入力 パッドを第一の電源に接続する電源−ドレイン路を提供する。
【００２２】 第二の厚酸化膜ＭＯＳデバイスは入力パッドに接続されたゲートを有し、入力 パッドを第二の電源に接続するドレイン−電源路を提供する。 第二のＥＳＤ保護回路は入力パッドと入力段の入力端子との間に接続された抵 抗からなる。第二のＥＳＤ保護回路は第一と第二の薄酸化膜ＭＯＳデバイスを更 に含む。第一の薄酸化膜ＭＯＳデバイスは入力段の入力端子に接続されたゲート とソースと第一の電源に接続されたドレインとを有する。第二の薄酸化膜ＭＯＳ デバイスは入力端子に接続されたドレインと第二の電源に接続されたゲートとソ ースを有する。
【００２３】 本考案のＥＳＤ保護回路は４つの異なるＥＳＤ直接放電路を供することにより 、４つの異なるＥＳＤストレスモードからＣＭＯＳ集積回路の入力段を完全に保 護する。加えて本考案のＥＳＤ保護回路は高いＥＳＤ誤動作（ｆａｉｌｕｒｅ） 閾値を有し、斯くして大きなＥＳＤに対して保護し、一方で小さなレイアウト領 域を占有するに過ぎない。
【００２４】 更にまた本考案のＥＳＤ保護回路は内部回路の薄酸化膜ＣＭＯＳ入力段に印加 された電圧を所望のレベルにクランプする。これらの電圧レベルは５．５から− １ボルトの間にクランプされる。本考案のＥＳＤ保護回路は薄酸化膜ＣＭＯＳ入 力段デバイスより高いターンオン電圧を有する。故に本考案の回路は内部回路の 正常動作に悪影響を与えずにＥＳＤ保護を提供する。
【００２５】 加えて同じ型のＭＯＳデバイスを有し、ラッチアップガードリングを合併した 本考案のＥＳＤ保護回路は小さなレイアウト領域内で効果的に製造される。これ はより小形でしかも完全に保護されたＩＣチップを提供する。
【００２６】
【考案の実施の形態】Ａ．本考案の回路 図６に本考案の実施例によるラッチアップのないＥＳＤ保護回路６００の概略 図を示す。本考案のＥＳＤ保護回路６００は例えばＣＭＯＳと共に一体に形成さ れＣＭＯＳ ＩＣに対してＥＳＤ保護を提供する。保護回路６００は入力パッド １０５とＣＭＯＳ ＩＣ入力段１１０との間に接続される。
【００２７】 保護されるべき入力段１１０は図１乃至５に示されるのと同じである。それは 入力段１１０は出力１６０を形成するために相互に接続されるドレイン１２５、 １３０を有する薄酸化膜ＰＭＯＳデバイスＰ１及び薄酸化膜ＮＭＯＳデバイスＮ １からなる。Ｐ１及びＮ１デバイスのゲート１４５、１５０は入力段１１０に対 する入力を形成するために共に結合され、この入力はＥＳＤ保護回路６００の端 子１５５に結合される。ＰＭＯＳ Ｐ１のソース１１５はＶＤＤバスに結合され 、一方でＮＭＯＳ Ｎ１のソース１３５はＶＳＳバスに結合される。
【００２８】 ＥＳＤ保護回路６００の端子１５５はＰＭＯＳ Ｐ１とＮＭＯＳ Ｎ１のゲー ト１４５、１５０に接続される。抵抗Ｒは入力パッド１０５の端子１７０とＥＳ Ｄ保護回路６００の端子１５５との間の信号路に沿って直列に接続される。 抵抗Ｒは好ましくは良く知られた技術により集積回路のＮ基板内でＰ型材料の 拡散により形成される。例として重度にドープされたＰ型材料は抵抗器Ｒを形成 するために用いられる。 即ち抵抗Ｒは
【００２９】
【外１】
【００３０】 拡散型抵抗である。Ｐ型材料をＮ基板内に拡散することはＰ型材料とＮ基板との 間の接合を本質的に生ずる。接合は寄生ダイオードＤとして動作する。ダイオー ドＤのアノード６１０は拡散抵抗Ｒに接続され、一方でダイオードのカソード６ １５はＶＤＤバスに接続される。 拡散抵抗Ｒはまた基板とコンデンサを形成する。抵抗Ｒと組み合わせてコンデ ンサーは遅延ラインを供する。保護された入力段１１０に到達した望まれないパ ルスの若干の遅延は入力段１１０の周囲でそれをシャントするためのよりよい機 会を提供する。
【００３１】 例としてＰ型拡散抵抗Ｒは約２００オームの値を有する。大きな拡散抵抗Ｒは 通常より高いＥＳＤ誤動作閾値に導く。しかしながらこれはチップの正常な動作 に対して望ましくない入力パッド１０５と入力段１１０との間のより長いＲＣ遅 延に導く。ＰＭＯＳデバイスは４つのＥＳＤ路を供し、ＶＤＤ及びＶＳＳの両方 に対して正及び負の所望でないパルス又はＥＳＤをシャントするために用いられ る。４つのＰＭＯＳデバイスの２つＰ２、Ｐ３は厚酸化膜デバイスであり、一方 残りの２つのＰＭＯＳデバイスＰ４，Ｐ５は薄酸化膜ＰＭＯＳデバイスである。
【００３２】 第一の厚酸化膜ＰＭＯＳデバイスＰ２はそのソース６２０を入力パッド１０５ （即ち端子１７０）に接続され、そのドレイン６２３を共通ＶＳＳバスに接続さ れる。共通ＶＳＳバスは接地されるが電圧供給源ＶＳＳに接続される。第二の厚 酸化膜ＰＭＯＳデバイスＰ３はそのドレイン６２６を入力パッド１０５に接続さ れ、そのソース６３０を電圧供給源ＶＤＤに接続されるＶＤＤバスに接続される 。Ｐ２のゲート６３３及びＰ３のゲート６３６はまた入力パッド１０５に接続さ れる。例としてＰ２，Ｐ３のゲート６３３、６３６は金属である。
【００３３】 第一の薄酸化膜ＰＭＯＳデバイスＰ４はそのソース６４０をそのゲート６４３ に結合される。相互接続されたソース６４０とゲート６４３はまた端子１５５に 接続される。Ｐ４のドレイン６４６はＶＳＳバスに接続される。第二の薄酸化膜 ＰＭＯＳデバイスＰ５はそのドレイン６５０を端子１５５に接続される。Ｐ５の ゲート６５３とソース６５６は相互接続され、ＶＤＤバスに接続される。例とし てＰ４，Ｐ５のゲート６４３、６５３はポリシリコンである。
【００３４】 厚酸化膜ＰＭＯＳデバイスＰ２，Ｐ３は第一のＥＳＤ保護を形成する一方で拡 散抵抗Ｒと薄酸化膜ＰＭＯＳデバイスＰ４，Ｐ５は第二のＥＳＤ保護を形成する 。拡散抵抗Ｒは薄酸化膜ＰＭＯＳデバイスＰ４，Ｐ５に対するＥＳＤ電流制限を 供する。 進歩したＣＭＯＳ技術を用いることは厚酸化膜ＭＯＳデバイスにより供された ＥＳＤ保護を劣化するが、厚酸化膜ＰＭＯＳのドレイン内に深いウエル領域を挿 入することはこの問題を克服する（Ｙ．Ｓ．Ｈｕ、Ｈ．Ｒ．Ｌｉａｕｈ、Ｍ．Ｃ ．Ｃｈａｎｇ等による「"High Density Input Protection Circuit Design in 1 .2μｍ CMOS Technology",」1987 EOS/ ESD Symp.Proc.,EOS-9,pp.179-185 ）。 本考案のＥＳＤ保護回路６００の厚酸化膜ＰＭＯＳデバイスＰ２，Ｐ３は図８に 関連して以下に説明する如くそれらのドレインとソース内に挿入されるような深 いウエルを有する。
【００３５】 厚酸化膜ゲートを有することはＭＯＳデバイスのターンオン電圧を増加する。 厚酸化膜デバイスＰ２，Ｐ３は約１６ボルト以上及びー１６ボルト以下のターン オン電圧を典型的にそれぞれ有する。斯くして厚酸化膜デバイスＰ２のターンオ ン電圧は５ボルトより非常に大きく、これは入力段１１０のＭＯＳデバイスの正 常な動作中に用いられるＶＤＤバス上の電圧レベルである。故に厚酸化膜デバイ スＰ２、Ｐ３の金属ゲート６３３、６３６を入力パッド１０５に接続することは 入力段１１０の動作に悪影響を与えない。何故ならば厚酸化膜デバイスＰ２，Ｐ ３は入力段１１０の正常な動作電圧範囲である５ボルトでオフのままであるから である。
【００３６】 更にまた金属ゲート６３３、６３６を入力パッド１０５に接続することは実質 的な利益を供し、即ち厚酸化膜デバイスＰ２，Ｐ３のターンオン速度を増加する 。これは速いスパイクに対して鋭い立ち上がり時間と狭いパルス幅を有する増加 されたＥＳＤ保護を提供する。Ｂ．本考案の回路の動作 入力段１１０の薄酸化膜ＰＭＯＳ Ｐ１は厚酸化膜ＰＭＯＳデバイスＰ３と拡 散抵抗Ｒと薄酸化膜ＰＭＯＳデバイスＰ５とによるＥＳＤ損傷に対して保護され ている。入力段１１０の薄酸化膜ＮＭＯＳ Ｎ１は薄酸化膜デバイスＰ２と拡散 抵抗Ｒと薄酸化膜ＰＭＯＳデバイスＰ４とにより保護される。ＥＳＤ保護を供す ることに加えて本考案の回路６００はまた入力パッド１０５から印加された入力 信号の電圧をクランプする。
【００３７】 １．電圧クランプ動作 正常動作条件中でＥＳＤ保護回路６００（Ｐ２，Ｐ３，Ｐ４，Ｐ５）のＰＭＯ Ｓデバイスはオフである。何故ならばそれらのターンオン電圧は入力段１１０の 正常動作電圧範囲である５ボルトより非常に高いからである。薄酸化膜ＰＭＯＳ デバイスＰ４，Ｐ５はオフである。何故ならばそれらのゲート６４３、６５３は それらのソース６４０、６５６に接続されているからである。ＶＤＤとＶＳＳに よりバイアスされるＣＭＯＳ ＩＣの正常動作中の電圧クランプは以下のように 生ずる。そのゲート６４３がそのソース６４０に短絡されるがＶＤＤノードに接 続されない薄酸化膜ＰＭＯＳ Ｐ４は端子１５５上に現れた信号（即ち入力段１ １０のＰ１，Ｎ１のゲート１４５、１５０に印加された入力信号）の予期しない 低電圧レベルを所定のレベルにクランプする。例えば負のスパイク又はパルスが 入力段１１０の入力端子１５５上に現れ、それから薄酸化膜ＰＭＯＳ Ｐ４はタ ーンオンし、端子１５５上の電圧をＶＳＳにプルダウンする。これは入力信号を ー１ボルトの所定のレベルにクランプする。即ちいったん薄酸化膜ＰＭＯＳ Ｐ ４がターンオンすると端子１５５での入力信号の電圧レベルはー１ボルト以下に は低下し得ない。薄酸化膜ＰＭＯＳデバイスの閾値電圧はミクロン以下のＣＭＯ Ｓ技術で約−０．８からー１ボルトである。
【００３８】 他方で端子１７０上の入力信号が（ＶＤＤ＋Ｏ．５）ボルト以上に、即ちその 上に正のパルスのために増加したときに拡散抵抗Ｒにより形成されたダイオード Ｄはターンオンし、入力信号をＶＤＤにプルアップする。これは入力信号を最大 値５．５ボルト（即ちＶＤＤ＋Ｏ．５ボルト、ここでＶＤＤは５ボルト）にクラ ンプする。
【００３９】 入力信号の変遷、又はノイズは入力パッド１０５の端子１７０から入来する入 力信号上に現れるように正のオーバーシュート又は負のアンダーシュートのよう なスパイク又はパルスを引き起こす。しかしながらＥＳＤ保護回路６００は上記 のように概略５．５ボルトと−１ボルトの間に入力電圧をクランプする。 故に本考案のＥＳＤ保護回路６００はスパイクを入力段からシャントすること によりＥＳＤ保護を達成するのみならず、入力信号上に電圧クランプ効果を提供 する。
【００４０】 ２．ＥＳＤ保護 入力パッド１０５に接続されたＩＣチップの信号ピン上に現れるＥＳＤストレ ス状態の４つのモードがある。４つのＥＳＤストレスモードはＩＣチップのＶＳ Ｓ，ＶＤＤピンに接続されたＶＤＤ，ＶＳＳバスの両方に関するＥＳＤ電圧の正 と負の極性に関する。４つの異なるＥＳＤストレスモードは以下の通りである： １．ＰＳモード： ＶＤＤピンが浮遊状態であるときに信号ピンでのＥＳＤス トレスが接地されたＶＳＳピンに関して正のＥＳＤ電圧で ある場合。
【００４１】 ２．ＮＳモード： ＶＤＤピンが浮遊状態であるときに信号ピンでのＥＳＤス トレスが接地されたＶＳＳピンに関して負のＥＳＤ電圧で ある場合。 ３．ＰＤモード： ＶＳＳピンが浮遊状態であるときに信号ピンでのＥＳＤス トレスが接地されたＶＤＤピンに関して正のＥＳＤ電圧で ある場合。
【００４２】 ４．ＮＤモード： ＶＳＳピンが浮遊状態であるときに信号ピンでのＥＳＤス トレスが接地されたＶＤＤピンに関して負のＥＳＤ電圧で ある場合。 ＰＳモードでは正のＥＳＤ電圧が拡散抵抗Ｒを介して薄酸化膜ＰＭＯＳデバイ スＰ４のソース６４０に印加される。正のＥＳＤ電圧がＣＭＯＳプロセスに依存 する約１３ボルトの薄酸化膜デバイスＰ４の降伏又はスナップバック電圧Ｖｓｂ より大きいときには薄酸化膜ＰＭＯＳデバイスＰ４は降伏によりターンオンされ る。何故ならばそれのゲート６４３はそのソース６４０に接続されるからである 。これは端子１５５で正のＥＳＤ電圧を約１３ボルトにクランプする。
【００４３】 クランプすることは入力段１１０のゲート酸化膜１４５、１５０を保護する。 ＥＳＤパルスにより降伏する薄酸化膜Ｐ４により拡散抵抗Ｒを通過する電流は厚 酸化膜ＰＭＯＳデバイスＰ２のソース６２０で約（｜Ｖｓｂ４｜＋Ｉ4 Ｒ）に電 圧を降下し、それは ＶS2＝（｜Ｖｓｂ４｜＋Ｉ4 Ｒ） である。 ここで： ＶS2は薄酸化膜ＰＭＯＳデバイスＰ２のソース６２０上の電圧であり 、 Ｖｓｂ４は薄酸化膜ＰＭＯＳデバイスＰ４のスナップバック電圧であ り、 Ｉ4 はソース６４０からドレイン６４６へスナップバックされた薄酸 化膜ＰＭＯＳデバイスＰ４を通過する電流であり、 Ｒは拡散抵抗Ｒの抵抗である。
【００４４】 厚酸化膜デバイスＰ２のソース電圧ＶS2がＰ２の降伏電圧、ＣＭＯＳプロセス に依存し約１６ボルト以上であるときにはＰ２は降伏によりターンオンされる。 これはＥＳＤ電流をＶＳＳバスにシャントされるようにする。斯くしてＥＳＤ電 流は厚酸化膜ＰＭＯＳデバイスＰ２により主に放電され、一方薄酸化膜ＰＭＯＳ デバイスＰ４はゲート１４５、１５０を保護するために入力段１１０の入力電圧 をクランプする。
【００４５】 薄酸化膜ＰＭＯＳデバイスＰ４はそのドレイン６４６とそのソース６４０との 間（図８を参照）の短絡チャンネル（図８の８２０）を有する。Ｐ４のチャンネ ルが短いほど薄酸化膜ＰＭＯＳデバイスＰ４のスナップバック電圧｜Ｖｓｂ４｜ はより小さい。 Ｐ４を通過する電流Ｉ4 は薄酸化膜ＰＭＯＳ Ｐ４デバイスの寸法に比例する 。同様に抵抗Ｒの値はｐ型拡散領域の大きさに比例する。故にＰ４の大きさと抵 抗Ｒとを変えることにより適切なＥＳＤ保護回路６００が設計されうる。
【００４６】 ＮＳモードでは薄酸化膜ＰＭＯＳデバイスＰ４は順方向導電性（ｆｏｒｗａｒ ｄ ｃｏｎｄｕｃｔｉｎｇ）である。何故ならば負の電圧が入力パッド１０５に 印加されるからである。故に拡散抵抗Ｒの助けでＥＳＤ電流は順方向導電性Ｐ４ によりバイパスされる。この順方向導電性Ｐ４条件はＨＢＭの１０ｋｖより以上 のＥＳＤに対して保護する非常に高いＥＳＤ保護能力を有する。
【００４７】 ＰＤモードでは入力パッド１０５の端子１７０でＥＳＤストレスは接地された ＶＤＤバスに関して正のＥＳＤ電圧であり、ＶＳＳバスが浮遊するときにはダイ オードＤは順バイアスになり、導電性となる。順方向導電性ダイオードＤはＥＳ Ｄ電流をＶＤＤバスに対してシャントする。順方向条件の元のダイオードＤは非 常に高いＥＳＤ保護能力をまた有する。
【００４８】 ＮＤモードでは、入力パッド１０５の端子１７０のＥＳＤストレスは接地され たＶＤＤバスに関して正のＥＳＤ電圧であり、ＶＳＳバスが浮遊するときには負 のＥＳＤ電圧が拡散抵抗Ｒを通して短絡チャンネル薄酸化膜ＰＭＯＳデバイスＰ ５のドレイン６５０に印加される。負のＥＳＤ電圧がＣＭＯＳプロセスに依存す る約ー１３ボルトの薄酸化膜ＰＭＯＳデバイスＰ４の降伏スナップバック電圧Ｖ ｓｂより小さいときには、薄酸化膜ＰＭＯＳデバイスＰ５はそれのゲート６５３ がそのソース６５６に接続されているので降伏によりターンオンされる。これは 負のＥＳＤ電圧を約ー１３ボルトにクランプする。斯くして入力段１１０のＰ１ ，Ｎ１のゲート１４５、１５０は保護される。
【００４９】 拡散抵抗を通る電流は約（Ｖｓｂ５−Ｉ5 Ｒ）である薄酸化膜デバイスＰ３の ドレイン６２６上の電圧ＶD3を引き起こし、それは ＶD3＝（Ｖｓｂ５−Ｉ5 Ｒ） である。 ここで： Ｖｓｂ５は負の値を有する薄酸化膜ＰＭＯＳデバイスＰ５のスナップ バック電圧であり、 Ｉ5 は正の値であり、ソース６５７からドレイン６５０へスナップバ ックされた薄酸化膜ＰＭＯＳデバイスＰ５を通る電流であり、 Ｒは拡散抵抗Ｒの抵抗値である。
【００５０】 厚酸化膜デバイスＰ３のドレイン電圧ＶD3がＣＭＯＳプロセスに依存する約ー １６ボルトのＰ３の降伏電圧以下であるときにＰ３は降伏によりターンオンされ る。これはＥＳＤ電流をＶＤＤバスにシャントされるようにする。斯くしてＥＳ Ｄ電流は主に厚酸化膜ＰＭＯＳデバイスＰ３により放電され、一方で薄酸化膜Ｐ ＭＯＳデバイスＰ５は入力段１１０のゲート酸化膜１４５、１５０の入力電圧を クランプする。
【００５１】 Ｐ５のチャンネルが短いほど薄酸化膜ＰＭＯＳデバイスＰ５のスナップバック 電圧｜Ｖｓｂ５｜はより小さくなる。Ｐ５を通過する電流Ｉ5 は薄酸化膜ＰＭＯ Ｓ Ｐ５デバイスの寸法に比例する。故にＰ５の大きさと抵抗Ｒとを変えること により適切なＥＳＤ保護回路６００が設計されうる。Ｃ．本考案の回路のレイアウト シリコン集積回路チップ上の図６の回路の好ましいレイアウトは図７、８に示 される。好ましいレイアウトは図７に示されるコンパクトレイアウト形式を提供 する。図７は入力パッド１０５とＶＤＤ、ＶＳＳバスに接続されたＥＳＤ保護回 路６００のレイアウトの平面図である。端子１７０は入力パッド１０５をＥＳＤ 保護回路６００に接続し、一方で端子１５５はＥＳＤ保護回路６００を入力段１ １０に接続する。
【００５２】
【外２】
【００５３】 拡散抵抗Ｒは端子１５５と端子１７０の間に接続される。ＥＳＤ保護回路６００ の外縁は
【００５４】
【外３】
【００５５】 ガードリング７１０を有する。付加的な
【００５６】
【外４】
【００５７】 ガードリング７２０は
【００５８】
【外５】
【００５９】 ガードリング７１０内に位置する。
【００６０】
【外６】
【００６１】 ガードリング７１０、７２０の目的は入力段１１０の出力１６０に結合された内 部回路のＶＤＤ対ＶＳＳラッチアップを防ぐことにある。ＣＭＯＳ ＩＣの内部 回路のＶＤＤ対ＶＳＳラッチアップはさもなければ入力パッド１０５とＥＳＤ保 護回路６００上に現れる入力信号のオーバーシュート又はアンダーシュートによ りトリガーされる。
【００６２】
【外７】
【００６３】 ガードリング７１０、７２０は入力信号のオーバーシュート又はアンダーシュー トにより発生される余分な基板電流を減少しうる。 これは注入された基板電流がＣＭＯＳ ＩＣの内部回路内でＶＤＤ対ＶＳＳラッ チアップを引き起こすことを防止する。 図７に示されたこのレイアウト７００ではＥＳＤ保護回路６００の全ての素子 とラッチアップ防止ガードリング７１０、７２０は効果的にレイアウト領域を減 少するよう相互に併合される。図７の破線Ａ−Ａ’は図８の対応する断面図を示 すために用いられる。
【００６４】 図８にそれぞれ
【００６５】
【外８】
【００６６】 ガードリング７１０、７２０を示し、ここで
【００６７】
【外９】
【００６８】 ガードリング７１０はＶＳＳバスに接続され、これは通常接地されており、
【００６９】
【外１０】
【００７０】 ガードリング７２０はＶＤＤバスに接続される。ＰＭＯＳデバイス（図６の厚及 び薄両方の酸化膜ＰＭＯＳデバイスＰ２，Ｐ３，Ｐ４，Ｐ５）のドレインとソー スと同様に
【００７１】
【外１１】
【００７２】 ガードリング７１０はＰ＋拡散領域である。例として各Ｐ＋拡散領域７１０の幅 は６μｍである。 ＶＳＳバスに接続される外側の
【００７３】
【外１２】
【００７４】 拡散領域は寄生ｐ−ｎ−ｐトランジスタのコレクタガードリング７１０として動 作する。ベースガードリング７２０として動作するＮ＋拡散領域は５μｍ幅であ り、ＶＤＤバスに接続される。深いＰウエル領域は６μｍ
【００７５】
【外１３】
【００７６】 拡散領域の幾つかの中に設けられる。特に深いＰウエル領域は以下のような
【００７７】
【外１４】
【００７８】 拡散領域内に設けられる：外側ガードリング７１０、Ｐ２のドレイン６２３、Ｐ ２のソース６２０又はＰ３のドレイン６２６、Ｐ３のソース６３０、Ｐ４のソー ス６４０又はＰ５のドレイン６５０。 ＭＯＳデバイスのドレインとソース構造内に挿入された深いＰウエルはＥＳＤ 電流流入路を増加し、これらのＭＯＳデバイスのＥＳＤ保護能力を向上する。例 えばＰウエル領域の深さは約３μｍである。
【００７９】 第一のＥＳＤ保護に供されるＰ２，Ｐ３ ＭＯＳデバイスのチャンネル長さ８ １０は２μｍである。第二のＥＳＤ保護に供されるＰ４，Ｐ５ ＭＯＳデバイス のチャンネル長さ８２０は１μｍである。 Ｐ２，Ｐ３，Ｐ４，Ｐ５のゲートの縁に対するドレインとソース接点の間隔は 重要なレイアウトパラメータである。間隔は例えば５μｍであり、各接点の大き さは２ｘ２μｍ2 である（図７には示さず）。Ｐ４，Ｐ５のゲートはチャンネル ８２０内のＬＤＤ構造を有する。
【００８０】 ＥＳＤ保護回路内の全ての素子が皆Ｐ型デバイスである故に本考案のＥＳＤ保 護回路内でＶＤＤ対ＶＳＳラッチアップ問題はない。図７に示すようにＰ２，Ｐ ３，Ｐ４，Ｐ５の構造はガードリング７１０、７２０と同様に更にレイアウト領 域を減少するために互いに併合される。 例として１００ｘ１５０μｍ2 のレイアウトでＶＤＤバイアスされたＮ＋拡散 領域とＶＳＳバイアスされたＰ＋拡散ラッチアップガードリング７１０、７２０ とを含む本考案のＥＳＤ保護回路はＬＤＤ構造を有する０．８マイクロメーター ２ウエルＣＭＯＳプロセスにより製造される。その小さなレイアウト領域にもか かわらず本考案の回路はＶＤＤ及びＶＳＳノードの両方に対して正又は負の極性 のどちらかを有する４キロボルトＨＢＭ ＥＳＤストレスを越えるＥＳＤレベル に対して保護する。
【００８１】 簡単にいえば、本考案は４つの異なるＥＳＤ直接放電路を有するＥＳＤ保護回 路である。これらの路はＥＳＤストレスの４つのモードに対して保護する。故に 本考案の回路６００はＥＳＤ損傷に対してＣＭＯＳ ＩＣチップの入力段１１０ を完全に保護する、 ＰＳ及びＮＤ ＥＳＤストレスモードではデバイスＰ２，Ｐ３は主にＥＳＤ電 流を放電するためにそれらの降伏条件にある。故にＥＳＤ電流はＶＳＳ，ＶＤＤ バスに対してシャントされる。深いＰウエル構造を有する厚酸化膜デバイスＰ２ ，Ｐ３はＰＳモードとＮＤモードで薄酸化膜デバイスより更に高いＥＳＤストレ スに耐えることが可能である。
【００８２】 他の２つのＥＳＤストレスモード（ＮＳとＰＤモード）では薄酸化膜ＰＭＯＳ デバイスＰ４，Ｐ５及び接合ダイオードＤは順方向導通する。これはまたＥＳＤ 電流をＶＳＳ，ＶＤＤバスにシャントする。順方向導電Ｐ４と接合ダイオードＤ は更により高いＥＳＤストレスに耐えることが可能である。故に本考案の回路は 小さなレイアウト領域内での高いＥＳＤ誤動作閾値を有するＥＳＤ損傷の４つの モードに対して保護する。
【００８３】 加えてＣＭＯＳ ＩＣの入力段のＥＳＤ電圧はＰＳとＮＤ ＥＳＤストレスモ ードで薄酸化膜Ｐ４，Ｐ５デバイスによりクランプされる。短絡チャンネル薄酸 化膜Ｐ４，Ｐ５デバイスのスナップバック電圧は入力段のＰ１，Ｎ１ ＭＯＳデ バイスのゲート酸化膜降伏電圧より小さい。斯くして薄酸化膜Ｐ１，Ｎ１ ＭＯ Ｓデバイスのゲートは効果的に保護される。
【００８４】 これはラテラルｎｐｎバイポーラトランジスタを有するＥＳＤ保護回路と似て いない。ラテラルｎｐｎバイポーラトランジスタはミクロン以下のＣＭＯＳ技術 で入力段の薄酸化膜ＭＯＳデバイスのゲート酸化膜降伏電圧より高いターンオン 電圧を有する。故にミクロン以下のＣＭＯＳ ＩＣでの入力段の薄酸化膜ＭＯＳ デバイスのゲート酸化膜上に現れるＥＳＤ電圧をクランプするためにｎｐｎＢＪ Ｔのみを用いるのは危険である。
【００８５】 本考案はまた小さなレイアウト領域内に本考案のＥＳＤ保護回路を組み込んだ 集積回路を開示する。本考案のＥＳＤ保護回路のレイアウト効率はレイアウト領 域を節約するラッチアップガードリングを共に併合することにより大幅に改善さ れる。小さなレイアウト領域と高いＥＳＤ保護能力により本考案のＥＳＤ保護回 路はミクロン以下の技術で用いられるＣＭＯＳ ＶＬＳＩ／ＵＬＳＩの高密度応 用に対して非常に適切である。
【００８６】 本考案はＰ型デバイスをＮ型デバイスに変えることによりＮウエルＰ基板ＣＭ ＯＳプロセス内にまた組み込まれうる。本考案のＥＳＤ保護回路は小さなレイア ウト領域内でＨＢＭの４キロボルト以上の効果的なＥＳＤ保護を供する。加えて 本考案のＥＳＤ保護回路は薄酸化膜Ｐ１，Ｎ１ ＭＯＳデバイスの入力段１１０ のゲート１４５、１５０に印加された入力信号の電圧レベルをクランプする。こ れはＶＤＤが５ボルトでＶＳＳが０ボルトでのＣＭＯＳ ＩＣの正常動作内でゲ ート１４５、１５０に印加された入力信号を概略５．５ボルトから−１ボルトま でに制限する。
【００８７】 本考案のＥＳＤ保護回路は従来の又は進歩したＣＭＯＳ及びＢｉＣＭＯＳ技術 に匹敵し、適切なプロセスである。 本考案の上記実施例は例示のみを意図したものである。多くの代替実施例は請 求項の精神と視野から離れることなく当業者により実施されうる。
【図面の簡単な説明】
【図１】入力パッドとＶＳＳ供給電圧との間に配置され
ただけの保護素子を有する従来技術のＥＳＤ保護回路を
示す図である。
【図２】２つのダイオードを有する従来技術のＥＳＤ保
護回路を示す図である。
【図３】２つのバイポーラ接合トランジスタを有する従
来技術のＥＳＤ保護回路を示す図である。
【図４】ＰＭＯＳとＮＭＯＳ薄酸化膜デバイスの両方を
有する従来技術のＥＳＤ保護回路を示す図である。
【図５】入力パッドとＶＳＳ，ＶＤＤ供給電圧との間の
寄生サイリスタを有する回路を示す図である。
【図６】本考案によるＥＳＤ保護回路を示す図である。
【図７】図６に示されるＥＳＤ保護回路のパターンレイ
アウトを示す図である。
【図８】図７の線Ａ−Ａ’に沿った断面図である。
【符号の説明】
１０５ 入力パッド １１０ 入力段 １００，２００，３００，４００，６００ＥＳＤ保護回
路 Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５ ＰＭＯＳデバイス Ｎ１，Ｎ２，Ｎ３ 薄酸化膜ＮＭＯＳデバイス １１５，１３５，１８８，１９４，４４０，６２０，６
３０，６４０，６５６ソース １２５，１３０，１８４，１９０，４２０，６２３，６
２６，６４６，６５０ドレイン ＮＭＯＳデバイスＮ１ １４５，１５０，１８６，１９２，４３０，６３３，６
３６，６４３，６５３ゲート １５５，１７０ 端子 １６０ ドレイン接続 Ｒ１，Ｒ２ 抵抗Ｒ

Claims (16)

    【実用新案登録請求の範囲】
  1. 【請求項１】 入力パッドと；出力端子と；該入力パッ
    ドに接続されたゲートと、該入力パッドを第一の電源に
    接続するソース−ドレイン路とを有する第一の厚酸化膜
    ＭＯＳデバイスと；該入力パッドに接続されたゲート
    と、該入力パッドを第二の電源に接続するドレイン−ソ
    ース路とを有する第二の厚酸化膜ＭＯＳデバイスと；該
    入力パッドと該出力端子との間を接続する抵抗と；該出
    力端子に接続されたゲート及びソースと、該第一の電源
    に接続されたドレインとを有する第一の薄酸化膜ＭＯＳ
    デバイスと；該出力端子に接続されたドレインと、該第
    二の電源に接続されたゲート及びソースとを有する第二
    の薄酸化膜ＭＯＳデバイスと；からなり、該第一と第二
    の厚酸化膜ＭＯＳデバイスは第一の静電放電保護を形成
    し、該抵抗器と該第一と第二の薄酸化膜ＭＯＳデバイス
    は第二の静電気放電保護を形成し、該第一及び第二の厚
    酸化膜ＭＯＳデバイス及び該第一及び第二の薄酸化膜Ｍ
    ＯＳデバイスは全て同一の導電性の型からなり、それに
    よりラッチアップを防止することを特徴とするＭＯＳデ
    バイス用の入力保護回路。
  2. 【請求項２】 該抵抗は拡散抵抗である請求項１記載の
    入力保護回路。
  3. 【請求項３】 該拡散抵抗と、該第一及び第二の厚酸化
    膜ＭＯＳデバイスと、該第一及び第二の薄酸化膜ＭＯＳ
    デバイスとはｐ型である請求項２記載の入力保護回路。
  4. 【請求項４】 該拡散抵抗と該第二の電源との間に接続
    された寄生ダイオードを更に含む請求項２記載の入力保
    護回路。
  5. 【請求項５】 過剰なＥＳＤ電圧からＣＭＯＳチップの
    入力パッド及び入力段を保護する保護回路であって、該
    チップは負の電源供給バス（ＶＳＳ）と正の電源供給バ
    ス（ＶＤＤ）とを有し、 入力段と負の電源供給バスと
    の間に１つの極性のＥＳＤ電流を導通するよう接続され
    た第一の厚酸化膜ＭＯＳデバイスと、 正の電源供給バスと入力段との間に該１つの極性のＥＳ
    Ｄ電流を導通するよう接続された第二の厚酸化膜ＭＯＳ
    デバイスと、 負の電源供給バスと入力段との間に他の極性のＥＳＤ電
    流をシャントし、入力段での正のＥＳＤ電圧を正の所定
    の値にクランプするよう接続された第一の薄酸化膜ＭＯ
    Ｓデバイスと、 入力段と正の電源供給バスとの間に該他の極性のＥＳＤ
    電流をシャントするよう接続されたダイオードと、 入力段での負のＥＳＤ電圧を負の所定の値にクランプす
    るよう接続された第二の薄酸化膜ＭＯＳデバイスとから
    なり、該第一及び第二の厚酸化膜ＭＯＳデバイス及び該
    第一及び第二の薄酸化膜ＭＯＳデバイスは全て同一の導
    電性の型からなり、それによりラッチアップを防止する
    保護回路。
  6. 【請求項６】 該入力パッドと該入力段との間に接続さ
    れた拡散抵抗を更に含む請求項５記載の保護回路。
  7. 【請求項７】第一の導電性型の基板と；該基板内に形成
    された第二の導電性型の重度にドープされ、第一と第二
    の厚酸化膜電界効果デバイスと第一と第二の薄酸化膜電
    界効果デバイスとのソース及びドレイン領域を画成する
    複数の領域と；該第一と第二の厚酸化膜電界効果デバイ
    スのソースとドレイン領域との間の該基板上に形成され
    た２つの厚酸化膜ゲートと；該第一と第二の薄酸化膜電
    界効果デバイスのソースとドレイン領域との間の該基板
    上に形成された２つの薄酸化膜ゲートと；該基板の該ド
    レイン領域を介してインプラントされた該第二の導電性
    型のウエルと；該基板内に形成され、集積回路の周辺に
    配置されたガードリングと；該２つの厚酸化膜ゲートと
    該２つの薄酸化膜ゲートとの間の該基板内に形成された
    該第二の型の拡散抵抗とからなり、該第一及び第二の厚
    酸化膜ＭＯＳデバイス及び該第一及び第二の薄酸化膜Ｍ
    ＯＳデバイスは全て同一の導電性の型からなり、それに
    よりラッチアップを防止するＭＯＳデバイスの入力保護
    集積回路。
  8. 【請求項８】 該ガードリングは重度にドープされた第
    二の導電性の型の外側ガードリングと重度にドープされ
    た第一の導電性の型の内側ガードリングとからなる請求
    項７記載の集積回路。
  9. 【請求項９】 該基板内の外側ガードリングを介してイ
    ンプラントされた該第二の導電性の型のウエルを更に含
    む請求項８記載の集積回路。
  10. 【請求項１０】 軽度にドープされたドレイン構造は該
    基板内の該２つの薄酸化膜ゲート下に形成される請求項
    ９記載の集積回路。
  11. 【請求項１１】負の電源に対する正の静電気放電からＭ
    ＯＳデバイスを保護する回路であって、 入力パッドと；出力端子と；該入力パッドに接続された
    ゲート及びソースと、負の電源に接続されたドレインと
    を有する厚酸化膜ＭＯＳデバイスと；該入力パッドと該
    出力端子との間に接続される抵抗と；該出力端子に接続
    されたゲート及びソースと、該負の電源に接続されたド
    レインとを有する薄酸化膜ＭＯＳデバイスと；からな
    り、 該厚酸化膜ＭＯＳデバイスは該入力端子から該負の電源
    にＥＳＤ電流をシャントするようターンオンし、該薄酸
    化膜ＭＯＳデバイスは該出力端子の信号を所定の正の電
    圧レベルにクランプし、該厚酸化膜ＭＯＳデバイス及び
    該薄酸化膜ＭＯＳデバイスは同一の導電性の型からな
    り、それによりラッチアップを防止することを特徴とす
    る保護回路。
  12. 【請求項１２】 該負の電源は接地されている請求項１
    １記載の回路。
  13. 【請求項１３】 接地に対する負の静電気放電からＭＯ
    Ｓデバイスを保護する回路であって、 入力パッドと；出力端子と；該入力パッドに接続された
    ゲート及びソースと、接地されたドレインとを有する厚
    酸化膜ＭＯＳデバイスと；該入力パッドと該出力端子と
    の間に接続された抵抗と；該出力端子に接続されたゲー
    ト及びソースと、該接地されたドレインとを有する薄酸
    化膜ＭＯＳデバイスと；からなり、 該薄酸化膜ＭＯＳデバイスは該入力端子から該接地にＥ
    ＳＤ電流をシャントするよう順方向導通し、該厚酸化膜
    ＭＯＳデバイス及び該薄酸化膜ＭＯＳデバイスは同一の
    導電性の型からなり、それによりラッチアップを防止す
    ることを特徴とする保護回路。
  14. 【請求項１４】 正の電圧供給源に対する正の静電気放
    電からＭＯＳデバイスを保護するための回路であって、 入力パッドと；出力端子と；該入力パッドに接続された
    ゲート及びドレインと、正の電源に接続されたソースと
    を有する厚酸化膜ＭＯＳデバイスと；該入力パッドと該
    出力端子との間に接続された抵抗と；該抵抗と該正の電
    源との間に接続された寄生ダイオードと；該出力端子に
    接続されたゲート及びドレインと、該正の電源に接続さ
    れたソースとを有する薄酸化膜ＭＯＳデバイスと；から
    なり、 該寄生ダイオードは該入力端子から該正の電源にＥＳＤ
    電流をシャントするよう順方向導通し、該厚酸化膜ＭＯ
    Ｓデバイス及び該薄酸化膜ＭＯＳデバイスは同一の導電
    性の型からなり、それによりラッチアップを防止するこ
    とを特徴とする保護回路。
  15. 【請求項１５】 正の電圧供給源に対する負の静電気放
    電からＭＯＳデバイスを保護する回路であって、 入力パッドと；出力端子と；該入力パッドに接続される
    ゲート及びドレインと正の電源に接続されたソースとを
    有する厚酸化膜ＭＯＳデバイスと；該入力パッドと該出
    力端子との間に接続された抵抗と；該出力端子に接続さ
    れたゲート及びドレインと、該正の電源に接続されたソ
    ースとを有する薄酸化膜ＭＯＳデバイスと；からなり、 該薄酸化膜ＭＯＳデバイスは該出力端子の信号を所定の
    負の電圧レベルにクランプし、該厚酸化膜ＭＯＳデバイ
    ス及び該薄酸化膜ＭＯＳデバイスは同一の導電性の型か
    らなり、それによりラッチアップを防止することを特徴
    とする保護回路。
  16. 【請求項１６】 ＰＳ、ＮＳ、ＰＤ、ＮＤ ＥＳＤスト
    レスモードの４つのＥＳＤストレスモードの過剰なＥＳ
    Ｄ電圧から、負の電源供給バス（ＶＳＳ）及び正の電源
    供給バス（ＶＤＤ）を有するＣＭＯＳチップの入力パッ
    ド及び入力段を保護する保護回路であって、 ＰＳ ＥＳＤストレスモードで入力段と負の電源供給バ
    スとの間に１つの極性のＥＳＤ電流を導通するよう接続
    された第一の厚酸化膜ＭＯＳデバイスと、 正の電源供給バスと入力段との間に該１つの極性のＥＳ
    Ｄ電流を導通するよう接続された第二の厚酸化膜ＭＯＳ
    デバイスと、 ＮＳ ＥＳＤストレスモードで負の電源供給バスと入力
    段との間の他の極性のＥＳＤ電流をシャントし、ＰＳ
    ＥＳＤストレスモードで入力段の正のＥＳＤ電圧を正の
    所定の値にクランプするよう接続された第一の薄酸化膜
    ＭＯＳデバイスと、 ＰＤ ＥＳＤストレスモードで入力段と正の電源供給バ
    スとの間の該他の極性のＥＳＤ電流をシャントするよう
    接続されたダイオードと、 ＮＤ ＥＳＤストレスモードで入力段の負のＥＳＤ電圧
    を負の所定の値にクランプするよう接続された第二の薄
    酸化膜ＭＯＳデバイスとからなり、該第一及び第二の厚
    酸化膜ＭＯＳデバイス及び該第一及び第二の薄酸化膜Ｍ
    ＯＳデバイスは全て同一の導電性の型からなり、それに
    よりラッチアップを防止する保護回路。
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