JP4025023B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体素子のESD(Electro−Static Discharge)保護回路に関する。
【0002】
【従来の技術】
従来、CMOSプロセスにより製造される半導体装置としては、その入出力ピンに、複数のダイオードをカスケード接続してなる静電破壊保護回路(以下、ESD保護回路)が設けられてなるものがある。
【0003】
図4は、従来のESD保護回路の概略構成を示すものである。なお、同図(a)はレイアウト例を示す平面図であり、同図(b)は断面図である。
【0004】
従来のESD保護回路は、通常、各ダイオード101(ここでは、一例として3つのダイオード101a,101b,101cを示す)が、同一サイズによりレイアウトされるようになっている。
【0005】
たとえば、P型半導体基板103上に、標準CMOSプロセスによりダイオード101a,101b,101cを構成する場合、N型ウェル領域105とN+型の拡散領域107aおよびP+型の拡散領域107bとで構成するのが一般的である。この場合、ダイオード101a,101b,101cは、それぞれ、基板103を含めて寄生バイポーラ構造となる。
【0006】
一方、各段のダイオード101a,101b,101c間において、N+型の拡散領域107aおよびP+型の拡散領域107bの相互が、コンタクト109を介して、それぞれメタル配線110により接続される。これにより、同一サイズの複数のダイオード101をカスケード接続してなるESD保護回路が製造されるようになっている。
【0007】
図5は、上記した構成におけるESD保護回路の等価回路を概略的に示すものである。
【0008】
このESD保護回路では、たとえば、ダイオード101の順方向に電流が流れると、ベース電流として後段のダイオード101に流れる電流I0*1/(1+β)以外に、一部、コレクタ電流として基板103に流れる電流I0*β/(1+β)がある。
【0009】
すなわち、図示していない入出力ピンに静電破壊電圧(ESD電圧)が印加されて、カスケード接続されたダイオード101a,101b,101cのパスを電流が流れる場合、入出力ピンに接続された一段目のダイオード101aに流れた電流I0の一部は、基板電流(コレクタ電流)I0*β/(1+β)として失われる。よって、二段目のダイオード101bには、その基板電流I0*β/(1+β)の分だけ減少した電流(ベース電流)I0*1/(1+β)が流れ込むこととなる。同様に、二段目,三段目のダイオード101b,101cにおいても、電流の一部が基板103に流れて徐々に減っていくため、ダイオード101b,101cを流れる電流は徐々に減っていくことになる。
【0010】
つまり、ESD保護回路において、すべてのダイオード101のサイズを同じにして同一の電流容量をもたせた場合、電流が減っているにもかかわらず、後段のダイオード101は必要のない電流容量をもつことになる。
【0011】
ESD保護回路の占める面積が、チップサイズに対して影響のない場合は良い。しかし、半導体素子のスケーリングが進み、内部回路を含む周辺回路の面積が縮小された場合、十分な電流容量を確保する必要性から、スケーリングされないESD保護回路が要する面積は相対的に大きくなり、結果として、チップサイズに影響を与えるという問題を生じる。このように、ダイオード101が必要のない電流容量をもつサイズを有するということは、面積的なロスにつながる。
【0012】
また、保護能力としての耐圧に関しては、各段のダイオード101のサイズが同じで、しかも、同一の電流が流れる場合、各段のダイオード101における順方向の電圧降下(Vf)はいずれも等しくなる。しかしながら、前述したように、各ダイオード101を流れる電流が異なる場合、各ダイオード101での電圧降下が異なることとなり、電圧降下の合計を合わせた保護能力の設計(耐圧設計)が難しくなる。
【0013】
【発明が解決しようとする課題】
上記したように、従来においては、CMOSプロセスにより製造される寄生バイポーラ構造によってESD保護回路を構成できるものの、チップサイズに占めるESD保護回路のレイアウト面積を削減できず、また、耐圧設計が難しいという問題があった。
【0014】
そこで、この発明は、カスケード接続されるダイオードの電流容量を損なうことなく、レイアウト面積を削減でき、しかも、耐圧設計が容易に可能な半導体装置を提供することを目的としている。
【0015】
【課題を解決するための手段】
本願発明の一態様によれば、基準電位にバイアスされる第一導電型の基板と、前記第一導電型の基板の表面部に形成された複数の第二導電型のウェル領域、前記複数の第二導電型のウェル領域内にそれぞれ形成された、少なくとも1つの第一導電型の第1の拡散領域、および、前記複数の第二導電型のウェル領域内にそれぞれ形成された、少なくとも1つの第二導電型の第2の拡散領域を有し、外部信号の入力端子と前記基準電位との間にそれぞれ配置された複数段のダイオードと、前記複数段のダイオードの、互いに隣接する各段のダイオードの、後段の前記少なくとも1つの第一導電型の第1の拡散領域と前段の前記少なくとも1つの第二導電型の第2の拡散領域との間をそれぞれ接続する配線部とを具備し、前記各段のダイオードは、順方向の電圧降下が等しくなるように、それぞれ、異なるサイズを有して設けられてなることを特徴とする半導体装置が提供される。
【0016】
上記の構成によって、電圧降下を等しくできるとともに、電流容量的に必要なサイズを有して各段のダイオードを形成できるようになる。これにより、耐圧設計の難しさを改善しつつ、ESD保護回路の占める面積が、チップサイズに対して影響するのを阻止することが可能となるものである。
【0017】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【0018】
(第1の実施形態)
図1は、本発明の第1の実施形態にかかる半導体装置の構成例を示すものである。なお、ここでは、一例としてESD保護回路を3つのダイオードにより構成するようにした場合について説明する。
【0019】
すなわち、この半導体装置の場合、たとえば、チップ上にそれぞれ形成された、外部信号の入力端子としての入出力ピン(または、入力ピン)11と半導体素子としての内部回路13との間に、ESD保護回路15が設けられている。このESD保護回路15は、たとえば図2にレイアウト例を示すように、基準電位にバイアスされたP型半導体基板(第一導電型の基板)21上に、標準CMOSプロセスにより、N型ウェル領域(第二導電型のウェル領域)23とN+型の拡散領域(第二導電型の第2の拡散領域)25a,25b,25cおよびP+型の拡散領域(第一導電型の第1の拡散領域)26a,26b,26cとからそれぞれなる、寄生バイポーラ構造のダイオード15a,15b,15cが形成されてなる構成とされている。
【0020】
また、各段のダイオード15a,15b,15cは、それぞれ、異なるサイズによって形成されている。さらに、ESD保護回路15の一端(入出力ピンへの接続端側)は上記入出力ピン11に接続され、他端(基準電位端側)は基準電位に接続されるとともに、各段のダイオード15a,15b,15c間がカスケード接続されている。
【0021】
より具体的には、各段のダイオード15a,15b,15cは、上記拡散領域25a〜25c,26a〜26cを面積または周辺長により規定される二種類以上のサイズを有して形成することによって、そのサイズが、上記入出力ピン11側から上記基準電位側に向かって徐々に小さくなるように設けられている(15a>15b>15c)。この場合、各段におけるダイオード15a,15b,15cのサイズの比は、寄生バイポーラ効果により、エミッタに流れ込んだ電流に対するベースから流れ出る電流の比、つまり、基板21へ流れるコレクタ電流(基板電流)により失われる分を差し引いた、入力電流に対する出力電流の比に略等しくなるように設定されている。
【0022】
また、上記入出力ピン11には、コンタクト29およびメタル配線31を介して、一段目のダイオード15aのP+型拡散領域26aが接続されている。一段目のダイオード15aのN+型拡散領域25aは、コンタクト29およびメタル配線31を介して、二段目のダイオード15bのP+型拡散領域26bに接続されている。二段目のダイオード15bのN+型拡散領域25bは、コンタクト29およびメタル配線31を介して、三段目のダイオード15cのP+型拡散領域26cに接続されている。三段目のダイオード15cのN+型拡散領域25cは、コンタクト29およびメタル配線31を介して、上記基準電位に接続されている。
【0023】
このように、ESD保護回路15において、入出力ピン11に接続される側のダイオード15aを、他のダイオード15b,15cよりも大きなサイズを有して形成するとともに、各段のダイオード15a,15b,15cのサイズと流れる電流との相対比が等しくなるように形成する。その結果、各段のダイオード15a,15b,15cにおける順方向の電圧降下を略等しくすることが可能となる。もちろん、先に述べた電流の比は、ダイオードに流れ込む電流によって異なるので、サイズの比と一概に等しくすることなどできないが、このESD保護回路15によって保護すべき内部回路13の耐圧から、これ以上の電圧を印加してはいけないという電圧を入出力ピン11に印加した場合を想定して、各段のダイオード15a,15b,15cに流れる電流とサイズとを合わせ込むようにすることで、ESD保護回路15は容易に設計できる。こうすることで、ダイオード15a,15b,15cごとでの電圧降下を略等しくでき、耐圧設計をダイオードの段数に比例して行うことが可能となり、耐圧設計の容易性が増す。
【0024】
また、二段目のダイオード15bが流しうる電流量は、一段目のダイオード15aのサイズにより決まり、三段目のダイオード15cが流しうる電流量は、二段目のダイオード15bのサイズにより決まる。すなわち、二段目のダイオード15bは、一段目のダイオード15aから流れ出る、基板電流が減少した分の電流を流すことができるサイズ(電流容量)であればよいことになる。同様に、三段目のダイオード15cは、二段目のダイオード15bから流れ出る、基板電流が減少した分の電流を流すことができるサイズ(電流容量)であればよいことになる。よって、ダイオード15a,15b,15cのサイズを徐々に小さくすることにより減少する、ダイオード15b,15cのそれぞれの電流容量は基板電流によって補われることとなり、ESD保護回路15としての電流容量は変わらない。
【0025】
一方、二段目以降のダイオード15b,15cのサイズを順に小さくすることができるので、各段のダイオード15a,15b,15cを合わせた、ESD保護回路15としての面積は縮小する。この場合、各段のダイオード15a,15b,15cにおける基板電流により減少する電流の割合は、ダイオードの入力電流に対する出力電流の割合をα、一段目のダイオード15aで必要なサイズをW0とすると、二段目のダイオード15bではW0・α、三段目のダイオード15cではW0・α2 となる。たとえば、入力電流に対する出力電流の割合αを0.5、ダイオードの段数を5段とした場合、従来は、ダイオードとして全体で5・W0のサイズが必要となったが、本実施形態では1.938・W0となり、半分以下のサイズで済むこととなる。
【0026】
半導体素子のスケーリングが進み、ESD保護回路のレイアウト面積がチップサイズに影響するような場合、ESD保護回路15のレイアウト面積の縮小はチップサイズの小型化につながるため、コストの削減が可能となる。
【0027】
(第2の実施形態)
図3は、本発明の第2の実施形態にかかるESD保護回路のレイアウト例を示すものである。なお、ここでは、一例としてESD保護回路を3つのダイオードにより構成するようにした場合について説明する。
【0028】
すなわち、このESD保護回路15’は、たとえば、基準電位にバイアスされたP型半導体基板(第一導電型の基板)21上に、標準CMOSプロセスにより、N型ウェル領域(第二導電型のウェル領域)23とN+型の拡散領域(第二導電型の第2の拡散領域)25a,25b,25cおよびP+型の拡散領域(第一導電型の第1の拡散領域)26a,26b,26cとからそれぞれなる、寄生バイポーラ構造のダイオード15a’,15b’,15c’が形成されてなる構成とされている。
【0029】
各段のダイオード15a’,15b’,15c’は、それぞれ、異なるサイズによって形成されている。たとえば、各段のダイオード15a’,15b’,15c’は、そのサイズが、入出力ピン側から上記基準電位側に向かって徐々に小さくなるように設けられている(15a’>15b’>15c’)。
【0030】
この場合、あるサイズの拡散領域25c,26cからなるダイオード15c’を1つの単位とし、このダイオード15c’を複数並列接続することにより所望のサイズのダイオード15a’,15b’が形成されている。すなわち、並列接続するダイオード15c’の数を異ならせることによって、各段において、それぞれサイズの異なるダイオード15a’,15b’,15c’が形成されるようになっている。この場合も、各段におけるダイオード15a’,15b’,15c’のサイズの比は、寄生バイポーラ効果により、基板21へ流れるコレクタ電流(基板電流)により失われる分を差し引いた、入力電流に対する出力電流の比に略等しくなるように設定されている。
【0031】
ESD保護回路15’の一端(入出力ピンへの接続端側)は、外部信号の入力端子としての入出力ピンに接続され、他端(基準電位端側)は、基準電位に接続されるとともに、各段のダイオード15a’,15b’,15c’間がカスケード接続されている。たとえば、入出力ピンには、コンタクト29およびメタル配線31を介して、一段目のダイオード15a’のP+型拡散領域26aが接続されている。一段目のダイオード15a’のN+型拡散領域25aは、コンタクト29およびメタル配線31を介して、二段目のダイオード15b’のP+型拡散領域26bに接続されている。二段目のダイオード15b’のN+型拡散領域25bは、コンタクト29およびメタル配線31を介して、三段目のダイオード15c’のP+型拡散領域26cに接続されている。三段目のダイオード15c’のN+型拡散領域25cは、コンタクト29およびメタル配線31を介して、上記基準電位に接続されている。
【0032】
このような構成によっても、上述した第1の実施形態に示したESD保護回路15の場合と同様の効果が期待できる。すなわち、ESD保護回路15’としての電流容量を変えることなく、各段のダイオード15a’,15b’,15c’における順方向の電圧降下を略等しくできるようになる。そのため、耐圧設計をダイオードの段数に比例して行うことが可能となり、耐圧設計の容易性が増す。
【0033】
また、各段のダイオード15a’,15b’,15c’のサイズを順に小さくすることができるので、半導体素子のスケーリングが進み、ESD保護回路のレイアウト面積がチップサイズに影響するような場合にも、ESD保護回路15’のレイアウト面積の縮小によるチップサイズの小型化、コストの削減が可能である。
【0034】
上記したように、カスケード接続される複数のダイオードの、各段での電圧降下を等しくできるとともに、電流容量的に必要なサイズを有して各段のダイオードを形成するようにしている。
【0035】
すなわち、CMOSプロセスにより製造される半導体装置において、複数のダイオードをカスケード接続し、順方向に電流を引き抜くことによって、内部回路を静電破壊から保護するためのESD保護回路を構成する場合、カスケード接続される複数のダイオードのサイズを異ならせるようにしている。この場合、入出力ピンへの接続端側から基準電位端側に向かって、各段のダイオードのサイズが順に小さくなるようにしている。これにより、各段のダイオードにおける順方向の電圧降下を略等しくすることが容易に可能となる結果、耐圧設計の難しさを改善できるようになるものである。しかも、ESD保護回路の電流容量を損なうことなく、レイアウト面積の縮小が可能となるため、ESD保護回路のレイアウト面積がチップサイズに対して影響するのを阻止できるものである。
【0036】
なお、上述した第1,第2の各実施形態においては、いずれもESD保護回路を3つのダイオードにより構成するようにした場合について説明したが、これに限らず、たとえば4つ以上のダイオードを用いて構成することもできる。
【0037】
また、各段のダイオードは1つのダイオードにより形成する場合に限らず、たとえば、同一サイズの複数のダイオードにより形成することも可能である。
【0038】
さらには、ESD保護回路は、1つの入出力ピン(入力ピンを含む)に1つずつ設けられるものであっても良いが、複数の入出力ピンに対して、1つのESD保護回路が設けられるようにすることも可能である。
【0039】
その他、本願発明は、上記(各)実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記(各)実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、(各)実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題(の少なくとも1つ)が解決でき、発明の効果の欄で述べられている効果(の少なくとも1つ)が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【0040】
【発明の効果】
以上、詳述したようにこの発明によれば、カスケード接続されるダイオードの電流容量を損なうことなく、レイアウト面積を削減でき、しかも、耐圧設計が容易に可能な半導体装置を提供できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態にかかる半導体装置の構成例を示す概略図。
【図2】同じく、図1におけるESD保護回路のレイアウト例を示す概略平面図。
【図3】本発明の第2の実施形態にかかるESD保護回路のレイアウト例を示す概略平面図。
【図4】従来技術とその問題点を説明するために示す、ESD保護回路の概略構成図。
【図5】同じく、従来のESD保護回路の等価回路を示す概略図。
【符号の説明】
11…入出力ピン
13…内部回路
15,15’…ESD保護回路
15a,15a’…ダイオード(一段目)
15b,15b’…ダイオード(二段目)
15c,15c’…ダイオード(三段目)
21…P型半導体基板
23…N型ウェル領域
25a,25b,25c…N+型の拡散領域
26a,26b,26c…P+型の拡散領域
29…コンタクト
31…メタル配線
Claims (8)
- 基準電位にバイアスされる第一導電型の基板と、
前記第一導電型の基板の表面部に形成された複数の第二導電型のウェル領域、前記複数の第二導電型のウェル領域内にそれぞれ形成された、少なくとも1つの第一導電型の第1の拡散領域、および、前記複数の第二導電型のウェル領域内にそれぞれ形成された、少なくとも1つの第二導電型の第2の拡散領域を有し、外部信号の入力端子と前記基準電位との間にそれぞれ配置された複数段のダイオードと、
前記複数段のダイオードの、互いに隣接する各段のダイオードの、後段の前記少なくとも1つの第一導電型の第1の拡散領域と前段の前記少なくとも1つの第二導電型の第2の拡散領域との間をそれぞれ接続する配線部と
を具備し、
前記各段のダイオードは、順方向の電圧降下が等しくなるように、それぞれ、異なるサイズを有して設けられてなることを特徴とする半導体装置。 - 前記各段のダイオードは、相互にカスケード接続されていることを特徴とする請求項1に記載の半導体装置。
- 前記各段のダイオードは、前記外部信号の入力端子側から前記基準電位側に向かって徐々にサイズが小さくなるように設けられていることを特徴とする請求項1に記載の半導体装置。
- 前記複数の第二導電型のウェル領域がそれぞれ異なるサイズを有して形成され、
前記各段のダイオードは、それぞれ、前記複数の第二導電型のウェル領域のサイズに応じたサイズを有して設けられていることを特徴とする請求項1に記載の半導体装置。 - 前記複数の第二導電型のウェル領域がそれぞれ同じサイズを有して形成され、
前記各段のダイオードは、前記複数の第二導電型のウェル領域をそれぞれ1単位とする所定個のダイオードが、それぞれのサイズに応じて並列に接続されてなることを特徴とする請求項1に記載の半導体装置。 - 前記各段のダイオードは、それぞれ、前記少なくとも1つの第一導電型の第1の拡散領域および前記少なくとも1つの第二導電型の第2の拡散領域の面積によりサイズが規定されることを特徴とする請求項1に記載の半導体装置。
- 前記複数段のダイオードによって、前記外部信号の入力端子につながる静電破壊保護回路が構成されてなることを特徴とする請求項1に記載の半導体装置。
- 前記静電破壊保護回路は、前記外部信号の入力端子ごとに設けられることを特徴とする請求項7に記載の半導体装置。
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