JPH061802B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH061802B2 JPH061802B2 JP1061895A JP6189589A JPH061802B2 JP H061802 B2 JPH061802 B2 JP H061802B2 JP 1061895 A JP1061895 A JP 1061895A JP 6189589 A JP6189589 A JP 6189589A JP H061802 B2 JPH061802 B2 JP H061802B2
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- 230000015556 catabolic process Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
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Description
【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は、半導体装置に関し、より詳しくは、入力保護
回路を有する半導体装置に関する。
回路を有する半導体装置に関する。
(従来の技術) 半導体装置の入出力端子に大きな電圧がかかって、いわ
ゆる静電破壊が生じるのを防止するため、入出力端子に
保護回路が設けられている。第5図はその一例を示すも
のである。この第5図において、Padは入出力端子と
してのパッドであり、このパッドPadは半導体装置内
の回路に接続されていると共に、保護トランジスタ(バ
イポーラトランジスタ)Trを介して第1の電源電位
(接地電位Vss)端に接続されている。静電破壊試験
は、入出力端子(パッドPad)と接地電位(Vss)
端との間に高電圧を印加して行われる。このとき、保護
トランジスタTrのベースには、半導体装置における半
導体基板(この場合はP型半導体)の基板電位Vbbが
加えられる。このため、正常動作時には、保護トランジ
スタTrがオンして、パッドPadに加えられた高電圧
がそのトランジスタTrを介して接地電位(Vss)端
に逃され、高電圧が内部回路に伝えられることがなく、
その内部回路が保護される。このような動作は、上記試
験時のみならず、端子に高電圧が加えられたときにも同
じであり、その動作によって内部回路が保護される。
ゆる静電破壊が生じるのを防止するため、入出力端子に
保護回路が設けられている。第5図はその一例を示すも
のである。この第5図において、Padは入出力端子と
してのパッドであり、このパッドPadは半導体装置内
の回路に接続されていると共に、保護トランジスタ(バ
イポーラトランジスタ)Trを介して第1の電源電位
(接地電位Vss)端に接続されている。静電破壊試験
は、入出力端子(パッドPad)と接地電位(Vss)
端との間に高電圧を印加して行われる。このとき、保護
トランジスタTrのベースには、半導体装置における半
導体基板(この場合はP型半導体)の基板電位Vbbが
加えられる。このため、正常動作時には、保護トランジ
スタTrがオンして、パッドPadに加えられた高電圧
がそのトランジスタTrを介して接地電位(Vss)端
に逃され、高電圧が内部回路に伝えられることがなく、
その内部回路が保護される。このような動作は、上記試
験時のみならず、端子に高電圧が加えられたときにも同
じであり、その動作によって内部回路が保護される。
(発明が解決しようとする課題) 近年、静電破壊に対する耐力が高いかどうかということ
が、半導体装置の性能を代表するほど重要な要因となっ
ている。このため、上記の入出力端子(Pad)と第1
電源電位(Vss)端との間での第1の静電破壊に対す
る耐力だけでなく、入出力端子と第2電源電位
(Vdd)端との間での第2の静電破壊に対する耐力及
び第1電源電位端と第2電源電位端の間での第3の静電
破壊に対する耐力がそれぞれ高いことが望まれる。
が、半導体装置の性能を代表するほど重要な要因となっ
ている。このため、上記の入出力端子(Pad)と第1
電源電位(Vss)端との間での第1の静電破壊に対す
る耐力だけでなく、入出力端子と第2電源電位
(Vdd)端との間での第2の静電破壊に対する耐力及
び第1電源電位端と第2電源電位端の間での第3の静電
破壊に対する耐力がそれぞれ高いことが望まれる。
本発明は、上記に鑑みてなされたもので、その目的は、
上記第1の静電破壊に対する耐力だけでなく、第2及び
第3の静電破壊に対する耐力の高い半導体装置を提供す
ることにある。
上記第1の静電破壊に対する耐力だけでなく、第2及び
第3の静電破壊に対する耐力の高い半導体装置を提供す
ることにある。
(課題を解決するための手段) 本発明の半導体装置は、第1導電型の半導体基板の表面
に入出力端子としての複数のボンディングパッドを設
け、その基板内に形成された半導体の回路をそのボンデ
ィングパッドに電気的に接続した半導体装置において、
前記半導体基板の表面に第2導電型の複数の拡散層を間
隔をおいて形成することにより複数のバイポーラトラン
ジスタを形成し、それらのバイポーラトランジスタを、
前記ボンディングパッドと第1の電源電位端の間、その
第1の電源電位端と第2の電源電位との間及びその第2
の電源電位と前記ボンディングパッドとの間にそれぞれ
少なくとも1つ宛て接続したものとして構成される。
に入出力端子としての複数のボンディングパッドを設
け、その基板内に形成された半導体の回路をそのボンデ
ィングパッドに電気的に接続した半導体装置において、
前記半導体基板の表面に第2導電型の複数の拡散層を間
隔をおいて形成することにより複数のバイポーラトラン
ジスタを形成し、それらのバイポーラトランジスタを、
前記ボンディングパッドと第1の電源電位端の間、その
第1の電源電位端と第2の電源電位との間及びその第2
の電源電位と前記ボンディングパッドとの間にそれぞれ
少なくとも1つ宛て接続したものとして構成される。
(作用) ボンディングパッド(入出力端子)と第1の電源電位端
の間、ボンディングパッドと第2電源電位端の間、及び
第1電源電位と第2電源電位の間にそれぞれ保護用のバ
イポーラトランジスタが接続されている。よって、ボン
ディングパッド、第1電源電位端及び第2電源電位端の
うちのいずれか2つのものの間に大電圧が加わっても、
その大電圧は保護用のバイポーラトランジスタによって
逃がされ、内部回路に直接的に伝えられることはない。
の間、ボンディングパッドと第2電源電位端の間、及び
第1電源電位と第2電源電位の間にそれぞれ保護用のバ
イポーラトランジスタが接続されている。よって、ボン
ディングパッド、第1電源電位端及び第2電源電位端の
うちのいずれか2つのものの間に大電圧が加わっても、
その大電圧は保護用のバイポーラトランジスタによって
逃がされ、内部回路に直接的に伝えられることはない。
(実施例) 第1図は、本発明の一実施例の一部を示す概念図であ
る。入力端子としてのボンディングパッドPadは、周
知のように半導体装置の周辺に設けられ且つその半導体
装置の内部回路(図示せず)に配線WINによって接続
されている。第1図にはパッドの1つが示されている。
その半導体装置における半導体基板(この場合にはP
型)内に第1〜第3のトランジスタ(バイポーラトラン
ジスタ)Tr1〜Tr3が形成されている。上記配線W
INと第1電源電位(Vss)端との間に第1のトラン
ジスタTr1が接続され、配線WINと第2電源電位
(Vdd)端との間に第2のトランジスタTr2が接続
され、第2電源電位(Vdd)端と第1電源電位(V
ss)端との間に第3のトランジスタTr3が接続され
ている。第1〜第3のトランジスタTr1〜Tr3のベ
ースには半導体基板の電位VBBが加えられるようにな
っている。
る。入力端子としてのボンディングパッドPadは、周
知のように半導体装置の周辺に設けられ且つその半導体
装置の内部回路(図示せず)に配線WINによって接続
されている。第1図にはパッドの1つが示されている。
その半導体装置における半導体基板(この場合にはP
型)内に第1〜第3のトランジスタ(バイポーラトラン
ジスタ)Tr1〜Tr3が形成されている。上記配線W
INと第1電源電位(Vss)端との間に第1のトラン
ジスタTr1が接続され、配線WINと第2電源電位
(Vdd)端との間に第2のトランジスタTr2が接続
され、第2電源電位(Vdd)端と第1電源電位(V
ss)端との間に第3のトランジスタTr3が接続され
ている。第1〜第3のトランジスタTr1〜Tr3のベ
ースには半導体基板の電位VBBが加えられるようにな
っている。
このように構成された半導体装置において、入力端子
(Pad)と第1電源電位(Vss)端との間にかかっ
た高電圧はトランジスタTr1によって逃がされる。ま
た、これと同様に、入力端子(Pad)と第2電源電位
(Vdd)端との間にかかった高電圧は第2のトランジ
スタによって逃がされ、第2電源電位(Vdd)と第1
電源電位(Vss)との間にかかった高電圧は第3のト
ランジスタTr3によって逃がされる。これは、他のパ
ッドについても同様である。
(Pad)と第1電源電位(Vss)端との間にかかっ
た高電圧はトランジスタTr1によって逃がされる。ま
た、これと同様に、入力端子(Pad)と第2電源電位
(Vdd)端との間にかかった高電圧は第2のトランジ
スタによって逃がされ、第2電源電位(Vdd)と第1
電源電位(Vss)との間にかかった高電圧は第3のト
ランジスタTr3によって逃がされる。これは、他のパ
ッドについても同様である。
第2図は、第1図に沿って具現化した半導体装置の一部
を平面的に見たものである。ここでは、パッドPadの
近傍のデツドスペースにトランジスタTr1〜Tr3を
形成している。この第2図のIII−III線に沿った断面図
が第3図に示される。この第3図からわかるように、P
型半導体基板Sの表面に拡散層N+が一定の間隔で形成
されている。各拡散層N+はP型半導体(基板S)を介
して他の拡散層N+と対向し、NPN型のバイポーラト
ランジスタを形成している。これらの拡散層N+は配線
WIN,Wss,Wddによって入力端子(Pad)、
第1電源電位(Vss)端、第2電源電位(Vdd)端
にそれぞれ接続されている。このように配線WIN,W
SS,Wddで接続することにより、第3図に破線で囲
んで例示するように、入力端子(Pad)、第1電源電
位(Vss)端及び第2電源電位(Vdd)端の3つの
端子のうちの各2つのものの間にTr1〜Tr3が形成
されることになる。つまり、第2図及び第3図の装置
は、第1図の回路と等価である。
を平面的に見たものである。ここでは、パッドPadの
近傍のデツドスペースにトランジスタTr1〜Tr3を
形成している。この第2図のIII−III線に沿った断面図
が第3図に示される。この第3図からわかるように、P
型半導体基板Sの表面に拡散層N+が一定の間隔で形成
されている。各拡散層N+はP型半導体(基板S)を介
して他の拡散層N+と対向し、NPN型のバイポーラト
ランジスタを形成している。これらの拡散層N+は配線
WIN,Wss,Wddによって入力端子(Pad)、
第1電源電位(Vss)端、第2電源電位(Vdd)端
にそれぞれ接続されている。このように配線WIN,W
SS,Wddで接続することにより、第3図に破線で囲
んで例示するように、入力端子(Pad)、第1電源電
位(Vss)端及び第2電源電位(Vdd)端の3つの
端子のうちの各2つのものの間にTr1〜Tr3が形成
されることになる。つまり、第2図及び第3図の装置
は、第1図の回路と等価である。
第4図は、第1図の回路の具現例の異種例を示すもので
ある。この第4図においても破線で例示するように、上
記3つの端子間に第1〜第3のトランジスタTr1〜T
r3が形成されているのは明らかである。
ある。この第4図においても破線で例示するように、上
記3つの端子間に第1〜第3のトランジスタTr1〜T
r3が形成されているのは明らかである。
第1図の回路の具現例は、さらに種々のものが考えられ
る。いずれにしても、配線WIN,Wss,Wddを拡
散層N+に接続するに当り、入力端子、Vss端子、V
dd端子間にトランジスタTr1〜Tr3が形成される
ようにすればよい。
る。いずれにしても、配線WIN,Wss,Wddを拡
散層N+に接続するに当り、入力端子、Vss端子、V
dd端子間にトランジスタTr1〜Tr3が形成される
ようにすればよい。
以上は、半導体基板SがP型で、拡散層がN+型である
場合について説明したが、それらと全て逆の導電型とし
てもよいのは当然である。
場合について説明したが、それらと全て逆の導電型とし
てもよいのは当然である。
以上述べたとおり、本発明の実施例によれば、入出力端
子−Vss端、入力端子−Vdd端、さらにVss端−
Vdd端の保護用バイポーラトランジスタを極めて簡単
に形成でき、半導体装置の静電破壊に対する耐力が向上
するだけでなく、あらゆる静電破壊試験に有効な保護回
路を実現できる。また、Vss端−Vdd端間に設けた
保護用のバイポーラトランジスタが大きなパターン面積
を占めることもなく、技術的改善度が大である。
子−Vss端、入力端子−Vdd端、さらにVss端−
Vdd端の保護用バイポーラトランジスタを極めて簡単
に形成でき、半導体装置の静電破壊に対する耐力が向上
するだけでなく、あらゆる静電破壊試験に有効な保護回
路を実現できる。また、Vss端−Vdd端間に設けた
保護用のバイポーラトランジスタが大きなパターン面積
を占めることもなく、技術的改善度が大である。
本発明によれば、ボンディングパッド(入出力端子)、
第1の電源電位端及び第2の電源電位端のうちのいずれ
かの2つのものの間に大きな電圧が加わっても、保護用
のバイポーラトランジスタによってその電圧が内部回路
に直接加わるのが阻止され、これにより内部回路が保護
され、しかも、上記バイポーラトランジスタをボンディ
ングパッドの周辺のいわゆるデツドスペースに設けるよ
うにしたので、内部回路の形成領域が狭められるおそれ
もない。
第1の電源電位端及び第2の電源電位端のうちのいずれ
かの2つのものの間に大きな電圧が加わっても、保護用
のバイポーラトランジスタによってその電圧が内部回路
に直接加わるのが阻止され、これにより内部回路が保護
され、しかも、上記バイポーラトランジスタをボンディ
ングパッドの周辺のいわゆるデツドスペースに設けるよ
うにしたので、内部回路の形成領域が狭められるおそれ
もない。
第1図は本発明の一実施例の概念回路図、第2図は第1
図の具体例を示す半導体装置の要部の平面図、第3図は
第2図のIII−III線断面図、第4図は第1図の具体例の
異種例を示す断面図、第5図は従来例の概念回路図であ
る。 S…半導体基板、Pad…ボンディングパッド、N+…
拡散層、Tr1〜Tr3…バイポーラトランジスタ。
図の具体例を示す半導体装置の要部の平面図、第3図は
第2図のIII−III線断面図、第4図は第1図の具体例の
異種例を示す断面図、第5図は従来例の概念回路図であ
る。 S…半導体基板、Pad…ボンディングパッド、N+…
拡散層、Tr1〜Tr3…バイポーラトランジスタ。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 23/62
Claims (1)
- 【請求項1】第1導電型の半導体基板の表面に入出力端
子としての複数のボンディングパッドを設け、その基板
内に形成された半導体の回路をそのボンディングパッド
に電気的に接続した半導体装置において、 前記半導体基板の表面に第2導電型の複数の拡散層を間
隔をおいて形成することにより複数のバイポーラトラン
ジスタを形成し、それらのバイポーラトランジスタを、
前記ボンディングパッドと第1の電源電位端の間、その
第1の電源電位端と第2の電源電位との間及びその第2
の電源電位と前記ボンディングパッドとの間にそれぞれ
少なくとも1つ宛て接続したことを特徴とする半導体装
置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1061895A JPH061802B2 (ja) | 1989-03-14 | 1989-03-14 | 半導体装置 |
US07/482,052 US5001529A (en) | 1989-03-14 | 1990-02-20 | Semiconductor device having protection circuit |
MYPI90000403A MY106702A (en) | 1989-03-14 | 1990-03-14 | Semiconductor device having protection circuit. |
KR1019900003410A KR930010085B1 (ko) | 1989-03-14 | 1990-03-14 | 보호회로를 구비한 반도체장치 |
EP90302720A EP0388180A1 (en) | 1989-03-14 | 1990-03-14 | Semiconductor device having protection circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1061895A JPH061802B2 (ja) | 1989-03-14 | 1989-03-14 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02240959A JPH02240959A (ja) | 1990-09-25 |
JPH061802B2 true JPH061802B2 (ja) | 1994-01-05 |
Family
ID=13184337
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1061895A Expired - Lifetime JPH061802B2 (ja) | 1989-03-14 | 1989-03-14 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5001529A (ja) |
EP (1) | EP0388180A1 (ja) |
JP (1) | JPH061802B2 (ja) |
KR (1) | KR930010085B1 (ja) |
MY (1) | MY106702A (ja) |
Families Citing this family (20)
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---|---|---|---|---|
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KR940009605B1 (ko) * | 1991-09-16 | 1994-10-15 | 삼성전자 주식회사 | 반도체 메모리의 정전방전 보호장치 |
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JP3216743B2 (ja) * | 1993-04-22 | 2001-10-09 | 富士電機株式会社 | トランジスタ用保護ダイオード |
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DE19502117C2 (de) * | 1995-01-24 | 2003-03-20 | Infineon Technologies Ag | Schutzanordnung gegen elektrostatische Entladungen in mit Feldeffekt steuerbaren Halbleiterbauelementen |
EP0730300B1 (en) * | 1995-02-28 | 2002-01-02 | STMicroelectronics S.r.l. | Device for the protection of an integrated circuit against electrostatic discharges |
US5789785A (en) * | 1995-02-28 | 1998-08-04 | Sgs-Thomson Microelectronics S.R.L. | Device for the protection of an integrated circuit against electrostatic discharges |
US5754380A (en) * | 1995-04-06 | 1998-05-19 | Industrial Technology Research Institute | CMOS output buffer with enhanced high ESD protection capability |
DE19581809B4 (de) * | 1995-04-06 | 2008-12-24 | Transpacific Ip, Ltd. | MOS-Zelle, Mehrfachzellentransistor und IC-Chip |
US5637900A (en) * | 1995-04-06 | 1997-06-10 | Industrial Technology Research Institute | Latchup-free fully-protected CMOS on-chip ESD protection circuit |
US5572394A (en) * | 1995-04-06 | 1996-11-05 | Industrial Technology Research Institute | CMOS on-chip four-LVTSCR ESD protection scheme |
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EP0328905B1 (de) * | 1988-02-15 | 1994-06-29 | Siemens Aktiengesellschaft | Schaltungsanordnung zum Schutze einer integrierten Schaltung |
-
1989
- 1989-03-14 JP JP1061895A patent/JPH061802B2/ja not_active Expired - Lifetime
-
1990
- 1990-02-20 US US07/482,052 patent/US5001529A/en not_active Expired - Lifetime
- 1990-03-14 MY MYPI90000403A patent/MY106702A/en unknown
- 1990-03-14 KR KR1019900003410A patent/KR930010085B1/ko not_active IP Right Cessation
- 1990-03-14 EP EP90302720A patent/EP0388180A1/en not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59111356A (ja) * | 1982-12-17 | 1984-06-27 | Nec Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH02240959A (ja) | 1990-09-25 |
MY106702A (en) | 1995-07-31 |
KR900015306A (ko) | 1990-10-26 |
EP0388180A1 (en) | 1990-09-19 |
KR930010085B1 (ko) | 1993-10-14 |
US5001529A (en) | 1991-03-19 |
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