JPH08288404A - ラッチアップのない完全に保護されたcmosオンチップesd保護回路 - Google Patents
ラッチアップのない完全に保護されたcmosオンチップesd保護回路Info
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- JPH08288404A JPH08288404A JP7291549A JP29154995A JPH08288404A JP H08288404 A JPH08288404 A JP H08288404A JP 7291549 A JP7291549 A JP 7291549A JP 29154995 A JP29154995 A JP 29154995A JP H08288404 A JPH08288404 A JP H08288404A
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-
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】 (修正有)
【課題】 ミクロン以下のCMOS技術のICに対して
ラッチアップ問題無しにESD保護をなし、ESD保護
回路に対して必要とされるレイアウト領域要求を減少
し、斯くしてICチップの大きさとコストを減少し、パ
ッキング密度を増加する。 【解決手段】 ESD保護回路600は4つの異なるE
SD直接放電路を供することにより、4つの異なるES
DストレスモードからCMOS集積回路の入力段を完全
に保護する。ESD保護回路600は、第一P2と第二
P3の厚酸化膜MOSデバイスからなる第一のESD保
護回路と、抵抗と第一P4と第二P5の薄酸化膜MOS
デバイスとからなる第二のESD保護回路とを有する。
抵抗は第一と第二のESD保護回路の間に接続される。
第一と第二のESD保護回路はそれぞれ入力パッドから
の2つのESD放電路及び保護されるべき内部回路の入
力からVDDとVSS電圧供給バスへの路とを提供す
る。
ラッチアップ問題無しにESD保護をなし、ESD保護
回路に対して必要とされるレイアウト領域要求を減少
し、斯くしてICチップの大きさとコストを減少し、パ
ッキング密度を増加する。 【解決手段】 ESD保護回路600は4つの異なるE
SD直接放電路を供することにより、4つの異なるES
DストレスモードからCMOS集積回路の入力段を完全
に保護する。ESD保護回路600は、第一P2と第二
P3の厚酸化膜MOSデバイスからなる第一のESD保
護回路と、抵抗と第一P4と第二P5の薄酸化膜MOS
デバイスとからなる第二のESD保護回路とを有する。
抵抗は第一と第二のESD保護回路の間に接続される。
第一と第二のESD保護回路はそれぞれ入力パッドから
の2つのESD放電路及び保護されるべき内部回路の入
力からVDDとVSS電圧供給バスへの路とを提供す
る。
Description
【0001】
【発明の属する技術分野】本発明は封入された内部集積
回路(IC)を取り扱いにより生じた電気放電(ES
D)から生ずる望ましくない高電圧スパイクから保護す
るラッチアップのない完全に保護されたCMOSオンチ
ップ回路に関する。特に本発明はESD損傷に対する集
積回路の入力段のNMOS及びPMOSデバイスの両方
を直接保護する回路に係る。
回路(IC)を取り扱いにより生じた電気放電(ES
D)から生ずる望ましくない高電圧スパイクから保護す
るラッチアップのない完全に保護されたCMOSオンチ
ップ回路に関する。特に本発明はESD損傷に対する集
積回路の入力段のNMOS及びPMOSデバイスの両方
を直接保護する回路に係る。
【0002】
【従来の技術】金属酸化物シリコン(MOS)ICチッ
プの人間の取り扱いからの静電気放電(ESD)は常に
MOSチップを損傷してきた。MOS電界効果トランジ
スタの基板からゲート電極を絶縁する薄酸化膜層はしば
しばそれに横切って印加される電圧スパイクにより回復
不能に破壊される。電圧スパイク又はESDはしばしば
ゲートに印加される。何故ならばゲート電極はICチッ
プの外部端子又は入力ピンに接続されているからであ
る。外部端子は入力パッド上に形成される。そのような
損傷を過剰な静電気放電から保護するために保護装置が
しばしば入力パッドと集積回路の入力ステージのゲート
との間に接続される。
プの人間の取り扱いからの静電気放電(ESD)は常に
MOSチップを損傷してきた。MOS電界効果トランジ
スタの基板からゲート電極を絶縁する薄酸化膜層はしば
しばそれに横切って印加される電圧スパイクにより回復
不能に破壊される。電圧スパイク又はESDはしばしば
ゲートに印加される。何故ならばゲート電極はICチッ
プの外部端子又は入力ピンに接続されているからであ
る。外部端子は入力パッド上に形成される。そのような
損傷を過剰な静電気放電から保護するために保護装置が
しばしば入力パッドと集積回路の入力ステージのゲート
との間に接続される。
【0003】そのようなESD保護は例えばミクロン以
下のCMOS技術を用いてより薄いゲート酸化物で作ら
れるMOSデバイスの新たな世代としてより重要になっ
てきている。薄い酸化物MOSデバイスはESD損傷を
極端に被りやすい。故にESD保護はミクロン以下のC
MOSの信頼性に関して最も重要な要素の一つとなって
いる。
下のCMOS技術を用いてより薄いゲート酸化物で作ら
れるMOSデバイスの新たな世代としてより重要になっ
てきている。薄い酸化物MOSデバイスはESD損傷を
極端に被りやすい。故にESD保護はミクロン以下のC
MOSの信頼性に関して最も重要な要素の一つとなって
いる。
【0004】ミクロン以下のCMOS技術ではホットキ
ャリア劣化を克服するために軽度にドープされたドレイ
ン構造が用いられ、一方で珪素化合物拡散がCMOSデ
バイスのドレイン及びソース内のシート抵抗を減少する
よう用いられる。MOSデバイスがLDD構造及び珪素
化合物拡散を用いたより薄い酸化物で作られる場合にE
SD保護回路はミクロン以下のCMOS技術を用いて作
られた小形のMOS ICの信頼性の点からより重要に
なってきている。ESD保護回路の重要性は多くの参考
文献に記載され、例えば: (1)C.Duvvury,R.A.McPhee,D.A.Baglee,R.N.Rountree
等による論文, 「ESD Protection Reliability in 1-μ
m CMOS Technologies」,1986 IRPS Proc.,pp.199-205. (2)S.Daniel,G.Krieger等による論文, 「Process an
d Design Optimizationfor advanced CMOS I/O ESD Pro
tection Devices」,1990 EOS/ESD Symp.Proc.,EOS-12,p
p.206-213. (3)Y.Wei,Y.Loh,C Wang,C.Hu 等による論文, 「MOSF
ET Drain Engineering for ESD Performance」,1992 EO
S/ESD Symp.Proc.,EOS-14 pp 143-148. ESD保護回路は、ESD電流をシャントし、入力段の
感応性ゲートの周りの望ましくない電圧スパイク(オー
バーシュート又はアンダーシュート)をプルアップ(V
DDに)又はプルダウン(VSS又は接地に)すること
により、MOSトランジスタの感応性薄酸化膜ゲートを
保護するのに用いられる。この電流シャント及び電圧ク
ランプはトランジスタの動作又は外部端子の配置又はI
Cチップのピンの配置の正常信号路に影響を及ぼさずに
達成されねばならない。通常MOS ICチップは2つ
の電圧レベル即ちVSS及びVDDを用いて動作する。
各電圧レベルはICチップの電力ピンに接続される共通
バス又はノードを介してICに印加される。一般にES
DパルスはVDD及びVSSノードの両方に印加される
正及び負の極性を有する。
ャリア劣化を克服するために軽度にドープされたドレイ
ン構造が用いられ、一方で珪素化合物拡散がCMOSデ
バイスのドレイン及びソース内のシート抵抗を減少する
よう用いられる。MOSデバイスがLDD構造及び珪素
化合物拡散を用いたより薄い酸化物で作られる場合にE
SD保護回路はミクロン以下のCMOS技術を用いて作
られた小形のMOS ICの信頼性の点からより重要に
なってきている。ESD保護回路の重要性は多くの参考
文献に記載され、例えば: (1)C.Duvvury,R.A.McPhee,D.A.Baglee,R.N.Rountree
等による論文, 「ESD Protection Reliability in 1-μ
m CMOS Technologies」,1986 IRPS Proc.,pp.199-205. (2)S.Daniel,G.Krieger等による論文, 「Process an
d Design Optimizationfor advanced CMOS I/O ESD Pro
tection Devices」,1990 EOS/ESD Symp.Proc.,EOS-12,p
p.206-213. (3)Y.Wei,Y.Loh,C Wang,C.Hu 等による論文, 「MOSF
ET Drain Engineering for ESD Performance」,1992 EO
S/ESD Symp.Proc.,EOS-14 pp 143-148. ESD保護回路は、ESD電流をシャントし、入力段の
感応性ゲートの周りの望ましくない電圧スパイク(オー
バーシュート又はアンダーシュート)をプルアップ(V
DDに)又はプルダウン(VSS又は接地に)すること
により、MOSトランジスタの感応性薄酸化膜ゲートを
保護するのに用いられる。この電流シャント及び電圧ク
ランプはトランジスタの動作又は外部端子の配置又はI
Cチップのピンの配置の正常信号路に影響を及ぼさずに
達成されねばならない。通常MOS ICチップは2つ
の電圧レベル即ちVSS及びVDDを用いて動作する。
各電圧レベルはICチップの電力ピンに接続される共通
バス又はノードを介してICに印加される。一般にES
DパルスはVDD及びVSSノードの両方に印加される
正及び負の極性を有する。
【0005】従来技術のESD保護回路はX.Gugg
enmos及びR.Holznerの論文「“A New ES
D Protection Concept for VLSI CMOS Circuits avoidi
ng Circuit Stress", 」1991 EOS/ESD Symp.Proc.,EOS-
13 pp.74-82.及びアメリカ国特許第4692781号、
4605980号、4745450号、4806708
0号、4819046号、5001529号に開示され
ている。
enmos及びR.Holznerの論文「“A New ES
D Protection Concept for VLSI CMOS Circuits avoidi
ng Circuit Stress", 」1991 EOS/ESD Symp.Proc.,EOS-
13 pp.74-82.及びアメリカ国特許第4692781号、
4605980号、4745450号、4806708
0号、4819046号、5001529号に開示され
ている。
【0006】図1に入力パッド105と過剰な高電圧に
対して保護されるべきCMOS入力段110との間に位
置する従来技術のESD保護回路100を示す。入力段
110は薄酸化膜PMOSデバイスP1及び薄酸化膜N
MOSデバイスN1を例示的に含む。PMOSデバイス
P1のソース115はVDDバスに接続され、それのド
レイン125はNMOSデバイスN1のドレイン130
に接続される。NMOSデバイスN1のソース135は
通常接地されるVSSバスに接続される。PMOS及び
NMOSデバイスP1,N1のゲート145、150は
入力段110の入力を形成するために共に結合される。
この入力はESD保護回路100の端子155に接続さ
れる。端子155はまた入力段110の入力端子であ
る。入力段110の出力は共通ドレイン接続160によ
り形成される。端子155で入力段115の入力に印加
された信号に依存して入力段110の出力160はVD
Dにプルアップされるか又はVSSにプルダウンされ
る。
対して保護されるべきCMOS入力段110との間に位
置する従来技術のESD保護回路100を示す。入力段
110は薄酸化膜PMOSデバイスP1及び薄酸化膜N
MOSデバイスN1を例示的に含む。PMOSデバイス
P1のソース115はVDDバスに接続され、それのド
レイン125はNMOSデバイスN1のドレイン130
に接続される。NMOSデバイスN1のソース135は
通常接地されるVSSバスに接続される。PMOS及び
NMOSデバイスP1,N1のゲート145、150は
入力段110の入力を形成するために共に結合される。
この入力はESD保護回路100の端子155に接続さ
れる。端子155はまた入力段110の入力端子であ
る。入力段110の出力は共通ドレイン接続160によ
り形成される。端子155で入力段115の入力に印加
された信号に依存して入力段110の出力160はVD
Dにプルアップされるか又はVSSにプルダウンされ
る。
【0007】ESD保護回路100は入力パッド105
及び入力段110を含む同じIC上にある。ESD保護
回路100は抵抗器Rと2つのn型MOSデバイスと、
薄酸化膜NMOS N2と厚酸化膜NMOS N3から
なる。抵抗Rは入力パッド105の端子170と端子1
55との間に直列に接続される。この抵抗は良く知られ
ている技術により集積回路の基板内に拡散により形成さ
れる拡散抵抗である。厚酸化膜NMOSデバイスN3は
入力パッド105の端子170に接続されたそれのドレ
イン184とそれのゲート186とを有する。デバイス
N3のソース188はVSSバスに接続される。薄酸化
膜NMOSデバイスN2はそれのソース194とVSS
バスに接続された端子155とそれのゲート192に接
続されたそれのドレインを有する。
及び入力段110を含む同じIC上にある。ESD保護
回路100は抵抗器Rと2つのn型MOSデバイスと、
薄酸化膜NMOS N2と厚酸化膜NMOS N3から
なる。抵抗Rは入力パッド105の端子170と端子1
55との間に直列に接続される。この抵抗は良く知られ
ている技術により集積回路の基板内に拡散により形成さ
れる拡散抵抗である。厚酸化膜NMOSデバイスN3は
入力パッド105の端子170に接続されたそれのドレ
イン184とそれのゲート186とを有する。デバイス
N3のソース188はVSSバスに接続される。薄酸化
膜NMOSデバイスN2はそれのソース194とVSS
バスに接続された端子155とそれのゲート192に接
続されたそれのドレインを有する。
【0008】薄酸化膜NMOSデバイスN2は拡散抵抗
Rと共に入力パッド105の端子170と入力段110
との間の絶縁段階として作用する。厚酸化膜NMOS
N3は端子170の電圧を接地に、即ち接地されたVS
Sにプルダウンする。斯くしてこのESD保護回路10
0は入力パッド105と接地との間のESD放電路を提
供する。しかしながらこのESD保護回路100はVD
Dバスへの直接のESD放電路を有さない。
Rと共に入力パッド105の端子170と入力段110
との間の絶縁段階として作用する。厚酸化膜NMOS
N3は端子170の電圧を接地に、即ち接地されたVS
Sにプルダウンする。斯くしてこのESD保護回路10
0は入力パッド105と接地との間のESD放電路を提
供する。しかしながらこのESD保護回路100はVD
Dバスへの直接のESD放電路を有さない。
【0009】入力パッド105からVDDバスへのその
ような直接ESD放電路により、予期しないESD放電
が以下の3つの参考文献に記載されるようなICチップ
の内部回路内で生ずる: (1)C.Duvvury,R.N.Rountree,O.Adams等による論文,
「Internal chip ESD phenomena beyond the protectio
n circuit 」,IEEE Trans.on Electron Devices,vol.3
5,no.12,pp.2133-2139,Dec.,1988, (2)H.Terletzki,W.Nikutta,W.Reczek等による論文,
「Influence of the series resistance of on-chip po
wer supply buses on internal device failureafter
ESD stress 」,IEEE Trans.on Electron Devices,vol.4
0,no.11,pp.2081-2083,Nov.,1993, (3)C.Johnson,T.J.Maloney,S.Qawami等による論文,
「Two unusual HBM ESDfailure mechanisms on mature
CMOS process 」,1993 EOS/ESD Symp.Proc.,EOS-15,PP.
225-231. 図2に入力パッド105と入力段110との間に接続さ
れる他の通常用いられるESD保護回路200を示す。
図1のESD保護回路100でのように抵抗Rの一端は
入力パッド105の端子170に接続される。抵抗Rは
拡散抵抗又はポリシリコン抵抗(即ちポリシリコンで作
られた抵抗器)である。抵抗の他の端は入力段110の
MOSデバイスP1,N1のゲート145、150に接
続される端子155に接続される。
ような直接ESD放電路により、予期しないESD放電
が以下の3つの参考文献に記載されるようなICチップ
の内部回路内で生ずる: (1)C.Duvvury,R.N.Rountree,O.Adams等による論文,
「Internal chip ESD phenomena beyond the protectio
n circuit 」,IEEE Trans.on Electron Devices,vol.3
5,no.12,pp.2133-2139,Dec.,1988, (2)H.Terletzki,W.Nikutta,W.Reczek等による論文,
「Influence of the series resistance of on-chip po
wer supply buses on internal device failureafter
ESD stress 」,IEEE Trans.on Electron Devices,vol.4
0,no.11,pp.2081-2083,Nov.,1993, (3)C.Johnson,T.J.Maloney,S.Qawami等による論文,
「Two unusual HBM ESDfailure mechanisms on mature
CMOS process 」,1993 EOS/ESD Symp.Proc.,EOS-15,PP.
225-231. 図2に入力パッド105と入力段110との間に接続さ
れる他の通常用いられるESD保護回路200を示す。
図1のESD保護回路100でのように抵抗Rの一端は
入力パッド105の端子170に接続される。抵抗Rは
拡散抵抗又はポリシリコン抵抗(即ちポリシリコンで作
られた抵抗器)である。抵抗の他の端は入力段110の
MOSデバイスP1,N1のゲート145、150に接
続される端子155に接続される。
【0010】ESD保護回路200は2つの放電路を設
け;1つはダイオードD1を介して端子155からVS
Sへ他の放電路はダイオードD2端子155からVDD
へ接続される。第一のダイオードD1はVSSバスに接
続されるそれのアノード215と端子155と接続され
るそれのカソード220を有する。第二のダイオードD
2はまた端子155に接続されたアノード255を有す
るが一方でそれのカソード240はVDDバスに接続さ
れる。回路200が2つの放電路を含むあるESD保護
を設ける一方でにもかかわらずPMOSデバイスP1に
対するESD損傷はある条件で生ずる。例えばVDDバ
スが浮遊状態のときに入力パッド105で生ずるVSS
バスに関する正の400ボルトHBM(人体モード)E
SDパルスはPMOSデバイスP1を損傷する。
け;1つはダイオードD1を介して端子155からVS
Sへ他の放電路はダイオードD2端子155からVDD
へ接続される。第一のダイオードD1はVSSバスに接
続されるそれのアノード215と端子155と接続され
るそれのカソード220を有する。第二のダイオードD
2はまた端子155に接続されたアノード255を有す
るが一方でそれのカソード240はVDDバスに接続さ
れる。回路200が2つの放電路を含むあるESD保護
を設ける一方でにもかかわらずPMOSデバイスP1に
対するESD損傷はある条件で生ずる。例えばVDDバ
スが浮遊状態のときに入力パッド105で生ずるVSS
バスに関する正の400ボルトHBM(人体モード)E
SDパルスはPMOSデバイスP1を損傷する。
【0011】図3に入力パッド105と入力段110と
の間に接続された他のESD保護回路300を示す。こ
のESD保護回路300において、図2の抵抗Rは省略
され入力パッド105が直接入力段110に接続され
る。加えて図2のダイオードD1,D2はラテラルnp
nバイポーラ接合トランジスタ(BJT)で置き換えら
れる。ESD保護回路300は入力パッド105とVS
Sバスとの間に位置する一つのnpnBJT Q1と入
力パッド105とVDDバスとの間に位置する2つのn
pnBJT Q2,Q3とを有する。Q1,Q2のコレ
クタ310、315とQ3のエミッタ320は端子17
0接続される。Q1のエミッタ325は接地されたVS
Sに接続される。Q2のエミッタ330とQ3のコレク
タ335はVDDに接続される。
の間に接続された他のESD保護回路300を示す。こ
のESD保護回路300において、図2の抵抗Rは省略
され入力パッド105が直接入力段110に接続され
る。加えて図2のダイオードD1,D2はラテラルnp
nバイポーラ接合トランジスタ(BJT)で置き換えら
れる。ESD保護回路300は入力パッド105とVS
Sバスとの間に位置する一つのnpnBJT Q1と入
力パッド105とVDDバスとの間に位置する2つのn
pnBJT Q2,Q3とを有する。Q1,Q2のコレ
クタ310、315とQ3のエミッタ320は端子17
0接続される。Q1のエミッタ325は接地されたVS
Sに接続される。Q2のエミッタ330とQ3のコレク
タ335はVDDに接続される。
【0012】図2のESD保護回路200でのようにE
SD保護回路300は入力パッド105とVSS及びV
DDバスの両方との間の2つのESD放電路を設けられ
る。斯くして図2のダイオードD1,D2及び図3のB
JT Q1,Q2,Q3は入力パッド105とVDDバ
スとの間又は入力パッド105とVDDバス間のどちら
かの正及び負のESD電圧の両方から入力段110を保
護する。上記のように図2のESD保護回路200及び
図3の300は2つのESD路を設け;1つのESD路
は入力パッド105からVDDバスへ、第二のESD路
は入力パッド105からVSSバスへ接続される。しか
しながらこれら2つの放電路にもかかわらず図2のダイ
オードD1,D2又はBJT Q1,Q2,Q3の初期
始動電圧は通常深いミクロン以下のCMOS技術で入力
段110のより薄いゲート酸化物MOSデバイスP1,
N1の降伏電圧より通常高い。
SD保護回路300は入力パッド105とVSS及びV
DDバスの両方との間の2つのESD放電路を設けられ
る。斯くして図2のダイオードD1,D2及び図3のB
JT Q1,Q2,Q3は入力パッド105とVDDバ
スとの間又は入力パッド105とVDDバス間のどちら
かの正及び負のESD電圧の両方から入力段110を保
護する。上記のように図2のESD保護回路200及び
図3の300は2つのESD路を設け;1つのESD路
は入力パッド105からVDDバスへ、第二のESD路
は入力パッド105からVSSバスへ接続される。しか
しながらこれら2つの放電路にもかかわらず図2のダイ
オードD1,D2又はBJT Q1,Q2,Q3の初期
始動電圧は通常深いミクロン以下のCMOS技術で入力
段110のより薄いゲート酸化物MOSデバイスP1,
N1の降伏電圧より通常高い。
【0013】図4に入力パッド105の端子170と接
地されているVSSバスとの間に接続されている薄酸化
膜NMOSデバイスN2(図1にまた示される)を有す
る通常用いられている更に他のESD保護回路400を
示す。図1でのように抵抗Rは端子170と入力段11
0のMOSデバイスP1とN1のゲート145、150
に接続される端子155との間に接続される。図2と同
様に抵抗Rはポリシリコン抵抗器である。
地されているVSSバスとの間に接続されている薄酸化
膜NMOSデバイスN2(図1にまた示される)を有す
る通常用いられている更に他のESD保護回路400を
示す。図1でのように抵抗Rは端子170と入力段11
0のMOSデバイスP1とN1のゲート145、150
に接続される端子155との間に接続される。図2と同
様に抵抗Rはポリシリコン抵抗器である。
【0014】薄酸化膜PMOSデバイスP2は入力パッ
ド105の端子170とVDDバスとの間に接続され
る。薄酸化膜PMOSデバイスP2のドレイン420は
入力パッド105の端子170に接続される。PMOS
デバイスP2のゲート430及びソース440はVDD
バスに接続される。斯くして各デバイスN2、P2のゲ
ート192、430はそれぞれのソース194、440
に対して短絡され、一方でドレイン190、420は入
力パッド105の端子170に接続される。
ド105の端子170とVDDバスとの間に接続され
る。薄酸化膜PMOSデバイスP2のドレイン420は
入力パッド105の端子170に接続される。PMOS
デバイスP2のゲート430及びソース440はVDD
バスに接続される。斯くして各デバイスN2、P2のゲ
ート192、430はそれぞれのソース194、440
に対して短絡され、一方でドレイン190、420は入
力パッド105の端子170に接続される。
【0015】図2のESD保護回路200と図3の30
0でのようにESD保護回路400は2つのESD放電
路を設けられる(1つの路は入力パッド105からVD
Dバスへ、第二の路は入力パッド105からVSSへ接
続される)。しかしながら薄酸化膜CMOSデバイスは
CMOSデバイスを阻止するラッチアップを克服するた
めに二重ガードリングで囲まれなければならない。ES
D保護回路400内の薄酸化膜NMOS N2及びPM
OS P2デバイスは入力パッド105により概略分け
られている。故にNMOS N2及びPMOS P2は
それ自身の二重ガードリングによりそれぞれ囲まれてい
る。
0でのようにESD保護回路400は2つのESD放電
路を設けられる(1つの路は入力パッド105からVD
Dバスへ、第二の路は入力パッド105からVSSへ接
続される)。しかしながら薄酸化膜CMOSデバイスは
CMOSデバイスを阻止するラッチアップを克服するた
めに二重ガードリングで囲まれなければならない。ES
D保護回路400内の薄酸化膜NMOS N2及びPM
OS P2デバイスは入力パッド105により概略分け
られている。故にNMOS N2及びPMOS P2は
それ自身の二重ガードリングによりそれぞれ囲まれてい
る。
【0016】入力信号が所定の電圧範囲外にあるときに
ラッチアップが生ずる。ラッチアップが生ずると、例え
ばPMOSのP領域とN基板との間のチャンネル基板ダ
イオードは導電性になり、基板に電荷キャリアを氾濫さ
せこれにより寄生サイリスタを発火させ、VDDとVS
Sの供給電圧を短絡させる。寄生サイリスタはESD保
護回路400及び入力段110の両方内に存在する。図
4でラッチアップはESD保護回路400又は入力段1
10内で生ずる。
ラッチアップが生ずる。ラッチアップが生ずると、例え
ばPMOSのP領域とN基板との間のチャンネル基板ダ
イオードは導電性になり、基板に電荷キャリアを氾濫さ
せこれにより寄生サイリスタを発火させ、VDDとVS
Sの供給電圧を短絡させる。寄生サイリスタはESD保
護回路400及び入力段110の両方内に存在する。図
4でラッチアップはESD保護回路400又は入力段1
10内で生ずる。
【0017】図5に入力パッド105とVDD、VSS
バスとの間のT1、T2により形成された寄生サイリス
タを有する回路500を示す。T1,T2により形成さ
れたこの寄生サイリスタは図4のESD保護回路400
の2つのP2,N2 MOSデバイスのp−n接合によ
り形成される。通常この寄生サイリスタは逆電流が抵抗
R1,R2を介してドレインされるのでオフであり、影
響を与えない。
バスとの間のT1、T2により形成された寄生サイリス
タを有する回路500を示す。T1,T2により形成さ
れたこの寄生サイリスタは図4のESD保護回路400
の2つのP2,N2 MOSデバイスのp−n接合によ
り形成される。通常この寄生サイリスタは逆電流が抵抗
R1,R2を介してドレインされるのでオフであり、影
響を与えない。
【0018】同様に通常の動作では入力段110の寄生
サイリスタ(図4)はまた阻止され、休止されている。
入力段110での寄生サイリスタは図5で示された寄生
サイリスタT1,T2と類似であり、これは通常の動作
中にはオフである。しかしながら付加的なエミッタとし
て作用する保護デバイスの一つ(図2のダイオードD
1,D2、図3のBJT Q1,Q2,Q3又は図1及
び4のMOSデバイスN2,N3又はP2のような)が
前方にバイアスされる場合には入力段110のサイリス
タはターンオンしうる。これはVDDからVSSへのこ
の回路を短絡し、得られる高電流はICチップを破壊す
る。このラッチアップ効果を防止するために入力(又は
出力)電圧はVDD供給電圧を越えてはならず、又はV
SS(即ち接地電位)より下がってはならない。代替的
に又は付加的にESD保護回路のデバイスを介して流れ
る電流は制限される。
サイリスタ(図4)はまた阻止され、休止されている。
入力段110での寄生サイリスタは図5で示された寄生
サイリスタT1,T2と類似であり、これは通常の動作
中にはオフである。しかしながら付加的なエミッタとし
て作用する保護デバイスの一つ(図2のダイオードD
1,D2、図3のBJT Q1,Q2,Q3又は図1及
び4のMOSデバイスN2,N3又はP2のような)が
前方にバイアスされる場合には入力段110のサイリス
タはターンオンしうる。これはVDDからVSSへのこ
の回路を短絡し、得られる高電流はICチップを破壊す
る。このラッチアップ効果を防止するために入力(又は
出力)電圧はVDD供給電圧を越えてはならず、又はV
SS(即ち接地電位)より下がってはならない。代替的
に又は付加的にESD保護回路のデバイスを介して流れ
る電流は制限される。
【0019】
【発明が解決しようとする課題】本発明の目的はミクロ
ン以下のCMOS技術のICに対する完全な保護をする
ESD保護回路を提供することにある。本発明の他の目
的はESD保護回路内のラッチアップ問題無しにESD
保護を提供することにある。本発明の更に他の目的はE
SD保護回路に対して必要とされるレイアウト領域要求
を減少し、斯くしてICチップの大きさとコストを減少
し、パッキング密度を増加することにある。
ン以下のCMOS技術のICに対する完全な保護をする
ESD保護回路を提供することにある。本発明の他の目
的はESD保護回路内のラッチアップ問題無しにESD
保護を提供することにある。本発明の更に他の目的はE
SD保護回路に対して必要とされるレイアウト領域要求
を減少し、斯くしてICチップの大きさとコストを減少
し、パッキング密度を増加することにある。
【0020】本発明の更なる目的は入力段のNMOS及
びPMOSデバイスの両方を保護することである。他の
目的は保護されるべき入力段に供給される入力信号上へ
の電圧クランプ効果を提供することにある。更に他の目
的は入力段及び内部回路の動作の信頼性及び速度を維持
するように保護されるべき内部回路の正常動作に有害に
影響することなくそのような保護を提供することにあ
る。
びPMOSデバイスの両方を保護することである。他の
目的は保護されるべき入力段に供給される入力信号上へ
の電圧クランプ効果を提供することにある。更に他の目
的は入力段及び内部回路の動作の信頼性及び速度を維持
するように保護されるべき内部回路の正常動作に有害に
影響することなくそのような保護を提供することにあ
る。
【0021】
【課題を解決するための手段】本発明のESD保護回路
は第一のESD保護回路と第二のESD保護回路とから
なる。第一のESD保護回路は第一と第二の厚酸化膜M
OSデバイスからなる。第一の厚酸化膜MOSデバイス
は入力パッドに接続されたゲートを有し、入力パッドを
第一の電源に接続する電源−ドレイン路を提供する。
は第一のESD保護回路と第二のESD保護回路とから
なる。第一のESD保護回路は第一と第二の厚酸化膜M
OSデバイスからなる。第一の厚酸化膜MOSデバイス
は入力パッドに接続されたゲートを有し、入力パッドを
第一の電源に接続する電源−ドレイン路を提供する。
【0022】第二の厚酸化膜MOSデバイスは入力パッ
ドに接続されたゲートを有し、入力パッドを第二の電源
に接続するドレイン−電源路を提供する。第二のESD
保護回路は入力パッドと入力段の入力端子との間に接続
された抵抗からなる。第二のESD保護回路は第一と第
二の薄酸化膜MOSデバイスを更に含む。第一の薄酸化
膜MOSデバイスは入力段の入力端子に接続されたゲー
トとソースと第一の電源に接続されたドレインとを有す
る。第二の薄酸化膜MOSデバイスは入力端子に接続さ
れたドレインと第二の電源に接続されたゲートとソース
を有する。
ドに接続されたゲートを有し、入力パッドを第二の電源
に接続するドレイン−電源路を提供する。第二のESD
保護回路は入力パッドと入力段の入力端子との間に接続
された抵抗からなる。第二のESD保護回路は第一と第
二の薄酸化膜MOSデバイスを更に含む。第一の薄酸化
膜MOSデバイスは入力段の入力端子に接続されたゲー
トとソースと第一の電源に接続されたドレインとを有す
る。第二の薄酸化膜MOSデバイスは入力端子に接続さ
れたドレインと第二の電源に接続されたゲートとソース
を有する。
【0023】本発明のESD保護回路は4つの異なるE
SD直接放電路を供することにより、4つの異なるES
DストレスモードからCMOS集積回路の入力段を完全
に保護する。加えて本発明のESD保護回路は高いES
D誤動作(failure)閾値を有し、斯くして大き
なESDに対して保護し、一方で小さなレイアウト領域
を占有するに過ぎない。
SD直接放電路を供することにより、4つの異なるES
DストレスモードからCMOS集積回路の入力段を完全
に保護する。加えて本発明のESD保護回路は高いES
D誤動作(failure)閾値を有し、斯くして大き
なESDに対して保護し、一方で小さなレイアウト領域
を占有するに過ぎない。
【0024】更にまた本発明のESD保護回路は内部回
路の薄酸化膜CMOS入力段に印加された電圧を所望の
レベルにクランプする。これらの電圧レベルは5.5か
ら−1ボルトの間にクランプされる。本発明のESD保
護回路は薄酸化膜CMOS入力段デバイスより高いター
ンオン電圧を有する。故に本発明の回路は内部回路の正
常動作に悪影響を与えずにESD保護を提供する。
路の薄酸化膜CMOS入力段に印加された電圧を所望の
レベルにクランプする。これらの電圧レベルは5.5か
ら−1ボルトの間にクランプされる。本発明のESD保
護回路は薄酸化膜CMOS入力段デバイスより高いター
ンオン電圧を有する。故に本発明の回路は内部回路の正
常動作に悪影響を与えずにESD保護を提供する。
【0025】加えて同じ型のMOSデバイスを有し、ラ
ッチアップガードリングを合併した本発明のESD保護
回路は小さなレイアウト領域内で効果的に製造される。
これはより小形でしかも完全に保護されたICチップを
提供する。
ッチアップガードリングを合併した本発明のESD保護
回路は小さなレイアウト領域内で効果的に製造される。
これはより小形でしかも完全に保護されたICチップを
提供する。
【0026】
【発明の実施の形態】A.本発明の回路 図6に本発明の実施例によるラッチアップのないESD
保護回路600の概略図を示す。本発明のESD保護回
路600は例えばCMOSと共に一体に形成されCMO
S ICに対してESD保護を提供する。保護回路60
0は入力パッド105とCMOS IC入力段110と
の間に接続される。
保護回路600の概略図を示す。本発明のESD保護回
路600は例えばCMOSと共に一体に形成されCMO
S ICに対してESD保護を提供する。保護回路60
0は入力パッド105とCMOS IC入力段110と
の間に接続される。
【0027】保護されるべき入力段110は図1乃至5
に示されるのと同じである。それは入力段110は出力
160を形成するために相互に接続されるドレイン12
5、130を有する薄酸化膜PMOSデバイスP1及び
薄酸化膜NMOSデバイスN1からなる。P1及びN1
デバイスのゲート145、150は入力段110に対す
る入力を形成するために共に結合され、この入力はES
D保護回路600の端子155に結合される。PMOS
P1のソース115はVDDバスに結合され、一方で
NMOS N1のソース135はVSSバスに結合され
る。
に示されるのと同じである。それは入力段110は出力
160を形成するために相互に接続されるドレイン12
5、130を有する薄酸化膜PMOSデバイスP1及び
薄酸化膜NMOSデバイスN1からなる。P1及びN1
デバイスのゲート145、150は入力段110に対す
る入力を形成するために共に結合され、この入力はES
D保護回路600の端子155に結合される。PMOS
P1のソース115はVDDバスに結合され、一方で
NMOS N1のソース135はVSSバスに結合され
る。
【0028】ESD保護回路600の端子155はPM
OS P1とNMOS N1のゲート145、150に
接続される。抵抗Rは入力パッド105の端子170と
ESD保護回路600の端子155との間の信号路に沿
って直列に接続される。抵抗Rは好ましくは良く知られ
た技術により集積回路のN基板内でP型材料の拡散によ
り形成される。例として重度にドープされたP型材料は
抵抗器Rを形成するために用いられる。即ち抵抗Rは
OS P1とNMOS N1のゲート145、150に
接続される。抵抗Rは入力パッド105の端子170と
ESD保護回路600の端子155との間の信号路に沿
って直列に接続される。抵抗Rは好ましくは良く知られ
た技術により集積回路のN基板内でP型材料の拡散によ
り形成される。例として重度にドープされたP型材料は
抵抗器Rを形成するために用いられる。即ち抵抗Rは
【0029】
【外1】
【0030】拡散型抵抗である。P型材料をN基板内に
拡散することはP型材料とN基板との間の接合を本質的
に生ずる。接合は寄生ダイオードDとして動作する。ダ
イオードDのアノード610は拡散抵抗Rに接続され、
一方でダイオードのカソード615はVDDバスに接続
される。拡散抵抗Rはまた基板とコンデンサを形成す
る。抵抗Rと組み合わせてコンデンサーは遅延ラインを
供する。保護された入力段110に到達した望まれない
パルスの若干の遅延は入力段110の周囲でそれをシャ
ントするためのよりよい機会を提供する。
拡散することはP型材料とN基板との間の接合を本質的
に生ずる。接合は寄生ダイオードDとして動作する。ダ
イオードDのアノード610は拡散抵抗Rに接続され、
一方でダイオードのカソード615はVDDバスに接続
される。拡散抵抗Rはまた基板とコンデンサを形成す
る。抵抗Rと組み合わせてコンデンサーは遅延ラインを
供する。保護された入力段110に到達した望まれない
パルスの若干の遅延は入力段110の周囲でそれをシャ
ントするためのよりよい機会を提供する。
【0031】例としてP型拡散抵抗Rは約200オーム
の値を有する。大きな拡散抵抗Rは通常より高いESD
誤動作閾値に導く。しかしながらこれはチップの正常な
動作に対して望ましくない入力パッド105と入力段1
10との間のより長いRC遅延に導く。PMOSデバイ
スは4つのESD路を供し、VDD及びVSSの両方に
対して正及び負の所望でないパルス又はESDをシャン
トするために用いられる。4つのPMOSデバイスの2
つP2、P3は厚酸化膜デバイスであり、一方残りの2
つのPMOSデバイスP4,P5は薄酸化膜PMOSデ
バイスである。
の値を有する。大きな拡散抵抗Rは通常より高いESD
誤動作閾値に導く。しかしながらこれはチップの正常な
動作に対して望ましくない入力パッド105と入力段1
10との間のより長いRC遅延に導く。PMOSデバイ
スは4つのESD路を供し、VDD及びVSSの両方に
対して正及び負の所望でないパルス又はESDをシャン
トするために用いられる。4つのPMOSデバイスの2
つP2、P3は厚酸化膜デバイスであり、一方残りの2
つのPMOSデバイスP4,P5は薄酸化膜PMOSデ
バイスである。
【0032】第一の厚酸化膜PMOSデバイスP2はそ
のソース620を入力パッド105(即ち端子170)
に接続され、そのドレイン623を共通VSSバスに接
続される。共通VSSバスは接地されるが電圧供給源V
SSに接続される。第二の厚酸化膜PMOSデバイスP
3はそのドレイン626を入力パッド105に接続さ
れ、そのソース630を電圧供給源VDDに接続される
VDDバスに接続される。P2のゲート633及びP3
のゲート636はまた入力パッド105に接続される。
例としてP2,P3のゲート633、636は金属であ
る。
のソース620を入力パッド105(即ち端子170)
に接続され、そのドレイン623を共通VSSバスに接
続される。共通VSSバスは接地されるが電圧供給源V
SSに接続される。第二の厚酸化膜PMOSデバイスP
3はそのドレイン626を入力パッド105に接続さ
れ、そのソース630を電圧供給源VDDに接続される
VDDバスに接続される。P2のゲート633及びP3
のゲート636はまた入力パッド105に接続される。
例としてP2,P3のゲート633、636は金属であ
る。
【0033】第一の薄酸化膜PMOSデバイスP4はそ
のソース640をそのゲート643に結合される。相互
接続されたソース640とゲート643はまた端子15
5に接続される。P4のドレイン646はVSSバスに
接続される。第二の薄酸化膜PMOSデバイスP5はそ
のドレイン650を端子155に接続される。P5のゲ
ート653とソース656は相互接続され、VDDバス
に接続される。例としてP4,P5のゲート643、6
53はポリシリコンである。
のソース640をそのゲート643に結合される。相互
接続されたソース640とゲート643はまた端子15
5に接続される。P4のドレイン646はVSSバスに
接続される。第二の薄酸化膜PMOSデバイスP5はそ
のドレイン650を端子155に接続される。P5のゲ
ート653とソース656は相互接続され、VDDバス
に接続される。例としてP4,P5のゲート643、6
53はポリシリコンである。
【0034】厚酸化膜PMOSデバイスP2,P3は第
一のESD保護を形成する一方で拡散抵抗Rと薄酸化膜
PMOSデバイスP4,P5は第二のESD保護を形成
する。拡散抵抗Rは薄酸化膜PMOSデバイスP4,P
5に対するESD電流制限を供する。進歩したCMOS
技術を用いることは厚酸化膜MOSデバイスにより供さ
れたESD保護を劣化するが、厚酸化膜PMOSのドレ
イン内に深いウエル領域を挿入することはこの問題を克
服する(Y.S.Hu、H.R.Liauh、M.C.
Chang等による「"High Density Input Protection
Circuit Design in 1.2μm CMOS Technology",」1987
EOS/ ESD Symp.Proc.,EOS-9,pp.179-185 )。本発明の
ESD保護回路600の厚酸化膜PMOSデバイスP
2,P3は図8に関連して以下に説明する如くそれらの
ドレインとソース内に挿入されるような深いウエルを有
する。
一のESD保護を形成する一方で拡散抵抗Rと薄酸化膜
PMOSデバイスP4,P5は第二のESD保護を形成
する。拡散抵抗Rは薄酸化膜PMOSデバイスP4,P
5に対するESD電流制限を供する。進歩したCMOS
技術を用いることは厚酸化膜MOSデバイスにより供さ
れたESD保護を劣化するが、厚酸化膜PMOSのドレ
イン内に深いウエル領域を挿入することはこの問題を克
服する(Y.S.Hu、H.R.Liauh、M.C.
Chang等による「"High Density Input Protection
Circuit Design in 1.2μm CMOS Technology",」1987
EOS/ ESD Symp.Proc.,EOS-9,pp.179-185 )。本発明の
ESD保護回路600の厚酸化膜PMOSデバイスP
2,P3は図8に関連して以下に説明する如くそれらの
ドレインとソース内に挿入されるような深いウエルを有
する。
【0035】厚酸化膜ゲートを有することはMOSデバ
イスのターンオン電圧を増加する。厚酸化膜デバイスP
2,P3は約16ボルト以上及びー16ボルト以下のタ
ーンオン電圧を典型的にそれぞれ有する。斯くして厚酸
化膜デバイスP2のターンオン電圧は5ボルトより非常
に大きく、これは入力段110のMOSデバイスの正常
な動作中に用いられるVDDバス上の電圧レベルであ
る。故に厚酸化膜デバイスP2、P3の金属ゲート63
3、636を入力パッド105に接続することは入力段
110の動作に悪影響を与えない。何故ならば厚酸化膜
デバイスP2,P3は入力段110の正常な動作電圧範
囲である5ボルトでオフのままであるからである。
イスのターンオン電圧を増加する。厚酸化膜デバイスP
2,P3は約16ボルト以上及びー16ボルト以下のタ
ーンオン電圧を典型的にそれぞれ有する。斯くして厚酸
化膜デバイスP2のターンオン電圧は5ボルトより非常
に大きく、これは入力段110のMOSデバイスの正常
な動作中に用いられるVDDバス上の電圧レベルであ
る。故に厚酸化膜デバイスP2、P3の金属ゲート63
3、636を入力パッド105に接続することは入力段
110の動作に悪影響を与えない。何故ならば厚酸化膜
デバイスP2,P3は入力段110の正常な動作電圧範
囲である5ボルトでオフのままであるからである。
【0036】更にまた金属ゲート633、636を入力
パッド105に接続することは実質的な利益を供し、即
ち厚酸化膜デバイスP2,P3のターンオン速度を増加
する。これは速いスパイクに対して鋭い立ち上がり時間
と狭いパルス幅を有する増加されたESD保護を提供す
る。B.本発明の回路の動作 入力段110の薄酸化膜PMOS P1は厚酸化膜PM
OSデバイスP3と拡散抵抗Rと薄酸化膜PMOSデバ
イスP5とによるESD損傷に対して保護されている。
入力段110の薄酸化膜NMOS N1は薄酸化膜デバ
イスP2と拡散抵抗Rと薄酸化膜PMOSデバイスP4
とにより保護される。ESD保護を供することに加えて
本発明の回路600はまた入力パッド105から印加さ
れた入力信号の電圧をクランプする。
パッド105に接続することは実質的な利益を供し、即
ち厚酸化膜デバイスP2,P3のターンオン速度を増加
する。これは速いスパイクに対して鋭い立ち上がり時間
と狭いパルス幅を有する増加されたESD保護を提供す
る。B.本発明の回路の動作 入力段110の薄酸化膜PMOS P1は厚酸化膜PM
OSデバイスP3と拡散抵抗Rと薄酸化膜PMOSデバ
イスP5とによるESD損傷に対して保護されている。
入力段110の薄酸化膜NMOS N1は薄酸化膜デバ
イスP2と拡散抵抗Rと薄酸化膜PMOSデバイスP4
とにより保護される。ESD保護を供することに加えて
本発明の回路600はまた入力パッド105から印加さ
れた入力信号の電圧をクランプする。
【0037】1.電圧クランプ動作 正常動作条件中でESD保護回路600(P2,P3,
P4,P5)のPMOSデバイスはオフである。何故な
らばそれらのターンオン電圧は入力段110の正常動作
電圧範囲である5ボルトより非常に高いからである。薄
酸化膜PMOSデバイスP4,P5はオフである。何故
ならばそれらのゲート643、653はそれらのソース
640、656に接続されているからである。VDDと
VSSによりバイアスされるCMOS ICの正常動作
中の電圧クランプは以下のように生ずる。そのゲート6
43がそのソース640に短絡されるがVDDノードに
接続されない薄酸化膜PMOS P4は端子155上に
現れた信号(即ち入力段110のP1,N1のゲート1
45、150に印加された入力信号)の予期しない低電
圧レベルを所定のレベルにクランプする。例えば負のス
パイク又はパルスが入力段110の入力端子155上に
現れ、それから薄酸化膜PMOS P4はターンオン
し、端子155上の電圧をVSSにプルダウンする。こ
れは入力信号をー1ボルトの所定のレベルにクランプす
る。即ちいったん薄酸化膜PMOS P4がターンオン
すると端子155での入力信号の電圧レベルはー1ボル
ト以下には低下し得ない。薄酸化膜PMOSデバイスの
閾値電圧はミクロン以下のCMOS技術で約−0.8か
らー1ボルトである。
P4,P5)のPMOSデバイスはオフである。何故な
らばそれらのターンオン電圧は入力段110の正常動作
電圧範囲である5ボルトより非常に高いからである。薄
酸化膜PMOSデバイスP4,P5はオフである。何故
ならばそれらのゲート643、653はそれらのソース
640、656に接続されているからである。VDDと
VSSによりバイアスされるCMOS ICの正常動作
中の電圧クランプは以下のように生ずる。そのゲート6
43がそのソース640に短絡されるがVDDノードに
接続されない薄酸化膜PMOS P4は端子155上に
現れた信号(即ち入力段110のP1,N1のゲート1
45、150に印加された入力信号)の予期しない低電
圧レベルを所定のレベルにクランプする。例えば負のス
パイク又はパルスが入力段110の入力端子155上に
現れ、それから薄酸化膜PMOS P4はターンオン
し、端子155上の電圧をVSSにプルダウンする。こ
れは入力信号をー1ボルトの所定のレベルにクランプす
る。即ちいったん薄酸化膜PMOS P4がターンオン
すると端子155での入力信号の電圧レベルはー1ボル
ト以下には低下し得ない。薄酸化膜PMOSデバイスの
閾値電圧はミクロン以下のCMOS技術で約−0.8か
らー1ボルトである。
【0038】他方で端子170上の入力信号が(VDD
+O.5)ボルト以上に、即ちその上に正のパルスのた
めに増加したときに拡散抵抗Rにより形成されたダイオ
ードDはターンオンし、入力信号をVDDにプルアップ
する。これは入力信号を最大値5.5ボルト(即ちVD
D+O.5ボルト、ここでVDDは5ボルト)にクラン
プする。
+O.5)ボルト以上に、即ちその上に正のパルスのた
めに増加したときに拡散抵抗Rにより形成されたダイオ
ードDはターンオンし、入力信号をVDDにプルアップ
する。これは入力信号を最大値5.5ボルト(即ちVD
D+O.5ボルト、ここでVDDは5ボルト)にクラン
プする。
【0039】入力信号の変遷、又はノイズは入力パッド
105の端子170から入来する入力信号上に現れるよ
うに正のオーバーシュート又は負のアンダーシュートの
ようなスパイク又はパルスを引き起こす。しかしながら
ESD保護回路600は上記のように概略5.5ボルト
と−1ボルトの間に入力電圧をクランプする。故に本発
明のESD保護回路600はスパイクを入力段からシャ
ントすることによりESD保護を達成するのみならず、
入力信号上に電圧クランプ効果を提供する。
105の端子170から入来する入力信号上に現れるよ
うに正のオーバーシュート又は負のアンダーシュートの
ようなスパイク又はパルスを引き起こす。しかしながら
ESD保護回路600は上記のように概略5.5ボルト
と−1ボルトの間に入力電圧をクランプする。故に本発
明のESD保護回路600はスパイクを入力段からシャ
ントすることによりESD保護を達成するのみならず、
入力信号上に電圧クランプ効果を提供する。
【0040】2.ESD保護 入力パッド105に接続されたICチップの信号ピン上
に現れるESDストレス状態の4つのモードがある。4
つのESDストレスモードはICチップのVSS,VD
Dピンに接続されたVDD,VSSバスの両方に関する
ESD電圧の正と負の極性に関する。4つの異なるES
Dストレスモードは以下の通りである: 1.PSモード: VDDピンが浮遊状態であるときに
信号ピンでのESDストレスが接地されたVSSピンに
関して正のESD電圧である場合。
に現れるESDストレス状態の4つのモードがある。4
つのESDストレスモードはICチップのVSS,VD
Dピンに接続されたVDD,VSSバスの両方に関する
ESD電圧の正と負の極性に関する。4つの異なるES
Dストレスモードは以下の通りである: 1.PSモード: VDDピンが浮遊状態であるときに
信号ピンでのESDストレスが接地されたVSSピンに
関して正のESD電圧である場合。
【0041】2.NSモード: VDDピンが浮遊状態
であるときに信号ピンでのESDストレスが接地された
VSSピンに関して負のESD電圧である場合。 3.PDモード: VSSピンが浮遊状態であるときに
信号ピンでのESDストレスが接地されたVDDピンに
関して正のESD電圧である場合。
であるときに信号ピンでのESDストレスが接地された
VSSピンに関して負のESD電圧である場合。 3.PDモード: VSSピンが浮遊状態であるときに
信号ピンでのESDストレスが接地されたVDDピンに
関して正のESD電圧である場合。
【0042】4.NDモード: VSSピンが浮遊状態
であるときに信号ピンでのESDストレスが接地された
VDDピンに関して負のESD電圧である場合。 PSモードでは正のESD電圧が拡散抵抗Rを介して薄
酸化膜PMOSデバイスP4のソース640に印加され
る。正のESD電圧がCMOSプロセスに依存する約1
3ボルトの薄酸化膜デバイスP4の降伏又はスナップバ
ック電圧Vsbより大きいときには薄酸化膜PMOSデ
バイスP4は降伏によりターンオンされる。何故ならば
それのゲート643はそのソース640に接続されるか
らである。これは端子155で正のESD電圧を約13
ボルトにクランプする。
であるときに信号ピンでのESDストレスが接地された
VDDピンに関して負のESD電圧である場合。 PSモードでは正のESD電圧が拡散抵抗Rを介して薄
酸化膜PMOSデバイスP4のソース640に印加され
る。正のESD電圧がCMOSプロセスに依存する約1
3ボルトの薄酸化膜デバイスP4の降伏又はスナップバ
ック電圧Vsbより大きいときには薄酸化膜PMOSデ
バイスP4は降伏によりターンオンされる。何故ならば
それのゲート643はそのソース640に接続されるか
らである。これは端子155で正のESD電圧を約13
ボルトにクランプする。
【0043】クランプすることは入力段110のゲート
酸化膜145、150を保護する。ESDパルスにより
降伏する薄酸化膜P4により拡散抵抗Rを通過する電流
は厚酸化膜PMOSデバイスP2のソース620で約
(|Vsb4|+I4 R)に電圧を降下し、それは VS2=(|Vsb4|+I4 R) である。ここで: VS2は薄酸化膜PMOSデバイスP
2のソース620上の電圧であり、Vsb4は薄酸化膜
PMOSデバイスP4のスナップバック電圧であり、I
4 はソース640からドレイン646へスナップバック
された薄酸化膜PMOSデバイスP4を通過する電流で
あり、Rは拡散抵抗Rの抵抗である。
酸化膜145、150を保護する。ESDパルスにより
降伏する薄酸化膜P4により拡散抵抗Rを通過する電流
は厚酸化膜PMOSデバイスP2のソース620で約
(|Vsb4|+I4 R)に電圧を降下し、それは VS2=(|Vsb4|+I4 R) である。ここで: VS2は薄酸化膜PMOSデバイスP
2のソース620上の電圧であり、Vsb4は薄酸化膜
PMOSデバイスP4のスナップバック電圧であり、I
4 はソース640からドレイン646へスナップバック
された薄酸化膜PMOSデバイスP4を通過する電流で
あり、Rは拡散抵抗Rの抵抗である。
【0044】厚酸化膜デバイスP2のソース電圧VS2が
P2の降伏電圧、CMOSプロセスに依存し約16ボル
ト以上であるときにはP2は降伏によりターンオンされ
る。これはESD電流をVSSバスにシャントされるよ
うにする。斯くしてESD電流は厚酸化膜PMOSデバ
イスP2により主に放電され、一方薄酸化膜PMOSデ
バイスP4はゲート145、150を保護するために入
力段110の入力電圧をクランプする。
P2の降伏電圧、CMOSプロセスに依存し約16ボル
ト以上であるときにはP2は降伏によりターンオンされ
る。これはESD電流をVSSバスにシャントされるよ
うにする。斯くしてESD電流は厚酸化膜PMOSデバ
イスP2により主に放電され、一方薄酸化膜PMOSデ
バイスP4はゲート145、150を保護するために入
力段110の入力電圧をクランプする。
【0045】薄酸化膜PMOSデバイスP4はそのドレ
イン646とそのソース640との間(図8を参照)の
短絡チャンネル(図8の820)を有する。P4のチャ
ンネルが短いほど薄酸化膜PMOSデバイスP4のスナ
ップバック電圧|Vsb4|はより小さい。P4を通過
する電流I4 は薄酸化膜PMOS P4デバイスの寸法
に比例する。同様に抵抗Rの値はp型拡散領域の大きさ
に比例する。故にP4の大きさと抵抗Rとを変えること
により適切なESD保護回路600が設計されうる。
イン646とそのソース640との間(図8を参照)の
短絡チャンネル(図8の820)を有する。P4のチャ
ンネルが短いほど薄酸化膜PMOSデバイスP4のスナ
ップバック電圧|Vsb4|はより小さい。P4を通過
する電流I4 は薄酸化膜PMOS P4デバイスの寸法
に比例する。同様に抵抗Rの値はp型拡散領域の大きさ
に比例する。故にP4の大きさと抵抗Rとを変えること
により適切なESD保護回路600が設計されうる。
【0046】NSモードでは薄酸化膜PMOSデバイス
P4は順方向導電性(forward conduct
ing)である。何故ならば負の電圧が入力パッド10
5に印加されるからである。故に拡散抵抗Rの助けでE
SD電流は順方向導電性P4によりバイパスされる。こ
の順方向導電性P4条件はHBMの10kvより以上の
ESDに対して保護する非常に高いESD保護能力を有
する。
P4は順方向導電性(forward conduct
ing)である。何故ならば負の電圧が入力パッド10
5に印加されるからである。故に拡散抵抗Rの助けでE
SD電流は順方向導電性P4によりバイパスされる。こ
の順方向導電性P4条件はHBMの10kvより以上の
ESDに対して保護する非常に高いESD保護能力を有
する。
【0047】PDモードでは入力パッド105の端子1
70でESDストレスは接地されたVDDバスに関して
正のESD電圧であり、VSSバスが浮遊するときには
ダイオードDは順バイアスになり、導電性となる。順方
向導電性ダイオードDはESD電流をVDDバスに対し
てシャントする。順方向条件の元のダイオードDは非常
に高いESD保護能力をまた有する。
70でESDストレスは接地されたVDDバスに関して
正のESD電圧であり、VSSバスが浮遊するときには
ダイオードDは順バイアスになり、導電性となる。順方
向導電性ダイオードDはESD電流をVDDバスに対し
てシャントする。順方向条件の元のダイオードDは非常
に高いESD保護能力をまた有する。
【0048】NDモードでは、入力パッド105の端子
170のESDストレスは接地されたVDDバスに関し
て正のESD電圧であり、VSSバスが浮遊するときに
は負のESD電圧が拡散抵抗Rを通して短絡チャンネル
薄酸化膜PMOSデバイスP5のドレイン650に印加
される。負のESD電圧がCMOSプロセスに依存する
約ー13ボルトの薄酸化膜PMOSデバイスP4の降伏
スナップバック電圧Vsbより小さいときには、薄酸化
膜PMOSデバイスP5はそれのゲート653がそのソ
ース656に接続されているので降伏によりターンオン
される。これは負のESD電圧を約ー13ボルトにクラ
ンプする。斯くして入力段110のP1,N1のゲート
145、150は保護される。
170のESDストレスは接地されたVDDバスに関し
て正のESD電圧であり、VSSバスが浮遊するときに
は負のESD電圧が拡散抵抗Rを通して短絡チャンネル
薄酸化膜PMOSデバイスP5のドレイン650に印加
される。負のESD電圧がCMOSプロセスに依存する
約ー13ボルトの薄酸化膜PMOSデバイスP4の降伏
スナップバック電圧Vsbより小さいときには、薄酸化
膜PMOSデバイスP5はそれのゲート653がそのソ
ース656に接続されているので降伏によりターンオン
される。これは負のESD電圧を約ー13ボルトにクラ
ンプする。斯くして入力段110のP1,N1のゲート
145、150は保護される。
【0049】拡散抵抗を通る電流は約(Vsb5−I5
R)である薄酸化膜デバイスP3のドレイン626上の
電圧VD3を引き起こし、それは VD3=(Vsb5−I5 R) である。ここで: Vsb5は負の値を有する薄酸化膜
PMOSデバイスP5のスナップバック電圧であり、I
5 は正の値であり、ソース657からドレイン650へ
スナップバックされた薄酸化膜PMOSデバイスP5を
通る電流であり、Rは拡散抵抗Rの抵抗値である。
R)である薄酸化膜デバイスP3のドレイン626上の
電圧VD3を引き起こし、それは VD3=(Vsb5−I5 R) である。ここで: Vsb5は負の値を有する薄酸化膜
PMOSデバイスP5のスナップバック電圧であり、I
5 は正の値であり、ソース657からドレイン650へ
スナップバックされた薄酸化膜PMOSデバイスP5を
通る電流であり、Rは拡散抵抗Rの抵抗値である。
【0050】厚酸化膜デバイスP3のドレイン電圧VD3
がCMOSプロセスに依存する約ー16ボルトのP3の
降伏電圧以下であるときにP3は降伏によりターンオン
される。これはESD電流をVDDバスにシャントされ
るようにする。斯くしてESD電流は主に厚酸化膜PM
OSデバイスP3により放電され、一方で薄酸化膜PM
OSデバイスP5は入力段110のゲート酸化膜14
5、150の入力電圧をクランプする。
がCMOSプロセスに依存する約ー16ボルトのP3の
降伏電圧以下であるときにP3は降伏によりターンオン
される。これはESD電流をVDDバスにシャントされ
るようにする。斯くしてESD電流は主に厚酸化膜PM
OSデバイスP3により放電され、一方で薄酸化膜PM
OSデバイスP5は入力段110のゲート酸化膜14
5、150の入力電圧をクランプする。
【0051】P5のチャンネルが短いほど薄酸化膜PM
OSデバイスP5のスナップバック電圧|Vsb5|は
より小さくなる。P5を通過する電流I5 は薄酸化膜P
MOS P5デバイスの寸法に比例する。故にP5の大
きさと抵抗Rとを変えることにより適切なESD保護回
路600が設計されうる。C.本発明の回路のレイアウト シリコン集積回路チップ上の図6の回路の好ましいレイ
アウトは図7、8に示される。好ましいレイアウトは図
7に示されるコンパクトレイアウト形式を提供する。図
7は入力パッド105とVDD、VSSバスに接続され
たESD保護回路600のレイアウトの平面図である。
端子170は入力パッド105をESD保護回路600
に接続し、一方で端子155はESD保護回路600を
入力段110に接続する。
OSデバイスP5のスナップバック電圧|Vsb5|は
より小さくなる。P5を通過する電流I5 は薄酸化膜P
MOS P5デバイスの寸法に比例する。故にP5の大
きさと抵抗Rとを変えることにより適切なESD保護回
路600が設計されうる。C.本発明の回路のレイアウト シリコン集積回路チップ上の図6の回路の好ましいレイ
アウトは図7、8に示される。好ましいレイアウトは図
7に示されるコンパクトレイアウト形式を提供する。図
7は入力パッド105とVDD、VSSバスに接続され
たESD保護回路600のレイアウトの平面図である。
端子170は入力パッド105をESD保護回路600
に接続し、一方で端子155はESD保護回路600を
入力段110に接続する。
【0052】
【外2】
【0053】拡散抵抗Rは端子155と端子170の間
に接続される。ESD保護回路600の外縁は
に接続される。ESD保護回路600の外縁は
【0054】
【外3】
【0055】ガードリング710を有する。付加的な
【0056】
【外4】
【0057】ガードリング720は
【0058】
【外5】
【0059】ガードリング710内に位置する。
【0060】
【外6】
【0061】ガードリング710、720の目的は入力
段110の出力160に結合された内部回路のVDD対
VSSラッチアップを防ぐことにある。CMOS IC
の内部回路のVDD対VSSラッチアップはさもなけれ
ば入力パッド105とESD保護回路600上に現れる
入力信号のオーバーシュート又はアンダーシュートによ
りトリガーされる。
段110の出力160に結合された内部回路のVDD対
VSSラッチアップを防ぐことにある。CMOS IC
の内部回路のVDD対VSSラッチアップはさもなけれ
ば入力パッド105とESD保護回路600上に現れる
入力信号のオーバーシュート又はアンダーシュートによ
りトリガーされる。
【0062】
【外7】
【0063】ガードリング710、720は入力信号の
オーバーシュート又はアンダーシュートにより発生され
る余分な基板電流を減少しうる。これは注入された基板
電流がCMOS ICの内部回路内でVDD対VSSラ
ッチアップを引き起こすことを防止する。図7に示され
たこのレイアウト700ではESD保護回路600の全
ての素子とラッチアップ防止ガードリング710、72
0は効果的にレイアウト領域を減少するよう相互に併合
される。図7の破線A−A’は図8の対応する断面図を
示すために用いられる。
オーバーシュート又はアンダーシュートにより発生され
る余分な基板電流を減少しうる。これは注入された基板
電流がCMOS ICの内部回路内でVDD対VSSラ
ッチアップを引き起こすことを防止する。図7に示され
たこのレイアウト700ではESD保護回路600の全
ての素子とラッチアップ防止ガードリング710、72
0は効果的にレイアウト領域を減少するよう相互に併合
される。図7の破線A−A’は図8の対応する断面図を
示すために用いられる。
【0064】図8にそれぞれ
【0065】
【外8】
【0066】ガードリング710、720を示し、ここ
で
で
【0067】
【外9】
【0068】ガードリング710はVSSバスに接続さ
れ、これは通常接地されており、
れ、これは通常接地されており、
【0069】
【外10】
【0070】ガードリング720はVDDバスに接続さ
れる。PMOSデバイス(図6の厚及び薄両方の酸化膜
PMOSデバイスP2,P3,P4,P5)のドレイン
とソースと同様に
れる。PMOSデバイス(図6の厚及び薄両方の酸化膜
PMOSデバイスP2,P3,P4,P5)のドレイン
とソースと同様に
【0071】
【外11】
【0072】ガードリング710はP+拡散領域であ
る。例として各P+拡散領域710の幅は6μmであ
る。VSSバスに接続される外側の
る。例として各P+拡散領域710の幅は6μmであ
る。VSSバスに接続される外側の
【0073】
【外12】
【0074】拡散領域は寄生p−n−pトランジスタの
コレクタガードリング710として動作する。ベースガ
ードリング720として動作するN+拡散領域は5μm
幅であり、VDDバスに接続される。深いPウエル領域
は6μm
コレクタガードリング710として動作する。ベースガ
ードリング720として動作するN+拡散領域は5μm
幅であり、VDDバスに接続される。深いPウエル領域
は6μm
【0075】
【外13】
【0076】拡散領域の幾つかの中に設けられる。特に
深いPウエル領域は以下のような
深いPウエル領域は以下のような
【0077】
【外14】
【0078】拡散領域内に設けられる:外側ガードリン
グ710、P2のドレイン623、P2のソース620
又はP3のドレイン626、P3のソース630、P4
のソース640又はP5のドレイン650。MOSデバ
イスのドレインとソース構造内に挿入された深いPウエ
ルはESD電流流入路を増加し、これらのMOSデバイ
スのESD保護能力を向上する。例えばPウエル領域の
深さは約3μmである。
グ710、P2のドレイン623、P2のソース620
又はP3のドレイン626、P3のソース630、P4
のソース640又はP5のドレイン650。MOSデバ
イスのドレインとソース構造内に挿入された深いPウエ
ルはESD電流流入路を増加し、これらのMOSデバイ
スのESD保護能力を向上する。例えばPウエル領域の
深さは約3μmである。
【0079】第一のESD保護に供されるP2,P3
MOSデバイスのチャンネル長さ810は2μmであ
る。第二のESD保護に供されるP4,P5 MOSデ
バイスのチャンネル長さ820は1μmである。P2,
P3,P4,P5のゲートの縁に対するドレインとソー
ス接点の間隔は重要なレイアウトパラメータである。間
隔は例えば5μmであり、各接点の大きさは2x2μm
2 である(図7には示さず)。P4,P5のゲートはチ
ャンネル820内のLDD構造を有する。
MOSデバイスのチャンネル長さ810は2μmであ
る。第二のESD保護に供されるP4,P5 MOSデ
バイスのチャンネル長さ820は1μmである。P2,
P3,P4,P5のゲートの縁に対するドレインとソー
ス接点の間隔は重要なレイアウトパラメータである。間
隔は例えば5μmであり、各接点の大きさは2x2μm
2 である(図7には示さず)。P4,P5のゲートはチ
ャンネル820内のLDD構造を有する。
【0080】ESD保護回路内の全ての素子が皆P型デ
バイスである故に本発明のESD保護回路内でVDD対
VSSラッチアップ問題はない。図7に示すようにP
2,P3,P4,P5の構造はガードリング710、7
20と同様に更にレイアウト領域を減少するために互い
に併合される。例として100x150μm2 のレイア
ウトでVDDバイアスされたN+拡散領域とVSSバイ
アスされたP+拡散ラッチアップガードリング710、
720とを含む本発明のESD保護回路はLDD構造を
有する0.8マイクロメーター2ウエルCMOSプロセ
スにより製造される。その小さなレイアウト領域にもか
かわらず本発明の回路はVDD及びVSSノードの両方
に対して正又は負の極性のどちらかを有する4キロボル
トHBM ESDストレスを越えるESDレベルに対し
て保護する。
バイスである故に本発明のESD保護回路内でVDD対
VSSラッチアップ問題はない。図7に示すようにP
2,P3,P4,P5の構造はガードリング710、7
20と同様に更にレイアウト領域を減少するために互い
に併合される。例として100x150μm2 のレイア
ウトでVDDバイアスされたN+拡散領域とVSSバイ
アスされたP+拡散ラッチアップガードリング710、
720とを含む本発明のESD保護回路はLDD構造を
有する0.8マイクロメーター2ウエルCMOSプロセ
スにより製造される。その小さなレイアウト領域にもか
かわらず本発明の回路はVDD及びVSSノードの両方
に対して正又は負の極性のどちらかを有する4キロボル
トHBM ESDストレスを越えるESDレベルに対し
て保護する。
【0081】簡単にいえば、本発明は4つの異なるES
D直接放電路を有するESD保護回路である。これらの
路はESDストレスの4つのモードに対して保護する。
故に本発明の回路600はESD損傷に対してCMOS
ICチップの入力段110を完全に保護する、PS及
びND ESDストレスモードではデバイスP2,P3
は主にESD電流を放電するためにそれらの降伏条件に
ある。故にESD電流はVSS,VDDバスに対してシ
ャントされる。深いPウエル構造を有する厚酸化膜デバ
イスP2,P3はPSモードとNDモードで薄酸化膜デ
バイスより更に高いESDストレスに耐えることが可能
である。
D直接放電路を有するESD保護回路である。これらの
路はESDストレスの4つのモードに対して保護する。
故に本発明の回路600はESD損傷に対してCMOS
ICチップの入力段110を完全に保護する、PS及
びND ESDストレスモードではデバイスP2,P3
は主にESD電流を放電するためにそれらの降伏条件に
ある。故にESD電流はVSS,VDDバスに対してシ
ャントされる。深いPウエル構造を有する厚酸化膜デバ
イスP2,P3はPSモードとNDモードで薄酸化膜デ
バイスより更に高いESDストレスに耐えることが可能
である。
【0082】他の2つのESDストレスモード(NSと
PDモード)では薄酸化膜PMOSデバイスP4,P5
及び接合ダイオードDは順方向導通する。これはまたE
SD電流をVSS,VDDバスにシャントする。順方向
導電P4と接合ダイオードDは更により高いESDスト
レスに耐えることが可能である。故に本発明の回路は小
さなレイアウト領域内での高いESD誤動作閾値を有す
るESD損傷の4つのモードに対して保護する。
PDモード)では薄酸化膜PMOSデバイスP4,P5
及び接合ダイオードDは順方向導通する。これはまたE
SD電流をVSS,VDDバスにシャントする。順方向
導電P4と接合ダイオードDは更により高いESDスト
レスに耐えることが可能である。故に本発明の回路は小
さなレイアウト領域内での高いESD誤動作閾値を有す
るESD損傷の4つのモードに対して保護する。
【0083】加えてCMOS ICの入力段のESD電
圧はPSとND ESDストレスモードで薄酸化膜P
4,P5デバイスによりクランプされる。短絡チャンネ
ル薄酸化膜P4,P5デバイスのスナップバック電圧は
入力段のP1,N1 MOSデバイスのゲート酸化膜降
伏電圧より小さい。斯くして薄酸化膜P1,N1 MO
Sデバイスのゲートは効果的に保護される。
圧はPSとND ESDストレスモードで薄酸化膜P
4,P5デバイスによりクランプされる。短絡チャンネ
ル薄酸化膜P4,P5デバイスのスナップバック電圧は
入力段のP1,N1 MOSデバイスのゲート酸化膜降
伏電圧より小さい。斯くして薄酸化膜P1,N1 MO
Sデバイスのゲートは効果的に保護される。
【0084】これはラテラルnpnバイポーラトランジ
スタを有するESD保護回路と似ていない。ラテラルn
pnバイポーラトランジスタはミクロン以下のCMOS
技術で入力段の薄酸化膜MOSデバイスのゲート酸化膜
降伏電圧より高いターンオン電圧を有する。故にミクロ
ン以下のCMOS ICでの入力段の薄酸化膜MOSデ
バイスのゲート酸化膜上に現れるESD電圧をクランプ
するためにnpnBJTのみを用いるのは危険である。
スタを有するESD保護回路と似ていない。ラテラルn
pnバイポーラトランジスタはミクロン以下のCMOS
技術で入力段の薄酸化膜MOSデバイスのゲート酸化膜
降伏電圧より高いターンオン電圧を有する。故にミクロ
ン以下のCMOS ICでの入力段の薄酸化膜MOSデ
バイスのゲート酸化膜上に現れるESD電圧をクランプ
するためにnpnBJTのみを用いるのは危険である。
【0085】本発明はまた小さなレイアウト領域内に本
発明のESD保護回路を組み込んだ集積回路を開示す
る。本発明のESD保護回路のレイアウト効率はレイア
ウト領域を節約するラッチアップガードリングを共に併
合することにより大幅に改善される。小さなレイアウト
領域と高いESD保護能力により本発明のESD保護回
路はミクロン以下の技術で用いられるCMOS VLS
I/ULSIの高密度応用に対して非常に適切である。
発明のESD保護回路を組み込んだ集積回路を開示す
る。本発明のESD保護回路のレイアウト効率はレイア
ウト領域を節約するラッチアップガードリングを共に併
合することにより大幅に改善される。小さなレイアウト
領域と高いESD保護能力により本発明のESD保護回
路はミクロン以下の技術で用いられるCMOS VLS
I/ULSIの高密度応用に対して非常に適切である。
【0086】本発明はP型デバイスをN型デバイスに変
えることによりNウエルP基板CMOSプロセス内にま
た組み込まれうる。本発明のESD保護回路は小さなレ
イアウト領域内でHBMの4キロボルト以上の効果的な
ESD保護を供する。加えて本発明のESD保護回路は
薄酸化膜P1,N1 MOSデバイスの入力段110の
ゲート145、150に印加された入力信号の電圧レベ
ルをクランプする。これはVDDが5ボルトでVSSが
0ボルトでのCMOS ICの正常動作内でゲート14
5、150に印加された入力信号を概略5.5ボルトか
ら−1ボルトまでに制限する。
えることによりNウエルP基板CMOSプロセス内にま
た組み込まれうる。本発明のESD保護回路は小さなレ
イアウト領域内でHBMの4キロボルト以上の効果的な
ESD保護を供する。加えて本発明のESD保護回路は
薄酸化膜P1,N1 MOSデバイスの入力段110の
ゲート145、150に印加された入力信号の電圧レベ
ルをクランプする。これはVDDが5ボルトでVSSが
0ボルトでのCMOS ICの正常動作内でゲート14
5、150に印加された入力信号を概略5.5ボルトか
ら−1ボルトまでに制限する。
【0087】本発明のESD保護回路は従来の又は進歩
したCMOS及びBiCMOS技術に匹敵し、適切なプ
ロセスである。本発明の上記実施例は例示のみを意図し
たものである。多くの代替実施例は請求項の精神と視野
から離れることなく当業者により実施されうる。
したCMOS及びBiCMOS技術に匹敵し、適切なプ
ロセスである。本発明の上記実施例は例示のみを意図し
たものである。多くの代替実施例は請求項の精神と視野
から離れることなく当業者により実施されうる。
【図1】入力パッドとVSS供給電圧との間に配置され
ただけの保護素子を有する従来技術のESD保護回路を
示す図である。
ただけの保護素子を有する従来技術のESD保護回路を
示す図である。
【図2】2つのダイオードを有する従来技術のESD保
護回路を示す図である。
護回路を示す図である。
【図3】2つのバイポーラ接合トランジスタを有する従
来技術のESD保護回路を示す図である。
来技術のESD保護回路を示す図である。
【図4】PMOSとNMOS薄酸化膜デバイスの両方を
有する従来技術のESD保護回路を示す図である。
有する従来技術のESD保護回路を示す図である。
【図5】入力パッドとVSS,VDD供給電圧との間の
寄生サイリスタを有する回路を示す図である。
寄生サイリスタを有する回路を示す図である。
【図6】本発明によるESD保護回路を示す図である。
【図7】図6に示されるESD保護回路のパターンレイ
アウトを示す図である。
アウトを示す図である。
【図8】図7の線A−A’に沿った断面図である。
105 入力パッド 110 入力段 100,200,300,400,600ESD保護回
路 P1,P2,P3,P4,P5 PMOSデバイス N1,N2,N3 薄酸化膜NMOSデバイス 115,135,188,194,440,620,6
30,640,656ソース 125,130,184,190,420,623,6
26,646,650ドレイン NMOSデバイスN1 145,150,186,192,430,633,6
36,643,653ゲート 155,170 端子 160 ドレイン接続 R1,R2 抵抗R
路 P1,P2,P3,P4,P5 PMOSデバイス N1,N2,N3 薄酸化膜NMOSデバイス 115,135,188,194,440,620,6
30,640,656ソース 125,130,184,190,420,623,6
26,646,650ドレイン NMOSデバイスN1 145,150,186,192,430,633,6
36,643,653ゲート 155,170 端子 160 ドレイン接続 R1,R2 抵抗R
Claims (16)
- 【請求項1】 入力パッドと;出力端子と;該入力パッ
ドに接続されたゲートと、該入力パッドを第一の電源に
接続するソース−ドレイン路とを有する第一の厚酸化膜
MOSデバイスと;該入力パッドに接続されたゲート
と、該入力パッドを第二の電源に接続するドレイン−ソ
ース路とを有する第二の厚酸化膜MOSデバイスと;該
入力パッドと該出力端子との間を接続する抵抗と;該出
力端子に接続されたゲート及びソースと、該第一の電源
に接続されたドレインとを有する第一の薄酸化膜MOS
デバイスと;該出力端子に接続されたドレインと、該第
二の電源に接続されたゲート及びソースとを有する第二
の薄酸化膜MOSデバイスと;からなり、該第一と第二
の厚酸化膜MOSデバイスは第一の静電放電保護を形成
し、該抵抗器と該第一と第二の薄酸化膜MOSデバイス
は第二の静電気放電保護を形成することを特徴とするM
OSデバイス用の入力保護回路。 - 【請求項2】 該抵抗は拡散抵抗である請求項1記載の
入力保護回路。 - 【請求項3】 該拡散抵抗と、該第一及び第二の厚酸化
膜MOSデバイスと、該第一及び第二の薄酸化膜MOS
デバイスとはp型である請求項2記載の入力保護回路。 - 【請求項4】 該拡散抵抗と該第二の電源との間に接続
された寄生ダイオードを更に含む請求項2記載の入力保
護回路。 - 【請求項5】 過剰なESD電圧からCMOSチップの
入力パッド及び入力段を保護する保護回路であって、該
チップは負の電源供給バス(VSS)と正の電源供給バ
ス(VDD)とを有し、 入力段と負の電源供給バスとの間に1つの極性のESD
電流を導通するよう接続された第一の厚酸化膜MOSデ
バイスと、 正の電源供給バスと入力段との間に該1つの極性のES
D電流を導通するよう接続された第二の厚酸化膜MOS
デバイスと、 負の電源供給バスと入力段との間に他の極性のESD電
流をシャントし、入力段での正のESD電圧を正の所定
の値にクランプするよう接続された第一の薄酸化膜MO
Sデバイスと、 入力段と正の電源供給バスとの間に該他の極性のESD
電流をシャントするよう接続されたダイオードと、 入力段での負のESD電圧を負の所定の値にクランプす
るよう接続された第二の薄酸化膜MOSデバイスとから
なる保護回路。 - 【請求項6】 該入力パッドと該入力段との間に接続さ
れた拡散抵抗を更に含む請求項5記載の保護回路。 - 【請求項7】第一の導電性型の基板と;該基板内に形成
された第二の導電性型の重度にドープされ、第一と第二
の厚酸化膜電界効果デバイスと第一と第二の薄酸化膜電
界効果デバイスとのソース及びドレイン領域を画成する
複数の領域と;該第一と第二の厚酸化膜電界効果デバイ
スのソースとドレイン領域との間の該基板上に形成され
た2つの厚酸化膜ゲートと;該第一と第二の薄酸化膜電
界効果デバイスのソースとドレイン領域との間の該基板
上に形成された2つの薄酸化膜ゲートと;該基板の該ド
レイン領域を介してインプラントされた該第二の導電性
型のウエルと;該基板内に形成され、集積回路の周辺に
配置されたガードリングと;該2つの厚酸化膜ゲートと
該2つの薄酸化膜ゲートとの間の該基板内に形成された
該第二の型の拡散抵抗とからなるMOSデバイスの入力
保護集積回路。 - 【請求項8】 該ガードリングは重度にドープされた第
二の導電性の型の外側ガードリングと重度にドープされ
た第一の導電性の型の内側ガードリングとからなる請求
項7記載の集積回路。 - 【請求項9】 該基板内の外側ガードリングを介してイ
ンプラントされた該第二の導電性の型のウエルを更に含
む請求項8記載の集積回路。 - 【請求項10】 軽度にドープされたドレイン構造は該
基板内の該2つの薄酸化膜ゲート下に形成される請求項
9記載の集積回路。 - 【請求項11】負の電源に対する正の静電気放電からM
OSデバイスを保護する回路であって、 入力パッドと;出力端子と;該入力パッドに接続された
ゲート及びソースと、負の電源に接続されたドレインと
を有する厚酸化膜MOSデバイスと;該入力パッドと該
出力端子との間に接続される抵抗と;該出力端子に接続
されたゲート及びソースと、該負の電源に接続されたド
レインとを有する薄酸化膜MOSデバイスと;からな
り、 該厚酸化膜MOSデバイスは該入力端子から該負の電源
にESD電流をシャントするようターンオンし、該薄酸
化膜MOSデバイスは該出力端子の信号を所定の正の電
圧レベルにクランプすることを特徴とする保護回路。 - 【請求項12】 該負の電源は接地されている請求項1
1記載の回路。 - 【請求項13】 接地に対する負の静電気放電からMO
Sデバイスを保護する回路であって、 入力パッドと;出力端子と;該入力パッドに接続された
ゲート及びソースと、接地されたドレインとを有する厚
酸化膜MOSデバイスと;該入力パッドと該出力端子と
の間に接続された抵抗と;該出力端子に接続されたゲー
ト及びソースと、該接地されたドレインとを有する薄酸
化膜MOSデバイスと;からなり、 該薄酸化膜MOSデバイスは該入力端子から該接地にE
SD電流をシャントするよう順方向導通することを特徴
とする保護回路。 - 【請求項14】 正の電圧供給源に対する正の静電気放
電からMOSデバイスを保護するための回路であって、 入力パッドと;出力端子と;該入力パッドに接続された
ゲート及びドレインと、正の電源に接続されたソースと
を有する厚酸化膜MOSデバイスと;該入力パッドと該
出力端子との間に接続された抵抗と;該抵抗と該正の電
源との間に接続された寄生ダイオードと;該出力端子に
接続されたゲート及びドレインと、該正の電源に接続さ
れたソースとを有する薄酸化膜MOSデバイスと;から
なり、 該寄生ダイオードは該入力端子から該正の電源にESD
電流をシャントするよう順方向導通することを特徴とす
る保護回路。 - 【請求項15】 正の電圧供給源に対する負の静電気放
電からMOSデバイスを保護する回路であって、 入力パッドと;出力端子と;該入力パッドに接続される
ゲート及びドレインと正の電源に接続されたソースとを
有する厚酸化膜MOSデバイスと;該入力パッドと該出
力端子との間に接続された抵抗と;該出力端子に接続さ
れたゲート及びドレインと、該正の電源に接続されたソ
ースとを有する薄酸化膜MOSデバイスと;からなり、 該薄酸化膜MOSデバイスは該出力端子の信号を所定の
負の電圧レベルにクランプすることを特徴とする保護回
路。 - 【請求項16】 PS、NS、PD、ND ESDスト
レスモードの4つのESDストレスモードの過剰なES
D電圧から、負の電源供給バス(VSS)及び正の電源
供給バス(VDD)を有するCMOSチップの入力パッ
ド及び入力段を保護する保護回路であって、 PS ESDストレスモードで入力段と負の電源供給バ
スとの間に1つの極性のESD電流を導通するよう接続
された第一の厚酸化膜MOSデバイスと、 正の電源供給バスと入力段との間に該1つの極性のES
D電流を導通するよう接続された第二の厚酸化膜MOS
デバイスと、 NS ESDストレスモードで負の電源供給バスと入力
段との間の他の極性のESD電流をシャントし、PS
ESDストレスモードで入力段の正のESD電圧を正の
所定の値にクランプするよう接続された第一の薄酸化膜
MOSデバイスと、 PD ESDストレスモードで入力段と正の電源供給バ
スとの間の該他の極性のESD電流をシャントするよう
接続されたダイオードと、 ND ESDストレスモードで入力段の負のESD電圧
を負の所定の値にクランプするよう接続された第二の薄
酸化膜MOSデバイスとからなる保護回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US419638 | 1995-04-06 | ||
US08/419,638 US5637900A (en) | 1995-04-06 | 1995-04-06 | Latchup-free fully-protected CMOS on-chip ESD protection circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08288404A true JPH08288404A (ja) | 1996-11-01 |
Family
ID=23663094
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7291549A Pending JPH08288404A (ja) | 1995-04-06 | 1995-11-09 | ラッチアップのない完全に保護されたcmosオンチップesd保護回路 |
JP1998007679U Expired - Lifetime JP3058203U (ja) | 1995-04-06 | 1998-10-02 | ラッチアップのない完全に保護されたcmosオンチップesd保護回路 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1998007679U Expired - Lifetime JP3058203U (ja) | 1995-04-06 | 1998-10-02 | ラッチアップのない完全に保護されたcmosオンチップesd保護回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5637900A (ja) |
JP (2) | JPH08288404A (ja) |
CN (1) | CN1053067C (ja) |
DE (1) | DE19518550C2 (ja) |
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