DE19518550C2 - Eingangsschutzschaltung für eine MOS-Einrichtung - Google Patents

Eingangsschutzschaltung für eine MOS-Einrichtung

Info

Publication number
DE19518550C2
DE19518550C2 DE19518550A DE19518550A DE19518550C2 DE 19518550 C2 DE19518550 C2 DE 19518550C2 DE 19518550 A DE19518550 A DE 19518550A DE 19518550 A DE19518550 A DE 19518550A DE 19518550 C2 DE19518550 C2 DE 19518550C2
Authority
DE
Germany
Prior art keywords
input
protection circuit
ese
thin oxide
vdd
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE19518550A
Other languages
English (en)
Other versions
DE19518550A1 (de
Inventor
Ming-Dou Ker
Tain-Shun Wu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Transpacific IP Ltd
Original Assignee
Industrial Technology Research Institute ITRI
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Industrial Technology Research Institute ITRI filed Critical Industrial Technology Research Institute ITRI
Publication of DE19518550A1 publication Critical patent/DE19518550A1/de
Application granted granted Critical
Publication of DE19518550C2 publication Critical patent/DE19518550C2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

Die vorliegende Erfindung betrifft eine latchup-freie, vollständig geschützte, CMOS-Chip­ interne Schaltung zum Schutz von in Gehäuse eingesetzten, internen integrierten Schaltungen (IC's) vor unerwünscht hohen Spannungsspitzen, die sich aus elektrostati­ schen Entladungen (ESE) aufgrund ihrer Handhabung ergeben, und insbesondere eine Eingangsschutzschaltung, die direkt sowohl NMOS- als auch PMOS-Elemente der Ein­ gangsstufe einer integrierten Schaltung vor ESE-Beschädigungen schützt.
Elektrostatische Entladungen (ESD oder ESE), die durch die Handhabung von Metall-Oxid- Silizium-IC-Chips (MOS-Chip) durch Personen entstehen, beschädigen den MOS-Chip ständig. Oftmals wird die dünne Oxidschicht, die die Gateelektrode vom Substrat eines MOS-Feldeffekttransistors isoliert, durch eine an sie angelegte Spannungsspitze irrepa­ rabel durchbrochen. Eine Spannungsspitze oder ESE wird oftmals an das Gate ange­ legt, weil die Gateelektrode mit einem äußeren Anschluß oder einem Eingangsan­ schlußstift des IC-Chips verbunden ist. Die äußeren Anschlüsse sind auf einer Ein­ gangsanschlußfläche ausgebildet. Um eine derartige Beschädigung vor übermäßigen elektrostatischen Entladungen zu verhindern, ist oftmals zwischen die Eingangsan­ schlußfläche und die Gates der Eingangsstufe der integrierten Schaltung eine Schutz­ vorrichtung geschaltet.
Ein solcher ESE-Schutz wird um so wichtiger, weil eine neue Generation von MOS- Elementen mit dünneren Gateoxiden geschaffen worden ist, die beispielsweise CMOS- Technologien verwendet. Die Dünnoxid-MOS-Elemente sind für eine ESE- Beschädigung äußerst empfindlich. Daher ist der ESE-Schutz eines der wichtigsten Elemente hinsichtlich der Zuverlässigkeit der Submikron-CMOS-Technologie.
In den Submikron-CMOS-Technologien wird eine schwach dotierte Drain- Struktur (LDD-Struktur) verwendet, während eine Siliziddiffusion dazu verwen­ det wird, die Schichtwiderstände im Drain und in der Source der CMOS- Elemente zu reduzieren.
ESE-Schutzschaltungen werden allgemein dazu verwendet, empfindliche Dünnoxidgates der MOS-Transistoren zu schützen, indem ESE-Ströme im Ne­ benschluß geleitet und die unerwünschten Spannungsspitzen in der Umgebung der empfindlichen Gates der Einganggstufe (auf VDD) gebracht oder (auf VSS oder Masse) abgebaut werden. Diese Stromnebenschlußleitung und Spannungspegelhaltung müssen ohne Beeinflussung der normalen Signalpfade, der Operation der Transistoren oder der Anordnung der äußeren Anschlüsse oder Anschlußstifte der IC-Chips erfolgen. Normalerweise arbeiten die MOS-IC-Chips unter Verwendung zweier Spannungspegel, nämlich VSS und VDD. Jeder Spannungspegel wird in den IC über einen gemeinsamen Bus oder Knoten eingegeben, der mit einem Lei­ stungsversorgungs-Anschlußstift des IC-Chips verbunden ist. Im allgemeinen besitzen die ESE-Impulse positive und negative Polaritäten, die sowohl an die VDD- als auch an die VSS-Knoten angelegt werden.
Herkömmliche ESE-Schutzschaltungen sind in X. Guggenmos und R. Holzner, "A New ESD Protection Concept for VLSI CMOS Circuits avoiding Circuit Stress", 1991 EOS/ESD Symp. Proc., EOS-13 S. 74-82, und in der US 4,692,781, US 4,605,980, US 4,745,450, US 4,807,080, US 4,819,046 und US 5,001,529 offenbart.
Fig. 6 zeigt eine herkömmliche ESE-Schutzschaltung 100, die sich zwischen der Eingangsanschlußfläche 105 und der CMOS-Eingangsstufe 110 befindet, welche vor übermäßig hohen Spannungen geschützt werden soll.
Wie zu sehen ist, enthält die Eingangsstufe 110 ein Dünnoxid-PMOS-Element P1 und ein Dünnoxid-NMOS-Element N1. Für die Verschaltung gilt folgendes. Die Source 115 des PMOS-Elements P1 ist mit einem VDD-Bus verbunden, während sein Drain 125 mit dem Drain 130 des NMOS-Elements N1 verbunden ist. Die Source 135 des NMOS-Elements N1 ist mit einem VSS-Bus verbunden, der normalerweise geerdet ist. Die Gates 145, 150 der PMOS- und NMOS- Elemente P1, N1 sind miteinander verbunden, um den Eingang der Eingangs­ stufe 110 zu bilden. Dieser Eingang ist an einen Anschluß 155 der ESE- Schutzschaltungen 100 angeschlossen. Der Anschluß 155 ist auch der Eingangsanschluß der Eingangsstufe 110. Der Ausgang der Eingangsstufe 110 wird durch die gemeinsame Drain-Verbindung 160 gebildet. In Abhängigkeit von dem in den Eingang der Eingangsstufe 110 am Anschluß 155 eingegebenen Signal wird der Ausgang 160 der Eingangsstufe 110 entweder auf VDD hochgezogen oder auf VSS heruntergezogen (Inverter).
Die ESE-Schutzschaltung 100 befindet sich auf demselben IC-Chip, der die Eingangsanschlußfläche 105 und die Eingangsstufe 110 enthält. Die ESE-Schutzschaltung 100 enthält einen Widerstand R und zwei n-MOS-Elemente, nämlich einen Dünnoxid-NMOS-Transistor N2 und einen Dickoxid-NMOS-Transistor N3.
Der Widerstand R ist zwischen dem Anschluß 170 der Eingangsanschlußfläche 105 und dem Anschluß 155 in Serie geschaltet. Dieser Widerstand kann ein Diffusions­ widerstand sein, der durch Diffusion in das Substrat der integrierten Schaltung entsprechend wohlbekannter Techniken ausgebildet wird. Das Dickoxid-NMOS-Element N3 ist mit seinem Drain 184 und mit seinem Gate 186 an den Anschluß 170 der Eingangsanschlußfläche 105 ange­ schlossen. Die Source 188 des Elements N3 ist an den VSS- Bus angeschlossen. Das Dünnoxid-NMOS-Element N2 ist mit seinem Drain an den Anschluß 155 angeschlossen und mit seinem Gate 192 mit seiner Source 194 und mit dem VSS-Bus verbunden.
Das Dünnoxid-NMOS-Element N2 wirkt zusammen mit dem diffundierten Widerstand R als Schutzstufe zwischen dem Anschluß 170 der Eingangsanschlußfläche 105 und der Eingangsstufe 110. Das Dickoxid-NMOS-Element N3 zieht die Spannung des Anschlusses 170 auf Masse, d. h. auf geer­ detes VSS herunter. Somit schafft diese ESE-Schutz­ schaltung 100 einen ESE-Entladungspfad zwischen der Eingangsanschlußfläche 105 und Masse. Diese ESE-Schutz­ schaltung 100 besitzt jedoch keinen direkten ESE- Entladungspfad zum VDD-Bus.
Ohne einen derartigen ESE-Entladungspfad zwischen der Eingangsanschlußfläche 105 und dem VDD-Bus tritt in den internen Schaltungen des IC-Chips eine unerwartete ESE- Beschädigung auf.
Fig. 2 zeigt eine weitere üblicherweise verwendete ESE- Schutzschaltung 200, die zwischen die Eingangsanschluß­ fläche 105 und die Eingangsstufe 110 geschaltet ist. Wie in der ESE-Schutzschaltung 100 von Fig. 6 ist ein Ende eines Widerstandes R mit dem Anschluß 170 der Eingangsanschlußfläche 105 verbunden. Der Widerstand R kann ein Diffusionswiderstand oder ein Polysilizium­ widerstand (d. h. ein aus Polysilizium gebildeter Widerstand) sein. Das andere Ende des Widerstandes R ist mit dem Anschluß 155 verbunden, der seinerseits an die Gates 145, 150 der MOS-Elemente P1, N1 der Eingangsstufe 110 angeschlossen ist.
Die ESE-Schutzschaltung 200 schafft zwei Entladungspfade; einen vom Anschluß 155 über eine Diode D1 nach VSS und einen weiteren vom Anschluß 155 über eine Diode D2 nach VDD.
Die erste Diode D1 ist mit ihrer Anode 215 mit dem VSS- Bus und mit ihrer Kathode 220 mit dem Anschluß 155 verbunden. Die zweite Diode D2 ist mit ihrer Anode 255 ebenfalls mit dem Anschluß 155 und mit ihrer Katode 240 mit dem VDD-Bus verbunden. Obwohl die Schaltung 200 einen gewissen ESE-Schutz schafft, indem sie zwei Entladungs­ pfade enthält, kann unter bestimmten Bedingungen dennoch eine ESE-Beschädigung des PMOS-Elements P1 auftreten. Wenn der VDD-Bus beispielsweise ohne definiertes Potential "schwebt", kann ein positiver 400 Volt-HBM-ESE-Impuls in bezug auf den VSS- Bus, der an der Eingangsanschlußfläche 105 auftritt, das PMOS-Element P1 beschädigen (HBM ist die Abkürzung des englischen Ausdrucks "human body model" und bezeichnet einen Spannungswert, der typischerweise durch Berührung eines mensch­ lichen Körpers hervorgerufen wird).
In Fig. 3 ist eine weitere bekannte ESE-Schutzschaltung 300 ge­ zeigt, die zwischen die Eingangsanschlußfläche 105 und die Eingangsstufe 110 geschaltet ist. In dieser ESE- Schutzschaltung 300 ist der Widerstand R gemäß Fig. 2 weggelassen, so daß die Eingangsanschlußfläche 105 direkt an die Eingangsstufe 110 angeschlossen ist. Ferner sind die Dioden D1, D2 von Fig. 2 durch in einem Seitenzweig angeordnete npn-Bipolar-Sperrschichttransistoren (BST) ersetzt. In der ESE-Schutzschaltung 300 ist ein npn-BST Q1 zwischen der Eingangsanschlußfläche 105 und dem VSS- Bus angeordnet, während zwei npn-BST Q2, Q3 zwischen der Eingangsanschlußfläche 105 und dem VDD-Bus angeordnet sind. Die Kollektoren 310, 315 von Q1 und Q2 sowie der Emitter 320 von Q3 sind mit dem Anschluß 170 verbunden. Der Emitter 324 von Q1 ist mit Masse VSS verbunden. Der Emitter 330 von Q2 und der Kollektor 335 von Q3 sind mit VDD verbunden.
Wie die ESE-Schutzschaltung 200 von Fig. 2 schafft auch die ESE-Schutzschaltung 300 von Fig. 3 zwei ESE-Entla­ dungspfade: zwischen der Eingangsanschlußfläche 105 und dem VSS-Bus bzw. dem VDD-Bus.
Daher schützen die Dioden D1, D2 von Fig. 2 bzw. die BST Q1, Q2 und Q3 von Fig. 3 die Eingangsstufe 110 sowohl vor positiven als auch vor negativen ESE-Spannungen sowohl zwischen der Eingangsanschlußfläche 105 und dem VDD-Bus als auch zwischen der Eingangsanschlußfläche 105 und dem VSS-Bus. Wie oben erwähnt, schaffen die ESE-Schutz­ schaltungen 200 von Fig. 2 und 300 von Fig. 3 zwei ESE- Pfade: einen ESE-Pfad von der Eingangsanschlußfläche 105 zum VDD-Bus und einen zweiten ESE-Pfad von der Eingangs­ anschlußfläche 105 zum VSS-Bus. Trotz dieser beiden Entladungspfade sind die anfänglichen Einschaltspannungen der Dioden D1, D2 von Fig. 2 oder der BST Q1, Q2 und Q3 gewöhnlich höher als die Durchbruchspannung der MOS-Ele­ mente P1, N1 mit dünneren Gateoxiden der Eingangsstufe 110 in Submikron-CMOS-Technologien, so daß damit ein vollständiger Schutz nicht zu erzielen ist.
Fig. 4 zeigt eine weitere üblicherweise verwendete ESE- Schutzschaltung 400, bei der das Dünnoxid-NMOS-Element N2 (das auch in Fig. 6 gezeigt ist) zwischen den Anschluß 170 der Eingangsanschlußfläche 105 und den geerdeten VSS- Bus geschaltet ist. Wie in Fig. 6 ist der Widerstand R zwischen den Anschluß 170 und den Anschluß 155 geschal­ tet, der seinerseits mit den Gates 145, 150 der MOS- Elemente P1 und N1 der Eingangsstufe 110 verbunden ist. Ähnlich wie in Fig. 2 ist der Widerstand R ein Polysiliziumwiderstand.
Zwischen den Anschluß 170 der Eingangsanschlußfläche 105 und den VDD-Bus ist ein Dünnoxid-PMOS-Element P2 geschaltet. Der Drain 420 des Dünnoxid-PMOS-Elements P2 ist mit dem Anschluß 170 der Eingangsanschlußfläche 105 verbunden. Das Gate 430 und die Source 440 des PMOS- Elements P2 sind mit dem VDD-Bus verbunden. Somit sind die Gates 192, 430 jedes Elements N2, P2 mit ihren jeweiligen Sources 194 bzw. 440 kurzgeschlossen, während die Drains 190, 420 mit dem Anschluß 170 der Eingangs­ anschlußfläche 105 verbunden sind.
Wie in der ESE-Schutzschaltung 200 von Fig. 2 bzw. 300 von Fig. 3 schafft auch die ESE-Schutzschaltung 400 zwei Entladungspfade (einen Pfad von der Eingangsanschluß­ fläche 105 zum VDD-Bus und einen zweiten Pfad von der Eingangsanschlußfläche 105 zum VSS-Bus). In ESE-Schutz­ schaltungen, die Dünnoxid-CMOS-Elemente verwenden, müssen jedoch diese Dünnoxid-CMUS-Elemente von doppelten Schutz­ ringen umgeben sein, um das Latchup-Phänomen zu beseitigen, das in CMOS-Elementen auftritt. Das Dünnoxid- NMOS-Element N2 und das Dünnoxid-PMOS-Element P2 in der ESE-Schutzschaltung 400 sind im allgemeinen durch die Eingangsanschlußfläche 105 voneinander getrennt. Daher sind der NMOS N2 und der PMOS P2 jeweils von ihren eigenen doppelten Schutzringen umgeben. Dies hat eine größere Gesamt-Layoutfläche zur Folge.
Ein Latchup tritt auf, wenn die Eingangssignale außerhalb eines im voraus definierten Spannungsbereichs liegen. Wenn ein Latchup auftritt, wird die parasitäre Kanalsubstrat-Diode (zwischen einem P-Bereich eines PMOS-Elements und einem N-Substrat) leitend und überflutet das Substrat mit Ladungsträgern, die einen parasitären Thyristor zünden können, der die VDD- und VSS-Versorgungsspannungen kurzschließt. Ein parasitärer Thyristor ist sowohl in der ESE-Schutzschaltung 400 als auch in der Eingangsstufe 110 vorhanden. In Fig. 4 kann ein Latchup in der ESE- Schutzschaltung 400 oder in der Eingangsstufe 110 auftreten.
Fig. 5 zeigt zur Erläuterung des Latchup-Effektes eine Schaltung 500 mit einem solchen parasitären Thyristor, der zwischen der Eingangsanschlußfläche 105 und den VDD- und VSS-Bussen durch T1 und T2 gebildet ist. Dieser parasitäre Thyristor, der durch T1 und T2 gebildet ist, wird aufgrund der p-n-Übergänge der beiden MOS- Elemente P2, N2 der ESE-Schutzschaltung 400 von Fig. 4 erzeugt. Normalerweise ist dieser parasitäre Thyristor nichtleitend und hat keine Auswirkung, da die entgegen­ gesetzten Ströme über die Widerstände R1 und R2 abgezogen werden.
Ebenso wird im Normalbetrieb ein gezündeter parasitärer Thyristor in der Eingangsstufe 110 (Fig. 4) verhindert. Der parasitäre Thyristor in der Eingangsstufe 110 ist dem in Fig. 5 gezeigten parasitären Thyristor T1, T2 ähnlich, welcher während des Normalbetriebs nichtleitend ist. Wenn jedoch eines der Schutzelemente (wie etwa die Dioden D1, D2 von Fig. 2, die bipolaren Sperrschichttransistoren Q1, Q2 oder Q3 von Fig. 3 oder die MOS-Elemente N2, N3 oder P2 von Fig. 6 bzw. von Fig. 4), das als zusätzlicher Emitter wirkt, in Vorwärtsrichtung vorgespannt ist, kann der Thyristor in der Eingangsstufe 110 auf Durchlaß geschaltet werden. Dadurch wird VDD mit VSS kurzgeschlossen, so daß der resultierende hohe Strom den IC-Chip zerstört. Um diese Latchup-Wirkung zu verhindern, darf die Eingangsspannung (oder Ausgangsspannung) die VDD-Versorgungsspannung nicht übersteigen bzw. nicht unter VSS (d. h. Massepotential) abfallen. Alternativ oder zusätzlich sollte der durch die Elemente der ESE-Schutz­ schaltung fließende Strom begrenzt werden.
Aus der DE 41 18 441 A1 ist eine Schaltungsanordnung zum Schutz gegen Überspan­ nungen an Eingängen integrierter MOS-Schaltkreise bekannt. Bei einigen Ausführungs­ beispielen sind jeweils zwei Dickoxid-Transistoren und zwei Dünnoxid-Transistoren parallel zueinander zwischen Versorgungsspannung VDD und Masse VSS verschaltet. Die Gateelektrode eines Dickoxid-Transistors ist mit dem Eingangs-Anschluß-Pad und die Gate-Elektrode des anderen Dickoxid-Transistors mit der Versorgungsspannung VDD verschaltet. Die Drain-Source-Pfade der beiden Dickoxid-Transistoren verlaufen zwischen einer Verbindungsleitung zwischen Pad und Eingang zur MOS-Schaltung und Masse, beziehungsweise Versorgungsspannung. Die Gateelektrode eines Dickoxid- Transistors kann auch mit dem Pad verschaltet sein.
Die Dünnoxid-Transistoren sind mit ihren Gates mit Masse beziehungsweise der Ver­ bindungsleitung zwischen Pad und Eingang der MOS-Schaltung verschaltet. Ihre ent­ sprechenden Drain-Source-Pfade verlaufen zwischen Masse und Verbindungsleitung beziehungsweise Versorgungsspannung und Verbindungsleitung.
In der Verbindungsleitung zwischen Pad und Eingang zur MOS-Schaltung ist ein Wi­ derstand R verschaltet, der beispielsweise durch Diffusion erzeugt werden kann.
Bei einem Beispiel gemäß der DE 41 18 441 A1 wird ein spezieller MOS- Transistor benötigt, dessen Gateelektrode über eine Schutzdiode vor der Versorgungs­ spannung VDD geschützt wird.
Dem Anmeldungsge­ genstand liegt die Aufgabe zugrunde, zusätzlich zum Überspannungsschutz für eine MOS- Einrichtung eine Latch-up-freie Anordnung mit möglichst wenigen Schutzringen zu erhal­ ten.
Diese Aufgabe wird durch die Merkmale des Patentanspruchs 1 gelöst. Die erfindungs­ gemäße Eingangsschutzschaltung schützt die Eingangsstufe von beispielsweise inte­ grierten CMOS-Schaltungen vor vier verschiedenen ESE-Beanspruchungsarten, indem sie vier verschiedene ESE-Direktentladungspfade bereitstellt. Ferner weist die erfin­ dungsgemäße Eingangsschutzschaltung einen hohen ESE-Ausfallschwellenwert auf, wodurch sie gegen hohe ESE geschützt ist und dennoch nur eine kleine Layoutfläche belegt. Ferner hält die erfindungsgemäße Eingangsschutzschaltung die an eine Dünnoxid-CMOS-Eingangsstufe der internen Schaltungen angelegten Spannungen auf gewünschtem Pegel. Diese Spannungspegel werden zwischen 5,5 und -1 Volt gehalten. Die erfindungsgemäße Eingangsschutzschaltung besitzt eine höhere Einschaltspan­ nung als die Dünnoxid-CMOS-Elemente der Eingangsstufe.
Daher schafft die erfindungsgemäße Schaltung einen ESE-Schutz, ohne den Normalbe­ trieb der internen Schaltungen nachteilig zu beeinflussen.
Ferner kann die erfindungsgemäße Eingangsschutzschaltung mit ihren MOS-Elementen desselben Typs und gemischten Latchup-Schutzringen effizient in einer kleinen Layout­ fläche hergestellt werden. Dadurch werden kompaktere und dennoch vollständig ge­ schützte IC-Chips geschaffen.
Weitere vorteilhafte Ausführungsbeispiele ergeben sich durch die Unteransprüche.
Im folgenden werden Ausführungsbeispiele anhand der in der Zeichnung beigefügten Figuren näher erläutert und beschrieben.
Es zeigen:
Fig. 1 eine ESE-Schutzschaltung gemäß der vorliegenden Erfindung;
Fig. 2 eine herkömmliche ESE-Schutzschaltung mit zwei Dioden;
Fig. 3 eine weitere herkömmliche ESE-Schutzschaltung mit zwei bipola­ ren Sperrschichttransistoren;
Fig. 4 noch eine herkömmliche ESE-Schutzschaltung mit PMOS- und NMOS-Dünnoxid-Elementen;
Fig. 5 ein Schaltbild mit einem parasitären Thyristor zwischen der Ein­ gangsanschlußfläche und den VSS- und VDD-Versorgungs­ spannungen zur Erläuterung des Latchup-Effektes;
Fig. 6 eine herkömmliche ESE-Schutzschaltung, bei der Schutzelemente nur zwischen einem Eingangspfad und der VSS-Versorgungs­ spannung vorgesehen sind;
Fig. 7 ein Musterlayout der in Fig. 1 gezeigten erfindungsgemäßen ESE-Schutzschaltung; und
Fig. 8 eine Schnittansicht längs der Linie A-A' in Fig. 7.
Fig. 1 ist eine schematische Darstellung der erfindungsgemäßen Latchup-freien ESE-Schutzschaltung 600 in einer veranschaulichenden Ausführungsform. Die erfindungsgemäße ESE-Schutzschaltung 600 ist einteilig beispielsweise mit einem CMOS-IC ausgebildet und schafft für diesen CMOS-IC einen ESE-Schutz. Die Schutzschaltung 600 ist zwischen die Eingangsanschlußfläche 105 und die Eingangsstufe 110 eines CMOS-IC geschaltet.
Die zu schützende Eingangsstufe 110 ist die gleiche wie in den Fig. 2 bis 6. D. h., daß die Eingangsstufe 110 das Dünnoxid-PMOS-Element P1 und das Dünnoxid-NMOS-Element N1 enthält, deren Drains 125, 130 miteinander verbunden sind und den Ausgang 160 bilden. Die Gates 145, 150 des P1- Elements bzw. des N1-Elements sind miteinander verbunden und bilden den Eingang der Eingangsstufe 110, wobei dieser Eingang mit dem Anschluß 155 der ESE- Schutzschaltung 600 verbunden ist. Die Source 115 des PMOS-Elements P1 ist mit dem VDD-Bus verbunden, während die Source 135 des NMOS-Elements N1 mit dem VSS-Bus verbunden ist.
Der Anschluß 155 der ESE-Schutzschaltung 600 ist mit den Gates 145, 150 des PMOS-Elements P1 bzw. des NMOS- Elements N1 verbunden. Ein Widerstand R ist längs des Signalpfades zwischen dem Anschluß 170 der Eingangsanschlußfläche 105 und dem Anschluß 155 der ESE- Schutzschaltung 600 in Serie geschaltet.
Der Widerstand R wird vorzugsweise durch Diffusion eines P-Materials in ein N-Substrat der integrierten Schaltung entsprechend wohlbekannter Techniken gebildet. Es wird hochdotiertes P-Material verwendet, um den Widerstand R zu bilden. D. h., daß der Widerstand R ein P+-Diffusionswiderstand ist. Die Diffusion des P- Materials in das N-Substrat hat inhärent einen Übergang zwischen dem P-Material und dem N-Substrat zur Folge. Dieser Übergang wirkt als parasitäre Diode D. Die Anode 610 der Diode D ist mit dem Diffusionswiderstand R verbunden, während die Kathode 615 der Diode D mit dem VDD-Bus verbunden ist.
Der Diffusionswiderstand R bildet außerdem mit dem Substrat einen (nicht gezeigten) Kondensator. Dieser Kondensator schafft in Verbindung mit dem Widerstand R eine Verzögerungsleitung. Wenn ein unerwünschter Impuls vor Erreichen der geschützten Eingangsstufe 110 leicht verzögert wird, kann er besser ab­ geleitet werden.
Beispielhaft besitzt der P-Diffusionswiderstand R einen Wert von ungefähr 200 Ohm. Eine stärkere Diffusion würde normalerweise zu einem höheren ESE-Ausfall­ schwellenwert führen. Dies führte jedoch zu einer längeren RC- Verzögerung zwischen der Eingangsanschlußfläche 105 und der Eingangsstufe 110, die im Normalbetrieb des Chips unerwünscht ist.
Vier PMOS-Elemente schaffen vier ESE-Pfade, die dazu verwendet werden, positive und negative unerwünschte Impulse oder ESE's im Nebenschluß sowohl zum VDD-Bus als auch zum VSS-Bus zu leiten. Zwei der vier PMOS-Elemente P2, P3 sind Dickoxid-Elemente, während die beiden verbleibenden PMOS-Elemente P4, P5 Dünnoxid-PMOS-Elemente sind.
Das erste Dickoxid-PMOS-Element P2 ist mit seiner Source 620 mit der Eingangsanschlußfläche 105 (d. h. dem Anschluß 170) und mit seinem Drain 623 mit dem gemeinsamen VSS-Bus verbunden. Der gemeinsame VSS-Bus ist geerdet, er kann jedoch mit einer Spannungsversor­ gungsquelle VSS verbunden sein. Das zweite Dickoxid-PMOS- Element P3 ist mit seinem Drain 626 mit der Eingangsanschlußfläche 105 und mit seiner Source 630 mit dem VDD-Bus verbunden, der seinerseits mit einer Span­ nungsversorgungsquelle VDD verbunden ist. Das Gate 633 von P2 und das Gate 636 von P3 sind ebenfalls mit der Eingangsanschlußfläche 105 verbunden. Dabei sind die Gates 633, 636 von P2 bzw. P3 aus Metall hergestellt.
Das erste Dünnoxid-PMCS-Element P4 ist mit seiner Source 640 an sein Gate 543 angeschlossen. Die Source 640 und das Gate 643, die somit miteinander verbunden sind, sind außerdem mit dem Anschluß 155 verbunden. Der Drain 646 von P4 ist mit dem VSS-Bus verbunden. Das zweite Dünnoxid-PMOS-Element P5 ist mit seinem Drain 650 mit dem Anschluß 155 verbunden. Das Gate 653 und die Source 656 von P5 sind miteinander und mit dem VDD-Bus verbunden. Hier sind die Gates 643, 653 von P4 bzw. P5 aus Polysilizium hergestellt.
Die Dickoxid-PMOS-Elemente P2, P3 bilden einen sog. primären ESE-Schutz, während der Diffusionswiderstand R und die Dünnoxid-PMOS-Elemente P4, P5 einen sog. sekundären ESE-Schutz bilden. Der Diffusionswiderstand R schafft außerdem eine ESE-Strombegrenzung für die Dünnoxid-PMOS-Elemente P4, P5.
Obwohl die Verwendung von neueren CMOS Technologien den durch die Dickoxid-MOS-Elemente geschaffenen ESE-Schutz an sich verschlechtert, beseitigt die Einfügung von tiefen Schachtbereichen im Drain des Dickoxid-PMOS-Elements solche Probleme. Die Dickoxid-PMOS- Elemente P2, P3 der erfindungsgemäßen ESE-Schutzschaltung 600 besitzen solche tiefen Schächte, die in ihre Drains und Sources eingefügt sind, wie später in Verbindung mit Fig. 8 beschrieben wird.
Ein Dickoxid-Gate erhöht die Einschaltspannung eines MOS- Elements. Die Dickoxid-Elemente P2, P3 besitzen typischerweise eine Einschaltspannung von ungefähr 16 Volt oder mehr bzw. -16 Volt oder weniger. Daher ist die Einschaltspannung des Dickoxid-Elements P2 viel größer als die Spannung von 5 Volt, die dem Spannungspegel im VDD-Bus entspricht, der während des Normalbetriebs der MOS-Elemente N1, P1 der Eingangsstufe 110 verwendet wird. Daher beeinflußt der Anschluß der Metallgates 633, 636 der Dickoxid-Elemente P2, P3 an die Eingangsan­ schlußfläche 105 den Betrieb der Eingangsstufe 110 nicht nachteilig, weil die Dickoxid-Elemente P2, P3 bei 5 Volt, was die normale Betriebsspannung von P1, N1 der Eingangsstufe 110 ist, im gesperrten Zustand bleiben.
Darüber hinaus schafft der Anschluß der Metallgates 633, 636 an die Eingangsanschlußfläche 105 einen wesentlichen Vorteil, nämlich die Erhöhung der Einschalt­ geschwindigkeit der Dickoxid-Elemente P2, P3. Dadurch wird ein erhöhter ESE-Schutz gegen schnelle Spitzen mit kurzer Anstiegszeit und schmalen Impulsbreiten geschaf­ fen.
Beschreibung der Funktionsweise der erfindungsgemäßen Schaltung
Das Dünnoxid-PMOS-Element P1 der Eingangsstufe 110 wird durch das Dickoxid-PMOS-Element P3, den Diffusions­ widerstand R und das Dünnoxid-PMOS-Element P5 vor einer ESE-Beschädigung geschützt. Das Dünnoxid-NMOS-Element N1 der Eingangsstufe 110 wird durch das Dickoxid-PMOS- Element P2, den Diffusionswiderstand R und das Dünnoxid- PMOS-Element P4 geschützt. Zusätzlich zu der Schaffung eines ESE-Schutzes hält die erfindungsgemäße Schaltung 600 auch die Spannung der Eingangssignale, die über die Eingangsanschlußfläche 105 eingegeben werden.
1. Spannungstabilisierungsfunktion
Unter normalen Betriebsbedingungen sind sämtliche PMOS- Elemente der ESE-Schutzschaltung 600 (P2, P3, P4 und P5) im gesperrten Zustand. Die Dickoxid-PMOS-Elemente P2, P3 sind im gesperrten Zustand, weil ihre Einschaltspannungen höher als 5 Volt sind, was den normalen Betriebsspannungsbereich der Eingangsstufe 110 darstellt. Die Dünnoxid-PMOS-Elemente P4, P5 sind gesperrt, weil ihre Gates, 643, 653 mit ihren Sources 640, 656 verbunden sind.
Die Spannungspegelhaltung während des Normalbetriebs des durch VDD und VSS vorgespannten CMOS-IC geschieht folgendermaßen. Das Dünnoxid-PMOS-Element P4, dessen Gate 643 mit seiner Source 640 kurzgeschlossen, jedoch nicht mit dem VDD-Knoten verbunden ist, hält einen unerwartet niedrigen Spannungspegel des am Anschluß 155 vorhandenen Signals, (d. h. das Eingangssignal, das in die Gates 145, 150 von P1, N1 der Eingangsstufe 110 angelegt wird) auf einem vorgegebenen Pegel. Zur Erläuterung beträgt der vorgegebene, festgehaltene Spannungspegel -1 Volt. Wenn beispielsweise eine negative Spitze oder ein negativer Impuls am Eingangsanschluß 155 der Eingangsstufe 110 auftritt, schaltet das Dünnoxid-PMOS-Element P4 auf Durchlaß und zieht die Spannung am Anschluß 155 auf VSS. Dadurch wird das Eingangssignal auf den vorgegebenen Pegel auf -1 Volt gehalten. Sobald daher das Dünnoxid- PMOS-Element P4 auf Durchlaß schaltet, kann der Spannungspegel des Eingangssignals am Anschluß 155 nicht unterhalb von -1 Volt abfallen. Die Schwellenspannung von Dünnoxid-PMOS-Elementen beträgt in der Submikron-CMOS- Technologie ungefähr -0,8 bis -1 Volt.
Wenn andererseits das Eingangssignal am Anschluß 170 über (VDD + 0,5) Volt ansteigt, z. B. wegen eines positiven Impulses an diesem Anschluß 170, schaltet die Diode D, die durch den Diffusionswiderstand R gebildet wird, auf Durchlaß und zieht die Eingangsspannung auf VDD hoch. Dadurch wird das Eingangssignal auf der Maximalspannung von 5,5 Volt (d. h. VDD + 0,5 Volt, wobei VDD 5 Volt beträgt) gehalten.
Eingangssignal-Übergangszustände oder ein Rauschen bewirken, daß in dem vom Anschluß 170 der Eingangsanschlußfläche 105 kommenden Eingangssignal Spitzen oder Impulse wie etwa ein positives Überschwingen oder ein negatives Unterschwingen auftreten. Die ESE- Schutzschaltung 600 hält jedoch die Eingangsspannung ungefähr zwischen 5,5 Volt und -1 Volt, wie oben erläutert worden ist.
Daher führt die erfindungsgemäße ESE-Schutzschaltung 600 nicht nur durch die Umleitung von Spitzen um die Eingangsstufe 110 den ESE-Schutz aus, sondern schafft eine Spannungspegelhaltewirkung für die Eingangssignale.
2. ESE-Schutz
Es gibt vier Arten von ESE-Beanspruchungsbedingungen, die an einem Signalanschlußstift des IC-Chips, der mit der Eingangsanschlußfläche 105 verbunden ist, auftreten können. Diese vier ESE-Beanspruchungsarten sind den positiven und negativen Polaritäten der ESE-Spannungen in bezug auf die VDD- und VSS-Busse, die mit den VSS- und VDD-Anschlußstiften des IC-Chips verbunden sind, zuge­ ordnet. Die vier verschiedenen ESE-Beanspruchsarten sind die folgenden:
  • 1. PS-Modus: ESE-Beanspruchung am Signalanschlußstift ist eine positive ESE-Spannung relativ zum geerdeten VSS-Anschlußstift, wenn der VDD-Anschlußstift spannungsmäßig "schwebend" ist;
  • 2. NS-Modus: die ESE-Beanspruchung am Signalanschluß­ stift ist eine negative ESE-Spannung re­ lativ zum geerdeten VSS-Anschlußstift, wenn der VDD-Anschlußstift "schwebend" ist;
  • 3. PD-Modus: die ESE-Beanspruchung am Signalanschluß­ stift ist eine positive ESE-Spannung relativ zum VDD-Anschlußstift, wenn der VSS-Anschlußstift "schwebend" ist; und
  • 4. ND-Modus: die ESE-Beanspruchung am Signalanschluß­ stift ist eine negative ESE-Spannung re­ lativ zum VDD-Anschlußstift, wenn der VSS-Anschlußstift "schwebend" ist.
Im PS-Modus wird die positive ESE-Spannung über den Dif­ fusionswiderstand R an die Source 640 des Dünnoxid-PMOS- Elements P4 angelegt. Wenn die positive ESE-Spannung größer als die Durchbruchspannung oder Rückkippspannung Vsb des Dünnoxid-PMOS-Elements P4 ist, welche ihrerseits in Abhängigkeit vom CMOS-Prozeß ungefähr 13 Volt beträgt, wird das Dünnoxid-PMOS-Element P4 durch den Durchbruch eingeschaltet, weil sein Gate 643 mit seiner Source 640 verbunden ist. Dadurch wird die positive ESE-Spannung am Anschluß 155 auf ungefähr 13 Volt festgehalten.
Das Festhalten schützt die Gateoxide 145, 150 der Ein­ gangsstufe 110. Der Strom durch den Diffusionswiderstand R, der durch den Durchbruch des Dünnoxids des Elements P4 durch einen ESE-Impuls hervorgerufen wird, verursacht an der Source des Dickoxid-PMOS-Elements P2 einen Spannungs­ abfall, der ungefähr (|Vsb4| + I4R) beträgt, d. h.
VS2 = (|Vsb4| + I4R)
wobei: VS2 die Spannung an der Source 620 des Dickoxid- PMOS-Elements P2 ist,
Vsb4 die Rückkippspannung des Dünnoxid-PMOS-Ele­ ments P4 ist,
I4 der Strom durch das zurückgekippte Dünnoxid- PMOS-Element P4 von der Source 640 zum Drain 646 ist und
R der Widerstandswert des Diffusionswiderstandes R ist.
Wenn die Quellenspannung VS2 des Dünnoxid-Elements P2 oberhalb der Durchbruchspannung von P2 liegt, die in Abhängigkeit vom CMOS-Prozeß ungefähr 16 Volt beträgt, wird P2 durch den Durchbruch auf Durchlaß geschaltet. Dadurch wird der ESE-Strom zum VSS-Bus umgeleitet. Daher wird der ESE-Strom hauptsächlich durch das Dickoxid-PMOS- Element P2 entladen, während das Dünnoxid-PMOS-Element P4 die Eingangsspannung der Eingangsstufe 110 hält, um die Gates 145, 150 zu schützen.
Das Dünnoxid-PMOS-Element P4 besitzt einen kurzen Kanal (820 von Fig. 8), der sich zwischen seinem Drain 646 und seiner Source 640 befindet (siehe Fig. 8). Je kürzer der Kanal von P4 ist, umso kleiner ist die Rückkippspannung |Vsb4| des Dünnoxid-PMOS-Elements P4. Der Strom I4 durch P4 ist zu der Abmessung des Dünnoxid-PMOS-Elements P4 proportional. Ähnlich ist der Wert des Widerstandes R zur Größe des p-Diffusionsbereichs proportional. Daher kann durch Verändern der Abmessung von P4 und des Widerstandes R eine geeignete ESE-Schutzschaltung 600 entworfen wer­ den.
Im NS-Modus ist das Dünnoxid-PMOS-Element P1 vorwärtslei­ tend, weil an die Eingangsanschlußfläche 105 eine negati­ ve Spannung angelegt wird. Daher wird der ESE-Strom mit Unterstützung des Diffusionswiderstandes R zum vorwärts­ leitenden Element P4 umgeleitet. Dieser vorwärtsleitende Zustand des Elements P4 besitzt ein sehr hohes ESE- Schutzvermögen, das gegen ESE's von mehr als 10 kV im HBM (Human-Body-Model) schützt.
Im PD-Modus, in dem die ESE-Beanspruchung am Anschluß 170 der Eingangsanschlußfläche 105 in bezug auf den geerdeten VDD-Bus eine positive ESE-Spannung ist, wird die Diode D in Vorwärtsrichtung vorgespannt und wird leitend, wenn der VSS-Bus schwebend ist. Die vorwärtsleitende Diode D leitet den ESE-Strom zum VDD-Bus um. Die Diode D besitzt im vorwärtsleitenden Zustand ebenfalls ein sehr hohes ESE-Schutzvermögen.
Im ND-Modus, in dem die ESE-Beanspruchung am Anschluß 170 der Eingangsanschlußfläche 105 in bezug auf den geerdeten VDD-Bus eine negative ESE-Spannung ist, wird die negative ESE-Spannung über den Diffusionswiderstand R an den Drain 650 des Dünnoxid-PMOS-Elements P5 mit kurzem Kanal ange­ legt, wenn der VSS-Bus "schwebend" ist. Wenn die negative ESE-Spannung kleiner als die Durchbruch-Rückkippspannung Vsb des Dünnoxid-PMOS-Elements P4 ist, die ihrerseits in Abhängigkeit vom CMOS-Prozeß ungefähr -13 Volt beträgt, wird das Dünnoxid-PMOS-Element P5 durch den Durchbruch auf Durchlaß geschaltet, weil sein Gate 635 mit seiner Source 656 verbunden ist. Dadurch wird die negative ESE- Spannung bei ungefähr -13 Volt gehalten. Somit sind die Gates 145, 150 von P1 bzw. N1 der Eingangsstufe 110 ge­ schützt.
Der Strom durch den Diffusionswiderstand bewirkt, daß VD3, die Spannung am Drain 626 des Dickoxid-Elements P3, ungefähr (Vsb5 - I5R) beträgt, d. h.
VD3 = (Vsb5 - I5R)
wobei: Vsb5 die Rückkippspannung des Dünnoxid-PMOS-Ele­ ments P5 mit negativem Wert ist,
I5 der Strom durch das Rückkipp-Dünnoxid-PMOS- Element P5 von der Source 656 zum Drain 650 ist und einen positiven Wert besitzt und
R der Widerstandswert des Diffusionswiderstandes R ist.
Die Drainspannung VD3 des Dickoxid-Elements P3 ist eine negative Spannung. Wenn die Drainspannung VD3 des Dick­ oxid-Elements P3 unterhalb der Durchbruchspannung von P3 liegt, die in Abhängigkeit vom CMOS-Prozeß ungefähr -16 Volt beträgt, wird P3 durch den Durchbruch auf Durchlaß geschaltet. Dadurch wird der ESE-Strom zum VDD-Bus umge­ leitet. Somit wird der ESE-Strom hauptsächlich durch das Dickoxid-PMOS-Element P3 entladen, während das Dünnoxid- PMOS-Element P5 die Eingangsspannung der Gateoxide 145, 150 der Eingangsstufe 110 hält.
Je kürzer der Kanal von P5, desto kleiner ist die Rück­ kippspannung |Vsb5| des Dünnoxid-PMOS-Elements P5. Der Strom I5 durch P5 ist zur Abmessung des Dünnoxid-PMOS- Elements P5 proportional. Daher kann durch Verändern der Abmessung von P5 und des Widerstandes R eine geeignete ESE-Schutzschaltung 600 entworfen werden.
Beschreibung des Layouts der erfindungsgemäßen Schal­ tung
In den Fig. 7 und 8 ist ein bevorzugtes Layout der Schal­ tung von Fig. 6 auf dem Siliziumchip mit integrierter Schaltung gezeigt. Dieses bevorzugte Layout ist sehr kompakt, wie aus Fig. 7 hervorgeht. Fig. 7 ist eine Draufsicht des Layouts der ESE-Schutzschaltung 600, die mit der Ein­ gangsanschlußfläche 105 und einem VDD-Bus sowie einem VSS-Bus verbunden ist. Der Anschluß 170 verbindet die Eingangsanschlußfläche 105 mit der ESE-Schutzschaltung 600, während der Anschluß 155 die ESE-Schutzschaltung 600 mit der Eingangsstufe 110 verbindet.
Der P+-Diffusionswiderstand R ist zwischen den Anschluß 155 und den Anschluß 170 geschaltet. Die Außenkante der ESE-Schutzschaltung 600 besitzt einen P+-Schutzring 710. Ein zusätzlicher N+-Schutzring 720 befindet sich inner­ halb des P+-Schutzrings 710. Der Zweck der N+- und P+- Schutzringe 710 bzw. 720 besteht darin, in den mit dem Ausgang 160 der Eingangsstufe 110 verbundenen internen Schaltungen einen VDD-VSS-Latchup zu verhindern. Der VDD- VSS-Latchup der internen Schaltungen der integrierten CMOS-Schaltung würde andernfalls aufgrund des Überschwin­ gens oder Unterschwingens der an der Eingangsanschlußflä­ che 105 und an der ESE-Schutzschaltung 600 vorhandenen Eingangssignale getriggert. Der N+- und der P+-Schutzring 710 bzw. 720 kann einen zusätzlichen Substratstrom, der durch die Überschwingungen oder Unterschwingungen des Eingangssignals erzeugt wird, absenken. Dadurch wird verhindert, daß der injizierte Substratstrom in den in­ ternen Schaltungen der integrierten CMOS-Schaltung einen VDD-VSS-Latchup hervorruft.
In diesem in Fig. 7 gezeigten Layout 700 sind sämtliche Elemente der ESE-Schutzschaltung 600 und der, Latchup- Verhinderungs-Schutzringe 710, 720 miteinander räumlich vermischt, um die Layoutfläche wirksam zu reduzieren. Die gestri­ chelte Linie A-A' von Fig. 7 zeigt die Lage der ent­ sprechenden Querschnittsansicht in Fig. 8.
In Fig. 8 sind die P+- und die N+-Schutzringe 710 bzw. 720 gezeigt, wobei der P+-Schutzring 710 mit dem VSS-Bus verbunden ist, der normalerweise geerdet ist, und der N+- Schutzring 720 mit dem VDD-Bus verbunden ist. Sowohl der P+-Schutzring 710 als auch die Drains und Sources der PMOS-Elemente (sowohl die Dickoxid- als auch die Dünn­ oxid-PMOS-Elemente P2, P3, P4 und P5 von Fig. 6) sind P+- Diffusionsbereiche. Zur Erläuterung beträgt die Breite jedes P+-Diffusionsbereichs 710 6 µm.
Der äußere P+-Diffusionsbereich, der mit dem VSS-Bus verbunden ist, wirkt als Kollektor-Schutzring 710 eines parasitären pnp-Transistors. Der N+-Diffusionsbereich, der als Basis-Schutzring 720 wirkt, besitzt eine Breite von 5 µm und ist mit dem VDD-Bus verbunden. In einigen der P+-Diffusionsbereiche mit 6 µm ist ein tiefer P- Schachtbereich vorgesehen. Insbesondere ist in den fol­ genden P+-Diffusionsbereichen ein tiefer P-Schachtbereich vorgesehen: im äußeren Schutzring 710, im Drain 623 von P2, in der Source 620 von P2 oder im Drain 626 von P3, in der Source 630 von P3 und in der Source 640 von P4 oder im Drain 650 von P5.
Die in die Drain- und Source-Strukturen der MOS-Elemente eingefügten tiefen P-Schächte vergrößern die ESE-Strom­ flußpfade und verbessern das ESE-Schutzvermögen dieser MOS-Elemente. Zur Veranschaulichung beträgt die Tiefe des P-Schachtbereichs ungefähr 3 µm.
Die Kanallänge 810 der P2- und P3-MOS-Elemente, die den primären ESE-Schutz schaffen, beträgt 2 µm. Die Kanallän­ gen 820 von P4 und P5, die den sekundären ESE-Schutz bewirken, betragen 1 µm.
Der Abstand der Drain- und Source-Kontakte zu den Kanten der Gates von P2 und P3 oder P4 und P5 ist ein wichtiger Layoutparameter. Der Abstand beträgt hier 5 µm, während jede Kontaktgröße 2 × 2 µm2 beträgt (in Fig. 7 nicht gezeigt). Die Gates von P4 und P5 besit­ zen im Kanal 820 eine LDD-Struktur.
Da sämtliche Elemente der erfindungsgemäßen ESE-Schutz­ schaltungen P-Elemente sind, bestehen in dieser erfin­ dungsgemäßen ESE-Schutzschaltung keine VDD-VSS-Latchup- Probleme. Wie in Fig. 7 gezeigt, sind die Strukturen sowohl von P2, P3, P4 und P5 als auch der Schutzringe 710, 720 miteinander gemischt, um die Layoutfläche weiter zu reduzieren.
Es wird die erfindungsgemäße ESE- Schutzschaltung, die den mit VDD vorgespannten N+-Diffu­ sions-Latchup-Schutzring 710 sowie den mit VSS vorge­ spannten P+-Diffusions-Latchup-Schutzring 720 enthält, auf einem Layout von 100 × 150 µm2 durch einen CMOS-Pro­ zeß mit LDD-Struktur und 0,8-Mikrometer-Doppelschacht hergestellt. Die erfindungsgemäße Schaltung schützt trotz ihrer kleinen Layoutfläche vor ESE-Beanspruchungen mit ESE-Pegeln von mehr als 4 kV (HBM) entweder mit positiver oder mit negativer Polarität sowohl zum VDD-Knoten als auch zum VSS-Knoten.
In den PS- und ND- ESE-Beanspruchungsarten sind die Ele­ mente P2 und P3 in ihrem Durchbruchzustand, um die ESE- Ströme hauptsächlich zu entladen. Daher werden die ESE- Ströme zu den VSS- und VDD-Bussen umgeleitet. Die Dick­ oxid-Elemente P2, P3 mit der tiefen P-Schachtstruktur können viel höheren ESE-Beanspruchungen als die Dünnoxid- Elemente im PS-Modus und im ND-Modus widerstehen.
In den beiden anderen ESE-Beanspruchungsarten (NS- und PD-Modus) sind die Dünnoxid-PMOS-Elemente P4, P5 und die Sperrschichtdiode D vorwärtsleitend. Dadurch werden die ESE-Ströme ebenfalls zu den VSS- und VDD-Bussen umgelei­ tet. Das vorwärtsleitende Element P4 und die Sperr­ schichtdiode D können viel höheren ESE-Beanspruchungen widerstehen. Daher schafft die erfindungsgemäße Schaltung einen wirksamen ESE-Schutz vor vier Arten einer ESE-Be­ schädigung mit hohem ESE-Ausfallschwellenwert in einer kleinen Layoutfläche.
Zusätzlich wird die ESE-Spannung der Eingangsstufe des CMOS-IC's durch die Dünnoxid-Elemente P4 und P5 in den PS- und ND-ESE-Beanspruchungsarten gehalten. Die Rück­ kippspannung der Dünnoxid-Elemente P4 und P5 mit kurzem Kanal ist kleiner als die Gateoxid-Durchbruchspannung der MOS-Elemente P1, N1 der Eingangsstufe. Daher werden die Gates der Dünnoxid-MOS-Elemente P1, N1 wirksam geschützt.
Dies verhält sich bei einer herkömmlichen ESE-Schutzschaltung mit npn- Bipolartransistoren im Nebenzweig anders. Die NPN-Bipo­ lar-Transistoren im Nebenzweig besitzen eine höhere Durchlaßspannung als die Gateoxid-Durchbruchspannung der Dünnoxid-MOS-Elemente der Eingangsstufe in Submikron- CMOS-Technologie.
Daher ist es gefährlich, lediglich einen npn-Bipolar- Sperrschichttransistor zu verwenden, um die am Gateoxid der Dünnoxid-MOS-Elemente der Eingangsstufe in Submikron- CMOS-IC's anliegende ESE-Spannung zu halten.
Die Erfindung kann auch in dem CMOS-Prozeß mit N-Schacht und P-Substrat durch Ändern der P-Vorrichtung in eine N- Vorrichtung implementiert werden. Die erfindungsgemäße ESE-Schutzschaltung schafft bei kleiner Layoutfläche oberhalb von 4 kV (HBM) einen wirksamen ESE-Schutz. Au­ ßerdem hält die erfindungsgemäße ESE-Schutzschaltung die Spannungspegel des Eingangssignals, das in die Gates 145, 150 der Eingangsstufe 110 der Dünnoxid-MOS-Elemente P1, N1 eingegeben wird, fest. Dadurch wird das in die Gates 145, 150 eingegebene Eingangssignal im Normalbetrieb von CMOS-IC's, in dem VDD 5 Volt beträgt und VSS 0 Volt be­ trägt, auf den Bereich von ungefähr 5,5 Volt bis -1 Volt eingeschränkt.

Claims (12)

1. Eingangsschutzschaltung für eine MOS-Einrichtung mit einem Eingabe-Anschluß-Pad (105), einem Ausgabeanschluß (155), einem ersten Dickoxid-MOS-Element (P2), das mit seinem Gate (633) mit dem Eingabe-Anschluß-Pad (105) und mit seinem Source-Drain- Pfad zwischen Eingabe-Anschluß-Pad (105) und einer ersten Versorgungsspannung (VSS) verschaltet ist, einem zweiten Dickoxid-MOS-Element (P3), das mit seinem Gate (636) mit dem Eingabe-Anschluß-Pad (105) und seinem Drain-Source-Pfad zwischen Eingabe- Anschluß-Pad (105) und einer zweiten Versorgungsspannung (VDD) verschaltet ist, einem zwischen Eingabe-Anschluß-Pad (105) und Ausgabeanschluß (155) verschalteten Wider­ stand (R), einem ersten Dünnoxid-MOS-Element (P4), dessen Gate (643) und Source (640) mit dem Ausgabeanschluß (155) und dessen Drain (646) mit der ersten Versor­ gungsspannung (VSS) verschaltet sind, einem zweiten Dünnoxid-MOS-Element (P5), des­ sen Drain (650) mit dem Ausgabeanschluß (155) und dessen Gate (653) und Source (656) mit der zweiten Versorgungsspannung (VDD) verschaltet sind, wobei alle MOS-Elemente (P2, P3, P4, P5) vom gleichen Typ sind, und mit einer zwischen dem Widerstand (R) und der zweiten Spannungsversorgung (VDD) parasitär gebildeten Diode (D). (Fig. 1)
2. Eingabeschutzschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Widerstand (R) ein Diffusionswiderstand ist.
3. Eingabeschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das erste Dünnoxid-MOS-Element (P4) ein Klemm-Transistor zum Klemmen einer positiven Überspannung in der Eingangsstufe (110) auf einen vorbestimmten positiven Wert ist.
4. Eingabeschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Diode (D) zur Leitung von Strömen zur zweiten Versorgungsspannung (VDD) bei Auftreten von gegenüber der zweiten Versorgungsspannung positiven Überspannungen dient.
5. Eingangsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß erstes und zweites Dickoxid-MOS-Element (P2, P3) zum Ableiten von Überspannun­ gen zwischen Eingangsstufe (110) und erster Spannungsversorgung VSS, beziehungswei­ se zwischen zweiter Spannungsversorgung VDD und Eingangsstufe (110) dienen.
6. Eingangsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das zweite Dünnoxid-MOS-Element (P5) ein Klemm-Transistor zum Klemmen einer gegenüber der ersten Versorgungsspannung negativen Überspannung in der Eingangsstu­ fe (110) auf einen negativen vorbestimmten Wert ist.
7. Eingangsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Schutzschaltung (600) in einem Substrat eines ersten Leitfähigkeitstyps aus einer Vielzahl von hochdotierten Bereichen (620, 623, 616, 630, 640, 646, 650) eines zweiten Leitfähigkeitstyps gebildet ist, die in dem Substrat angeordnet sind, wobei die Bereiche Source und Drain vom ersten und zweiten Dickoxid-MOS-Element (P2, P3) und ersten und zweiten Dünnoxid-MOS-Element (P4, P5) bilden, wobei zwei Dickoxidgates (633, 636) in dem Substrat zwischen den Source und Drain vom ersten und zweiten Dickoxid-MOS- Element (P2, P3) und zwei Dünnoxidgates (643, 653) in dem Substrat zwischen Source und Drain von erstem und zweitem Dünnoxid-MOS-Element (P4, P5) gebildet sind, und wobei einige Sourcebereiche und Drainbereiche in dem Substrat als tiefe Bereiche vom zweiten Leitfähigkeitstyp implantiert sind und wobei um entlang einer Peripherie der Schutzschaltung Schutzringe (710, 720) in dem Substrat implantiert sind und der Diffusi­ onswiderstand (R) vom zweiten Leitfähigkeitstyp in dem Substrat zwischen den beiden Dickoxidgates und den beiden Dünnoxidgates gebildet ist. (Fig. 8)
8. Eingangsschutzschaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Schutzringe einen äußeren Schutzring (710) vom hoch dotieren zweiten Leitfähig­ keitstyp und einen inneren Schutzring (720) vom hoch dotierten ersten Leitfähigkeitstyp umfassen.
9. Eingangsschutzschaltung nach Anspruch 8, dadurch gekennzeichnet, daß der äußere Schutzring (710) als tiefer Bereich vom zweiten Leitfähigkeitstyp in dem Substrat implantiert ist.
10. Eingangsschutzschaltung nach Anspruch 9, dadurch gekennzeichnet, daß eine leicht dotierte Drainstruktur (LDD) unterhalb der beiden Dünnoxidgates (643, 653) in dem Substrat gebildet ist.
11. Eingangsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Gates (633, 636) der Dickoxid-MOS-Elemente (P2, P3) Metallgates zur Erhöhung der Einschaltgeschwindigkeit sind.
12. Eingangsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die erste Versorgungsspannung negativ oder Masse ist.
DE19518550A 1995-04-06 1995-05-19 Eingangsschutzschaltung für eine MOS-Einrichtung Expired - Lifetime DE19518550C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US08/419,638 US5637900A (en) 1995-04-06 1995-04-06 Latchup-free fully-protected CMOS on-chip ESD protection circuit

Publications (2)

Publication Number Publication Date
DE19518550A1 DE19518550A1 (de) 1996-10-10
DE19518550C2 true DE19518550C2 (de) 1998-12-17

Family

ID=23663094

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19518550A Expired - Lifetime DE19518550C2 (de) 1995-04-06 1995-05-19 Eingangsschutzschaltung für eine MOS-Einrichtung

Country Status (4)

Country Link
US (1) US5637900A (de)
JP (2) JPH08288404A (de)
CN (1) CN1053067C (de)
DE (1) DE19518550C2 (de)

Families Citing this family (124)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2904071B2 (ja) * 1995-10-04 1999-06-14 日本電気株式会社 半導体装置
TW307915B (en) * 1996-11-07 1997-06-11 Winbond Electronics Corp Electrostatic discharge protection circuit
KR100205609B1 (ko) * 1997-01-06 1999-07-01 윤종용 정전기 보호 소자
JPH10270640A (ja) * 1997-03-26 1998-10-09 Mitsubishi Electric Corp 半導体集積回路装置
US6097066A (en) * 1997-10-06 2000-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Electro-static discharge protection structure for semiconductor devices
US6725439B1 (en) 1998-01-29 2004-04-20 International Business Machines Corporation Method of automated design and checking for ESD robustness
GB2335076B (en) * 1998-03-04 2003-07-16 Fujitsu Ltd Electrostatic discharge protection in semiconductor devices
JP3554483B2 (ja) * 1998-04-22 2004-08-18 シャープ株式会社 Ｃｍｏｓ型固体撮像装置
DE19825608C1 (de) * 1998-06-08 1999-09-23 Siemens Ag Integrierte Halbleiterschaltung mit einer Anschlußfläche, die eine fein abgestufte RC-Charakteristik aufweist
KR20000003590A (ko) * 1998-06-29 2000-01-15 김영환 Esd소자가 구비된 반도체장치
US6184557B1 (en) * 1999-01-28 2001-02-06 National Semiconductor Corporation I/O circuit that utilizes a pair of well structures as resistors to delay an ESD event and as diodes for ESD protection
US6063672A (en) * 1999-02-05 2000-05-16 Lsi Logic Corporation NMOS electrostatic discharge protection device and method for CMOS integrated circuit
JP3420967B2 (ja) 1999-03-17 2003-06-30 株式会社 沖マイクロデザイン 半導体集積回路
DE19922924A1 (de) * 1999-05-19 2000-11-30 Siemens Ag Überspannungsschutzvorrichtung für einen Halbleiterschalter
US6347026B1 (en) * 1999-05-26 2002-02-12 Lsi Logic Corporation Input and power protection circuit implemented in a complementary metal oxide semiconductor process using salicides
KR100327429B1 (ko) * 1999-08-21 2002-03-13 박종섭 이에스디(ｅｓｄ) 보호회로
JP3926975B2 (ja) 1999-09-22 2007-06-06 株式会社東芝 スタック型ｍｏｓトランジスタ保護回路
US6242780B1 (en) * 1999-10-22 2001-06-05 United Microelectronics Corp. Electrostatic discharge protection circuit
JP3374912B2 (ja) * 1999-11-19 2003-02-10 日本電気株式会社 半導体集積回路及びその製造方法
US6512662B1 (en) * 1999-11-30 2003-01-28 Illinois Institute Of Technology Single structure all-direction ESD protection for integrated circuits
TW451423B (en) * 2000-02-01 2001-08-21 Ind Tech Res Inst Latch-up structure for improving CMOS processing using latch-up ion implantation and the manufacturing method thereof
JP4037029B2 (ja) * 2000-02-21 2008-01-23 株式会社ルネサステクノロジ 半導体集積回路装置
US6358781B1 (en) * 2000-06-30 2002-03-19 Taiwan Semiconductor Manufacturing Company Uniform current distribution SCR device for high voltage ESD protection
JP4025023B2 (ja) * 2001-01-18 2007-12-19 株式会社東芝 半導体装置
US6815775B2 (en) 2001-02-02 2004-11-09 Industrial Technology Research Institute ESD protection design with turn-on restraining method and structures
US6448123B1 (en) * 2001-02-20 2002-09-10 Taiwan Semiconductor Manufacturing Company Low capacitance ESD protection device
DE10111462A1 (de) * 2001-03-09 2002-09-19 Infineon Technologies Ag Thyristorstruktur und Überspannungsschutzanordnung mit einer solchen Thyristorstruktur
KR100391153B1 (ko) * 2001-03-12 2003-07-12 삼성전자주식회사 반도체 장치의 레이아웃 방법
JP2003031669A (ja) 2001-07-13 2003-01-31 Ricoh Co Ltd 半導体装置
US6657836B2 (en) 2001-12-18 2003-12-02 Koninklijke Philips Electronics N.V. Polarity reversal tolerant electrical circuit for ESD protection
KR100443511B1 (ko) * 2001-12-22 2004-08-09 주식회사 하이닉스반도체 정전기 보호 회로
JP4290468B2 (ja) * 2002-05-24 2009-07-08 Ｎｅｃエレクトロニクス株式会社 静電気放電保護素子
US7179691B1 (en) * 2002-07-29 2007-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for four direction low capacitance ESD protection
US20040036131A1 (en) * 2002-08-23 2004-02-26 Micron Technology, Inc. Electrostatic discharge protection devices having transistors with textured surfaces
US8629019B2 (en) * 2002-09-24 2014-01-14 Vishay-Siliconix Method of forming self aligned contacts for a power MOSFET
US6744112B2 (en) * 2002-10-01 2004-06-01 International Business Machines Corporation Multiple chip guard rings for integrated circuit and chip guard ring interconnect
US6906386B2 (en) * 2002-12-20 2005-06-14 Advanced Analogic Technologies, Inc. Testable electrostatic discharge protection circuits
US7193251B1 (en) * 2003-01-09 2007-03-20 National Semiconductor Corporation ESD protection cluster and method of providing multi-port ESD protection
US7102867B2 (en) 2003-06-30 2006-09-05 International Business Machines Corporation Method, apparatus and circuit for latchup suppression in a gate-array ASIC environment
US7244992B2 (en) * 2003-07-17 2007-07-17 Ming-Dou Ker Turn-on-efficient bipolar structures with deep N-well for on-chip ESD protection
US20050045952A1 (en) * 2003-08-27 2005-03-03 International Business Machines Corporation Pfet-based esd protection strategy for improved external latch-up robustness
JP2005101403A (ja) * 2003-09-26 2005-04-14 Oki Electric Ind Co Ltd 半導体装置のドライエッチング方法
JP2005142494A (ja) * 2003-11-10 2005-06-02 Toshiba Corp 半導体集積回路
CN1324705C (zh) * 2004-02-20 2007-07-04 华邦电子股份有限公司 可避免闩锁效应的集成电路
TWI242404B (en) * 2004-07-22 2005-10-21 Hannstar Display Corp A display device and protection circuits thereof
US20060065932A1 (en) * 2004-09-30 2006-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Circuit to improve ESD performance made by fully silicided process
US7957110B2 (en) * 2005-01-25 2011-06-07 Hannstar Display Corporation Display apparatus current discharging method
US7042028B1 (en) * 2005-03-14 2006-05-09 System General Corp. Electrostatic discharge device
US7217984B2 (en) * 2005-06-17 2007-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Divided drain implant for improved CMOS ESD performance
US7583485B1 (en) 2005-07-26 2009-09-01 Vishay-Siliconix Electrostatic discharge protection circuit for integrated circuits
US7544545B2 (en) 2005-12-28 2009-06-09 Vishay-Siliconix Trench polysilicon diode
CN101361193B (zh) * 2006-01-18 2013-07-10 维西埃-硅化物公司 具有高静电放电性能的浮动栅极结构
JP5586819B2 (ja) * 2006-04-06 2014-09-10 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP5015509B2 (ja) * 2006-07-27 2012-08-29 ルネサスエレクトロニクス株式会社 静電保護回路および半導体装置
TWI339886B (en) * 2006-09-14 2011-04-01 Novatek Microelectronics Corp Layout structure of electrostatic discharge protection circuit and production method thereof
US7791012B2 (en) * 2006-09-29 2010-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising photoelectric conversion element and high-potential and low-potential electrodes
US7791102B2 (en) * 2006-10-16 2010-09-07 Advanced Micro Devices, Inc. Electrostatic discharge protection devices and methods for protecting semiconductor devices against electrostatic discharge events
US8013393B2 (en) * 2007-06-29 2011-09-06 Advanced Micro Devices, Inc. Electrostatic discharge protection devices
US7932552B2 (en) * 2007-08-03 2011-04-26 International Business Machines Corporation Multiple source-single drain field effect semiconductor device and circuit
US20090033389A1 (en) 2007-08-03 2009-02-05 Abadeer Wagdi W Micro-phase adjusting and micro-phase adjusting mixer circuits designed with standard field effect transistor structures
US7814449B2 (en) * 2007-10-17 2010-10-12 International Business Machines Corporation Design structure for multiple source-single drain field effect semiconductor device and circuit
CN101207119B (zh) * 2007-12-25 2011-03-23 上海宏力半导体制造有限公司 一种具有cmos输出驱动的芯片静电保护电路
US20090166798A1 (en) * 2007-12-26 2009-07-02 International Business Machines Corporation Design methodology for guard ring design resistance optimization for latchup prevention
US20090184395A1 (en) * 2008-01-23 2009-07-23 Che-Yuan Jao Input/output (i/o) buffer
US10600902B2 (en) 2008-02-13 2020-03-24 Vishay SIliconix, LLC Self-repairing field effect transisitor
US8208233B2 (en) * 2008-03-18 2012-06-26 Mediatek Inc. ESD protection circuit and method thereof
US8027131B2 (en) * 2008-06-30 2011-09-27 Infineon Technologies Ag Method and circuit arrangement for protection against electrostatic discharges
US20100044748A1 (en) * 2008-08-19 2010-02-25 Ta-Cheng Lin Electrostatic discharge protection device
US8300370B2 (en) * 2008-11-14 2012-10-30 Mediatek Inc. ESD protection circuit and circuitry of IC applying the ESD protection circuit
US9230810B2 (en) 2009-09-03 2016-01-05 Vishay-Siliconix System and method for substrate wafer back side and edge cross section seals
CN101719721B (zh) * 2010-01-04 2012-06-06 电子科技大学 低压电源
US8698247B2 (en) 2011-06-09 2014-04-15 United Microelectronics Corp. Semiconductor device
US8436418B2 (en) 2011-06-20 2013-05-07 United Microelectronics Corp. High-voltage semiconductor device with electrostatic discharge protection
US8692608B2 (en) 2011-09-19 2014-04-08 United Microelectronics Corp. Charge pump system capable of stabilizing an output voltage
US9030221B2 (en) 2011-09-20 2015-05-12 United Microelectronics Corporation Circuit structure of test-key and test method thereof
US8817434B2 (en) 2011-10-11 2014-08-26 United Microelectronics Corporation Electrostatic discharge (ESD) protection device
US8507981B2 (en) 2011-10-12 2013-08-13 United Microelectronics Corp. Method of manufacturing NMOS transistor with low trigger voltage
US8395455B1 (en) 2011-10-14 2013-03-12 United Microelectronics Corp. Ring oscillator
JP5564026B2 (ja) * 2011-10-18 2014-07-30 株式会社フジクラ 光ファイバテープ心線及びその光ファイバテープ心線を収納した光ファイバケーブル
US8421509B1 (en) 2011-10-25 2013-04-16 United Microelectronics Corp. Charge pump circuit with low clock feed-through
US8648421B2 (en) 2011-11-07 2014-02-11 United Microelectronics Corp. Electrostatic discharge (ESD) device and semiconductor structure
US8588020B2 (en) 2011-11-16 2013-11-19 United Microelectronics Corporation Sense amplifier and method for determining values of voltages on bit-line pair
US8604548B2 (en) 2011-11-23 2013-12-10 United Microelectronics Corp. Semiconductor device having ESD device
CN102437563A (zh) * 2011-12-20 2012-05-02 上海丽恒光微电子科技有限公司 单电源电路和多电源电路
US8493806B1 (en) 2012-01-03 2013-07-23 United Microelectronics Corporation Sense-amplifier circuit of memory and calibrating method thereof
US8716801B2 (en) 2012-01-18 2014-05-06 United Microelectronics Corp. Metal oxide semiconductor device
US8963202B2 (en) 2012-02-09 2015-02-24 United Microelectronics Corporation Electrostatic discharge protection apparatus
US8530969B2 (en) 2012-02-09 2013-09-10 United Microelectronics Corporation Semiconductor device
US8610169B2 (en) * 2012-05-21 2013-12-17 Nanya Technology Corporation Electrostatic discharge protection circuit
US8723263B2 (en) 2012-07-24 2014-05-13 United Microelectronics Corp. Electrostatic discharge protection device
US8970197B2 (en) 2012-08-03 2015-03-03 United Microelectronics Corporation Voltage regulating circuit configured to have output voltage thereof modulated digitally
US8724404B2 (en) 2012-10-15 2014-05-13 United Microelectronics Corp. Memory, supply voltage generation circuit, and operation method of a supply voltage generation circuit used for a memory array
US8669897B1 (en) 2012-11-05 2014-03-11 United Microelectronics Corp. Asynchronous successive approximation register analog-to-digital converter and operating method thereof
US8711598B1 (en) 2012-11-21 2014-04-29 United Microelectronics Corp. Memory cell and memory cell array using the same
US8873295B2 (en) 2012-11-27 2014-10-28 United Microelectronics Corporation Memory and operation method thereof
US8643521B1 (en) 2012-11-28 2014-02-04 United Microelectronics Corp. Digital-to-analog converter with greater output resistance
US8953401B2 (en) 2012-12-07 2015-02-10 United Microelectronics Corp. Memory device and method for driving memory array thereof
US9030886B2 (en) 2012-12-07 2015-05-12 United Microelectronics Corp. Memory device and driving method thereof
US9716016B2 (en) * 2012-12-20 2017-07-25 Taiwan Semiconductor Manufacturing Company Limited Electrostatic discharge (ESD) clamp
US8917109B2 (en) 2013-04-03 2014-12-23 United Microelectronics Corporation Method and device for pulse width estimation
CN104143549B (zh) * 2013-05-10 2017-07-18 熠芯(珠海)微电子研究院有限公司 一种静电释放保护电路版图及集成电路
US9105355B2 (en) 2013-07-04 2015-08-11 United Microelectronics Corporation Memory cell array operated with multiple operation voltage
US8896024B1 (en) 2013-07-11 2014-11-25 United Microelectronics Corp. Electrostatic discharge protection structure and electrostatic discharge protection circuit
US9019672B2 (en) 2013-07-17 2015-04-28 United Microelectronics Corporation Chip with electrostatic discharge protection function
US8947911B1 (en) 2013-11-07 2015-02-03 United Microelectronics Corp. Method and circuit for optimizing bit line power consumption
US8866536B1 (en) 2013-11-14 2014-10-21 United Microelectronics Corp. Process monitoring circuit and method
CN103646944B (zh) * 2013-12-03 2017-01-18 北京中电华大电子设计有限责任公司 一种双模静电放电保护i/o电路
US9143143B2 (en) 2014-01-13 2015-09-22 United Microelectronics Corp. VCO restart up circuit and method thereof
US20150340326A1 (en) * 2014-05-20 2015-11-26 Texas Instruments Incorporated Shunt of p gate to n gate boundary resistance for metal gate technologies
CN105990823A (zh) * 2015-01-28 2016-10-05 京微雅格（北京）科技有限公司 芯片输入/输出端口的静电释放esd保护结构和芯片
US10411006B2 (en) * 2016-05-09 2019-09-10 Infineon Technologies Ag Poly silicon based interface protection
CN106449637A (zh) * 2016-11-08 2017-02-22 中国电子科技集团公司第四十七研究所 基于大规模cmos集成电路的输入静电保护电路及方法
US10420612B2 (en) 2016-12-22 2019-09-24 Biosense Webster (Isreal) Ltd. Interactive anatomical mapping and estimation of anatomical mapping quality
CN107968088A (zh) * 2017-10-17 2018-04-27 北方电子研究院安徽有限公司 一种双向抗静电保护电路版图结构及其制备方法
CN208336227U (zh) * 2018-07-20 2019-01-04 京东方科技集团股份有限公司 静电保护电路、阵列基板及显示装置
US20200194459A1 (en) * 2018-12-18 2020-06-18 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
CN112332392A (zh) * 2019-08-05 2021-02-05 珠海格力电器股份有限公司 一种保护电路和集成电路芯片
EP3944316A1 (de) * 2020-07-21 2022-01-26 Nexperia B.V. Halbleiterstruktur mit schutz vor elektrostatischer entladung und verfahren zur herstellung
CN112769113A (zh) * 2020-12-22 2021-05-07 深圳市创芯微微电子有限公司 电池保护芯片及其保护电路
CN115566015A (zh) * 2021-08-20 2023-01-03 台湾积体电路制造股份有限公司 半导体器件及其制造方法
JP2023130669A (ja) 2022-03-08 2023-09-21 キオクシア株式会社 半導体集積回路
CN114720748B (zh) * 2022-04-12 2023-08-22 上海晶岳电子有限公司 一种浪涌电流防护测试方法、电子设备、存储介质和***
CN114678853B (zh) * 2022-05-30 2022-09-20 芯耀辉科技有限公司 Cdm esd保护电路
US20240153945A1 (en) * 2022-11-09 2024-05-09 Mediatek Inc. Esd protection circuit for negative voltage operation

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4605980A (en) * 1984-03-02 1986-08-12 Zilog, Inc. Integrated circuit high voltage protection
US4692781A (en) * 1984-06-06 1987-09-08 Texas Instruments Incorporated Semiconductor device with electrostatic discharge protection
US4745450A (en) * 1984-03-02 1988-05-17 Zilog, Inc. Integrated circuit high voltage protection
US4819046A (en) * 1986-05-22 1989-04-04 Nec Corporation Integrated circuit with improved protective device
US5001529A (en) * 1989-03-14 1991-03-19 Kabushiki Kaisha Toshiba Semiconductor device having protection circuit
DE4118441A1 (de) * 1991-06-05 1992-12-10 Siemens Ag Schaltungsanordnung zum schutz gegen ueberspannungen an eingaengen integrierter mos-schaltkreise

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59193045A (ja) * 1983-04-15 1984-11-01 Hitachi Ltd 半導体装置とその製造方法
JPS59224164A (ja) * 1983-06-03 1984-12-17 Hitachi Ltd 半導体集積回路装置
US4734752A (en) * 1985-09-27 1988-03-29 Advanced Micro Devices, Inc. Electrostatic discharge protection device for CMOS integrated circuit outputs
US5012317A (en) * 1986-04-11 1991-04-30 Texas Instruments Incorporated Electrostatic discharge protection circuit
JP2541518B2 (ja) * 1986-06-25 1996-10-09 株式会社日立製作所 半導体集積回路装置
US5166089A (en) * 1986-09-30 1992-11-24 Texas Instruments Incorporated Method of making electrostatic discharge protection for semiconductor input devices
US5077591A (en) * 1986-09-30 1991-12-31 Texas Instruments Incorporated Electrostatic discharge protection for semiconductor input devices
US4807080A (en) * 1987-06-15 1989-02-21 Zilog, Inc. Integrated circuit electrostatic discharge input protection
US5019888A (en) * 1987-07-23 1991-05-28 Texas Instruments Incorporated Circuit to improve electrostatic discharge protection
JPH01192162A (ja) * 1988-01-27 1989-08-02 Nec Corp 相補型集積回路
JPH01202857A (ja) * 1988-02-08 1989-08-15 Fuji Electric Co Ltd 半導体装置
US4939616A (en) * 1988-11-01 1990-07-03 Texas Instruments Incorporated Circuit structure with enhanced electrostatic discharge protection
US4896243A (en) * 1988-12-20 1990-01-23 Texas Instruments Incorporated Efficient ESD input protection scheme
US5270565A (en) * 1989-05-12 1993-12-14 Western Digital Corporation Electro-static discharge protection circuit with bimodal resistance characteristics
GB8911360D0 (en) * 1989-05-17 1989-07-05 Sarnoff David Res Center Electronic charge protection devices
US5274262A (en) * 1989-05-17 1993-12-28 David Sarnoff Research Center, Inc. SCR protection structure and circuit with reduced trigger voltage
US5140401A (en) * 1991-03-25 1992-08-18 United Microelectronics Corporation CMOS ESD protection circuit with parasitic SCR structures
EP0517391A1 (de) * 1991-06-05 1992-12-09 STMicroelectronics, Inc. ESD-Schutzschaltung
US5272371A (en) * 1991-11-19 1993-12-21 Sgs-Thomson Microelectronics, Inc. Electrostatic discharge protection structure
US5182220A (en) * 1992-04-02 1993-01-26 United Microelectronics Corporation CMOS on-chip ESD protection circuit and semiconductor structure
US5400202A (en) * 1992-06-15 1995-03-21 Hewlett-Packard Company Electrostatic discharge protection circuit for integrated circuits
US5336908A (en) * 1992-08-26 1994-08-09 Micron Semiconductor, Inc. Input EDS protection circuit
US5218222A (en) * 1992-09-16 1993-06-08 Micron Semiconductor, Inc. Output ESD protection circuit
US5343053A (en) * 1993-05-21 1994-08-30 David Sarnoff Research Center Inc. SCR electrostatic discharge protection for integrated circuits

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4605980A (en) * 1984-03-02 1986-08-12 Zilog, Inc. Integrated circuit high voltage protection
US4745450A (en) * 1984-03-02 1988-05-17 Zilog, Inc. Integrated circuit high voltage protection
US4692781A (en) * 1984-06-06 1987-09-08 Texas Instruments Incorporated Semiconductor device with electrostatic discharge protection
US4692781B1 (en) * 1984-06-06 1995-05-30 Texas Instruments Inc Semiconductor device with electrostatic discharge protection.
US4692781B2 (en) * 1984-06-06 1998-01-20 Texas Instruments Inc Semiconductor device with electrostatic discharge protection
US4819046A (en) * 1986-05-22 1989-04-04 Nec Corporation Integrated circuit with improved protective device
US5001529A (en) * 1989-03-14 1991-03-19 Kabushiki Kaisha Toshiba Semiconductor device having protection circuit
DE4118441A1 (de) * 1991-06-05 1992-12-10 Siemens Ag Schaltungsanordnung zum schutz gegen ueberspannungen an eingaengen integrierter mos-schaltkreise

Also Published As

Publication number Publication date
CN1132937A (zh) 1996-10-09
DE19518550A1 (de) 1996-10-10
CN1053067C (zh) 2000-05-31
JPH08288404A (ja) 1996-11-01
US5637900A (en) 1997-06-10
JP3058203U (ja) 1999-06-18

Similar Documents

Publication Publication Date Title
DE19518550C2 (de) Eingangsschutzschaltung für eine MOS-Einrichtung
DE19518549C2 (de) MOS-Transistor getriggerte Schutzschaltung gegen elektrostatische Überspannungen von CMOS-Schaltungen
DE19533958C2 (de) Schutzschaltung gegen elektrostatische Entladungen enthaltend eine Kondensatorschaltung
DE19518553C2 (de) CMOS-Ausgabepuffer mit einem ESD-Schutzschaltkreis
DE60130028T2 (de) Schutzvorrichtung gegen elektrostatische Entladung mit gesteuertem Siliziumgleichrichter mit externem On-Chip-Triggern und kompakten inneren Abmessungen für schnelles Triggern
DE102005022763B4 (de) Elektronische Schaltkreis-Anordnung und Verfahren zum Herstellen eines elektronischen Schaltkreises
DE69535142T2 (de) Elektrostatische entladungsschutzschaltungen unter verwendung polarisierter und abgeschlossener pnp transistorketten
DE102011056317B4 (de) Halbleiter-ESD-Schaltung und Verfahren
DE102008036834B4 (de) Diodenbasiertes ESE-Konzept für Demos-Schutz
DE4423030C2 (de) Schutzschaltung gegen elektrostatische Entladung für eine Halbleitereinrichtung
DE69631940T2 (de) Halbleitervorrichtung
EP0538507B1 (de) Schutzschaltung für Anschlusskontakte von monolithisch integrierten Schaltungen
DE3805811C2 (de)
DE10245770A1 (de) Ausgangsschaltkreis, Herstellungsverfahren und Halbleiterbauelement
DE112004002717B4 (de) Pufferschaltung und Pufferschaltungsanordnung mit elektrostatischem Entladeschutz
DE19740125C2 (de) Schaltung zum Entladungsschutz integrierter Schaltkreise mit einem steuerbaren Siliziumgleichrichter und einem MOS-Transistor als Schutzelemente
DE10228337A1 (de) Halbleitervorrichtung mit einer ESD-Schutzvorrichtung
WO1989006048A1 (en) Integrated circuit with anti ''latch-up'' circuit obtained using complementary mos circuit technology
DE68916192T2 (de) Ausgangspuffer einer integrierten Schaltung mit einem verbesserten ESD-Schutz.
EP0355501B1 (de) Bipolartransistor als Schutzelement für integrierte Schaltungen
DE102006026691B4 (de) ESD-Schutzschaltung und -verfahren
DE19504541A1 (de) Eingangsschaltung zum Schützen einer monolithischen integrierten Schaltung
EP0656659B1 (de) ESD-Schutzstruktur für integrierte Schaltungen
DE19721322B4 (de) Elektrostatische Entladungsschutzeinrichtung
DE4107332A1 (de) Integrierte bustreiberschaltung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: TRANSPACIFIC IP LTD., TAIPEH/T AI-PEI, TW

8328 Change in the person/name/address of the agent

Representative=s name: EPPING HERMANN FISCHER, PATENTANWALTSGESELLSCHAFT

R071 Expiry of right
R071 Expiry of right