JP3476646B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/126—Virtual ground arrays
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- G11C—STATIC STORES
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
- G11C29/822—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for read only memories
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、冗長回路を備えた
ＲＯＭ(Read Only Memory)などの半導体記憶装置に関す
る。
ＲＯＭ(Read Only Memory)などの半導体記憶装置に関す
る。
【０００２】
【従来の技術】近年のマイクロプロセッサの高速化に伴
い、半導体記憶装置に対しても高速動作の要望が強まっ
てきた。そこで、特開平８−６３９９０号公報等に開示
されているように、通常のランダムアクセスを高速化す
るとともに、それに加えて、ページモード、バーストモ
ード、シリアルモード等と呼ばれる連続するアドレスに
対する高速読み出しモードを有する半導体記憶装置が開
発されている。
い、半導体記憶装置に対しても高速動作の要望が強まっ
てきた。そこで、特開平８−６３９９０号公報等に開示
されているように、通常のランダムアクセスを高速化す
るとともに、それに加えて、ページモード、バーストモ
ード、シリアルモード等と呼ばれる連続するアドレスに
対する高速読み出しモードを有する半導体記憶装置が開
発されている。
【０００３】例えば、ページモードにおける読み出し動
作は、入力アドレスの列アドレスと行アドレスに応じ
て、メモリセルアレイの複数のメモリセルを同時に選択
して、複数のデータをページデータとしてセンスアンプ
まで読み出した状態で、ページ内アドレスを変化させる
ことにより、上記選択された複数のメモリセルのデータ
を高速に切り換えて順次出力するものである。
作は、入力アドレスの列アドレスと行アドレスに応じ
て、メモリセルアレイの複数のメモリセルを同時に選択
して、複数のデータをページデータとしてセンスアンプ
まで読み出した状態で、ページ内アドレスを変化させる
ことにより、上記選択された複数のメモリセルのデータ
を高速に切り換えて順次出力するものである。
【０００４】以下、図９を参照しながら、ページモード
機能を有する読み出し専用メモリ（以下、「ＲＯＭ」と
いう）について説明する。同図に全体の構成を示すＲＯ
Ｍ２００は、列アドレスＡ０〜Ａ６及び行アドレスＡ７
〜Ａ１９を入力して、１６ビットのデータＤ０〜Ｄ１５
を出力する１６メガビット容量のＲＯＭであり、１ペー
ジを４ワード（１６ビット×４）として構成される。
機能を有する読み出し専用メモリ（以下、「ＲＯＭ」と
いう）について説明する。同図に全体の構成を示すＲＯ
Ｍ２００は、列アドレスＡ０〜Ａ６及び行アドレスＡ７
〜Ａ１９を入力して、１６ビットのデータＤ０〜Ｄ１５
を出力する１６メガビット容量のＲＯＭであり、１ペー
ジを４ワード（１６ビット×４）として構成される。
【０００５】ページは、アドレスＡ２〜Ａ１９によりペ
ージを指定され、各ページにおけるワードデータはアド
レスＡ０，Ａ１によりアクセスされるものとなってい
る。以下、アドレスＡ０，Ａ１を特に「ページ内アドレ
ス」と記し、アドレスＡ２〜Ａ１９を「ページアドレ
ス」と記して区別する。また、ＲＯＭ２００は、メモリ
セルがマトリクス状に配列されたメモリセルアレイＭＡ
０〜ＭＡ１５を備え、各メモリセルアレイは、１６ビッ
トの出力データＤ０〜Ｄ１５の各ビットに対応するビッ
トデータを格納する。
ージを指定され、各ページにおけるワードデータはアド
レスＡ０，Ａ１によりアクセスされるものとなってい
る。以下、アドレスＡ０，Ａ１を特に「ページ内アドレ
ス」と記し、アドレスＡ２〜Ａ１９を「ページアドレ
ス」と記して区別する。また、ＲＯＭ２００は、メモリ
セルがマトリクス状に配列されたメモリセルアレイＭＡ
０〜ＭＡ１５を備え、各メモリセルアレイは、１６ビッ
トの出力データＤ０〜Ｄ１５の各ビットに対応するビッ
トデータを格納する。
【０００６】また、行アドレスＡ７〜Ａ１９に対応した
行のメモリセルを選択する行選択手段として、アドレス
バッファＡＢ７〜ＡＢ１９、プリロウデコーダＰＲＤ及
びロウデコーダＸＤＥＣを有し、列アドレスＡ２〜Ａ６
に対応した列のメモリセルを選択する列選択手段とし
て、アドレスバッファＡＢ２〜ＡＢ６、プリカラムデコ
ーダＰＣＤ、カラムデコーダＹＤＥＣを備える。
行のメモリセルを選択する行選択手段として、アドレス
バッファＡＢ７〜ＡＢ１９、プリロウデコーダＰＲＤ及
びロウデコーダＸＤＥＣを有し、列アドレスＡ２〜Ａ６
に対応した列のメモリセルを選択する列選択手段とし
て、アドレスバッファＡＢ２〜ＡＢ６、プリカラムデコ
ーダＰＣＤ、カラムデコーダＹＤＥＣを備える。
【０００７】カラムデコーダＹＤＥＣは、各メモリセル
アレイＭＡ０〜ＭＡ１５に設けられ、アドレスＡ２〜Ａ
６に基づいて４列のビット線を同時に選択する。カラム
デコーダＹＤＥＣの後段には、４基のセンスアンプＳＡ
０〜ＳＡ３が設けられ、選択された４本のビット線に現
れる１ページを構成するビット信号を並列的に検知増幅
する。
アレイＭＡ０〜ＭＡ１５に設けられ、アドレスＡ２〜Ａ
６に基づいて４列のビット線を同時に選択する。カラム
デコーダＹＤＥＣの後段には、４基のセンスアンプＳＡ
０〜ＳＡ３が設けられ、選択された４本のビット線に現
れる１ページを構成するビット信号を並列的に検知増幅
する。
【０００８】また、ＲＯＭ２００は、ページ内アドレス
Ａ０，Ａ１に対応したワードデータの選択手段として、
アドレスバッファＡＢ０，ＡＢ１、ページモードデコー
ダＰＭＤ、セレクタＳＥＬを有する。このセレクタＳＥ
Ｌは、センスアンプＳＡ０〜ＳＡ３の出力Ｄ０Ｓ０〜Ｄ
０Ｓ３を、ページモードデコーダＰＭＤからの信号Ｐ０
〜Ｐ３により択一的に選択する。更に、セレクタＳＥＬ
の後段には、選択されたセンスアンプの何れかの出力を
出力データＤ０（〜Ｄ１５）として出力する出力回路Ｏ
Ｂが接続されている。
Ａ０，Ａ１に対応したワードデータの選択手段として、
アドレスバッファＡＢ０，ＡＢ１、ページモードデコー
ダＰＭＤ、セレクタＳＥＬを有する。このセレクタＳＥ
Ｌは、センスアンプＳＡ０〜ＳＡ３の出力Ｄ０Ｓ０〜Ｄ
０Ｓ３を、ページモードデコーダＰＭＤからの信号Ｐ０
〜Ｐ３により択一的に選択する。更に、セレクタＳＥＬ
の後段には、選択されたセンスアンプの何れかの出力を
出力データＤ０（〜Ｄ１５）として出力する出力回路Ｏ
Ｂが接続されている。
【０００９】また、このＲＯＭ２００が備えるメモリセ
ルアレイＭＡ０〜ＭＡ１５は、図１０に示すように、ビ
ット線が階層化されている。即ち、図１０において、各
メモリアレイの副ビット線（例えばＳＢ０，ＳＢ１）に
は、互いに隣り合う１組のメモリセルのソース及びドレ
インが接続され、同一列に属する所定の複数のメモリセ
ルが共通に接続されている。
ルアレイＭＡ０〜ＭＡ１５は、図１０に示すように、ビ
ット線が階層化されている。即ち、図１０において、各
メモリアレイの副ビット線（例えばＳＢ０，ＳＢ１）に
は、互いに隣り合う１組のメモリセルのソース及びドレ
インが接続され、同一列に属する所定の複数のメモリセ
ルが共通に接続されている。
【００１０】また、主ビット線（例えば、ＭＢ０，ＭＢ
１）は、選択トランジスタ（ＴＢ０，ＴＢ１）を介して
副ビット線（ＳＢ０，ＳＢ１）に接続され、ワード線と
直交するようにメモリセルアレイ上に配線されている。
選択トランジスタ（ＴＢ０，ＴＢ１）のゲートには、ワ
ード線と平行に配線された選択信号線（ＢＳ０，ＢＳ
１）が接続されており、副ビット線（ＳＢ０，ＳＢ１）
を選択するものとなっている。
１）は、選択トランジスタ（ＴＢ０，ＴＢ１）を介して
副ビット線（ＳＢ０，ＳＢ１）に接続され、ワード線と
直交するようにメモリセルアレイ上に配線されている。
選択トランジスタ（ＴＢ０，ＴＢ１）のゲートには、ワ
ード線と平行に配線された選択信号線（ＢＳ０，ＢＳ
１）が接続されており、副ビット線（ＳＢ０，ＳＢ１）
を選択するものとなっている。
【００１１】また、同図に示すように、カラムデコーダ
ＹＤＥＣは、一端側をメモリセルアレイの各ビット線に
接続し他端側を共通に接続してセンスアンプＳＡ０〜Ｓ
Ａ３にそれぞれ与える３２個の列選択ＭＯＳトランジス
タＴＧ０〜ＴＧ３１を単位として、１２８個の列選択Ｍ
ＯＳトランジスタからなる。そして、列選択信号ＣＳ０
〜ＣＳ３１のうちの１本がアクティブとなって１２８個
のうちの４個が導通し、メモリセルアレイの１２８本の
ビット線のうちの４本を同時に選択するものとなってい
る。この結果、カラムデコーダＹＤＥＣの出力には各メ
モリセルアレイの４個のメモリセルからのデータＤ０Ｂ
０〜Ｄ０Ｂ３が同時に現れ、各メモリアレイが備える１
６基のカラムデーコーダＹＤＥＣの出力を合わせると１
ページ分のデータとなる。
ＹＤＥＣは、一端側をメモリセルアレイの各ビット線に
接続し他端側を共通に接続してセンスアンプＳＡ０〜Ｓ
Ａ３にそれぞれ与える３２個の列選択ＭＯＳトランジス
タＴＧ０〜ＴＧ３１を単位として、１２８個の列選択Ｍ
ＯＳトランジスタからなる。そして、列選択信号ＣＳ０
〜ＣＳ３１のうちの１本がアクティブとなって１２８個
のうちの４個が導通し、メモリセルアレイの１２８本の
ビット線のうちの４本を同時に選択するものとなってい
る。この結果、カラムデコーダＹＤＥＣの出力には各メ
モリセルアレイの４個のメモリセルからのデータＤ０Ｂ
０〜Ｄ０Ｂ３が同時に現れ、各メモリアレイが備える１
６基のカラムデーコーダＹＤＥＣの出力を合わせると１
ページ分のデータとなる。
【００１２】次に、ページモードにおける図９及び図１
０に示す回路の動作について、図１１に示すタイミング
チャートを参照しながら説明する。まず、時刻ｔ０にア
ドレスＡ０〜Ａ１９が確定すると、ページアドレスＡ２
〜Ａ１９で指定されるページＰhの最初の１ワード分の
データを読み出す。この最初のデータの読み出しは、以
下のように、通常のランダムアクセスモードと同様に行
われる。
０に示す回路の動作について、図１１に示すタイミング
チャートを参照しながら説明する。まず、時刻ｔ０にア
ドレスＡ０〜Ａ１９が確定すると、ページアドレスＡ２
〜Ａ１９で指定されるページＰhの最初の１ワード分の
データを読み出す。この最初のデータの読み出しは、以
下のように、通常のランダムアクセスモードと同様に行
われる。
【００１３】時刻ｔ０において行アドレスＡ７〜Ａ１９
が確定することにより上述の行選択手段により、メモリ
セルアレイＭＡ０〜ＭＡ１５を貫く１本のワード線がア
クティブ（ハイレベル）となる。一方、同時刻に列アド
レスＡ２〜Ａ６が確定することにより上述の列選択手段
により、列選択信号ＣＳ０〜ＣＳ３１の何れか１本がア
クティブとなる。そして、このアクティブとなった列選
択信号が与えられるカラムデコーダＹＤＥＣの４個の列
選択ＭＯＳトランジスタが同時に“オン”となり、この
列選択ＭＯＳトランジスタに接続された４本のビット線
が選択される。
が確定することにより上述の行選択手段により、メモリ
セルアレイＭＡ０〜ＭＡ１５を貫く１本のワード線がア
クティブ（ハイレベル）となる。一方、同時刻に列アド
レスＡ２〜Ａ６が確定することにより上述の列選択手段
により、列選択信号ＣＳ０〜ＣＳ３１の何れか１本がア
クティブとなる。そして、このアクティブとなった列選
択信号が与えられるカラムデコーダＹＤＥＣの４個の列
選択ＭＯＳトランジスタが同時に“オン”となり、この
列選択ＭＯＳトランジスタに接続された４本のビット線
が選択される。
【００１４】次に、この選択された４本のビット線とア
クティブとなった１本のワード線との交点に位置する４
個のメモリセルのデータ信号が、カラムデコーダＹＤＥ
Ｃを介してセンスアンプＳＡ０〜ＳＡ３にそれぞれ入力
され、時刻ｔ１において各センスアンプの出力Ｄ０Ｓ０
〜Ｄ０Ｓ３が確定し、ページアドレスＡ２〜Ａ１９によ
り指定された１ページ分のワードデータが準備される。
クティブとなった１本のワード線との交点に位置する４
個のメモリセルのデータ信号が、カラムデコーダＹＤＥ
Ｃを介してセンスアンプＳＡ０〜ＳＡ３にそれぞれ入力
され、時刻ｔ１において各センスアンプの出力Ｄ０Ｓ０
〜Ｄ０Ｓ３が確定し、ページアドレスＡ２〜Ａ１９によ
り指定された１ページ分のワードデータが準備される。
【００１５】次に、ページ内アドレスＡ０，Ａ１に従
い、ページモードデコーダＰＭＤからの信号Ｐ０〜Ｐ３
の何れか１つがアクティブとなって、セレクタＳＥＬが
センスアンプの出力Ｄ０Ｓ０〜Ｄ０Ｓ３の何れか１つを
選択し、時刻ｔ２においてページＰhの第１ワードデー
タＷ０（Ｄ０〜Ｄ１５）が出力される。その後、時刻ｔ
３にてページ内アドレスＡ０，Ａ１が変化すると、セレ
クタＳＥＬは選択するセンスアンプの出力を変え、時刻
ｔ４において出力回路ＯＢがページＰhの第２ワードＷ
１を出力する。以下、同様に、ページ内アドレスＡ０，
Ａ１が順次変化して、第４ワードＷ３まで連続的に出力
される。
い、ページモードデコーダＰＭＤからの信号Ｐ０〜Ｐ３
の何れか１つがアクティブとなって、セレクタＳＥＬが
センスアンプの出力Ｄ０Ｓ０〜Ｄ０Ｓ３の何れか１つを
選択し、時刻ｔ２においてページＰhの第１ワードデー
タＷ０（Ｄ０〜Ｄ１５）が出力される。その後、時刻ｔ
３にてページ内アドレスＡ０，Ａ１が変化すると、セレ
クタＳＥＬは選択するセンスアンプの出力を変え、時刻
ｔ４において出力回路ＯＢがページＰhの第２ワードＷ
１を出力する。以下、同様に、ページ内アドレスＡ０，
Ａ１が順次変化して、第４ワードＷ３まで連続的に出力
される。
【００１６】次に、ページアドレスＡ２〜Ａ１９が変化
して、次のページＰh+1をアクセスする場合、同様に、
このページＰh+1の第１ワードのみランダムアクセスモ
ードと同様にアクセスされ、以下、ページ内アドレスＡ
０，Ａ１に従ってページＰh+1の他のワードを高速に読
み出す。ここで、第２ワードＷ１から第４ワードＷ３を
読み出す場合、セレクタＳＥＬが、予め第１ワードの読
み出しと同時に読み出されてセンスアンプＳＡ１〜ＳＡ
３の出力に準備されたデータＤ０Ｂ１〜Ｄ０Ｂ３を選択
して出力する。このため、アクセスの度にメモリセルか
ら微弱なデータ信号を読み出して出力するランダムアク
セスに比較して、短時間で出力データを確定させること
ができ、高速な読み出しが可能となる。
して、次のページＰh+1をアクセスする場合、同様に、
このページＰh+1の第１ワードのみランダムアクセスモ
ードと同様にアクセスされ、以下、ページ内アドレスＡ
０，Ａ１に従ってページＰh+1の他のワードを高速に読
み出す。ここで、第２ワードＷ１から第４ワードＷ３を
読み出す場合、セレクタＳＥＬが、予め第１ワードの読
み出しと同時に読み出されてセンスアンプＳＡ１〜ＳＡ
３の出力に準備されたデータＤ０Ｂ１〜Ｄ０Ｂ３を選択
して出力する。このため、アクセスの度にメモリセルか
ら微弱なデータ信号を読み出して出力するランダムアク
セスに比較して、短時間で出力データを確定させること
ができ、高速な読み出しが可能となる。
【００１７】ところで、マスクＲＯＭのような読み出し
専用メモリにおける製品歩留まりの向上を図るため、特
開平６−７６５９１号公報に開示されているように、欠
陥ビットを救済するための冗長回路を備えたものがあ
る。図１２は、このようなＲＯＭの構成を説明するため
のブロック図である。このＲＯＭ２００Ａは、冗長回路
ＲＤＮを備え、メモリアレイから読み出されたデータが
含む欠陥ビットを救済する。
専用メモリにおける製品歩留まりの向上を図るため、特
開平６−７６５９１号公報に開示されているように、欠
陥ビットを救済するための冗長回路を備えたものがあ
る。図１２は、このようなＲＯＭの構成を説明するため
のブロック図である。このＲＯＭ２００Ａは、冗長回路
ＲＤＮを備え、メモリアレイから読み出されたデータが
含む欠陥ビットを救済する。
【００１８】ここで、冗長回路ＲＤＮは、欠陥ビットが
存在するアドレスを格納すると共に該欠陥ビットが存在
するアドレスのアクセスを検出する検出部Ａと、欠陥ビ
ットの出力ビット位置情報を記憶すると共に検出部Ａの
検出結果に基づき出力ビット位置情報を出力する置換ビ
ット格納部Ｃと、置換データを記憶すると共に前記検出
結果に基づき置換データを出力する置換セルデータ記憶
部Ｂとを有して構成されている。
存在するアドレスを格納すると共に該欠陥ビットが存在
するアドレスのアクセスを検出する検出部Ａと、欠陥ビ
ットの出力ビット位置情報を記憶すると共に検出部Ａの
検出結果に基づき出力ビット位置情報を出力する置換ビ
ット格納部Ｃと、置換データを記憶すると共に前記検出
結果に基づき置換データを出力する置換セルデータ記憶
部Ｂとを有して構成されている。
【００１９】以下、冗長回路ＲＤＮによる欠陥ビットの
救済について説明する。まず、メモリテスタを用いたプ
ロービング試験などにより欠陥ビットが属するアドレス
及び出力データＤ０〜Ｄ１５における欠陥ビットのビッ
ト位置（出力ビット位置情報）を予め特定しておく。デ
ータの読み出し動作において、置換バンクアドレス格納
部Ａが欠陥アドレスを検出すると、これを受けて置換ビ
ット格納部Ｃ及び置換セルデータ記憶部Ｂがそれぞれ出
力ビット位置情報ＲＤ０〜ＲＤ１５及び置換データＲＤ
ＡＴを出力する。
救済について説明する。まず、メモリテスタを用いたプ
ロービング試験などにより欠陥ビットが属するアドレス
及び出力データＤ０〜Ｄ１５における欠陥ビットのビッ
ト位置（出力ビット位置情報）を予め特定しておく。デ
ータの読み出し動作において、置換バンクアドレス格納
部Ａが欠陥アドレスを検出すると、これを受けて置換ビ
ット格納部Ｃ及び置換セルデータ記憶部Ｂがそれぞれ出
力ビット位置情報ＲＤ０〜ＲＤ１５及び置換データＲＤ
ＡＴを出力する。
【００２０】一方、欠陥アドレスで指定されるメモリセ
ルアレイから読み出されたデータは、センスアンプＡＭ
Ｐで検知増幅されてスイッチＳＴに与えられる。スイッ
チＳＴは、置換ビット格納部Ｃからの出力ビット位置情
報ＲＤ０〜ＲＤ１５に基づき置換セルデータ記憶部Ｂか
らの置換データＲＤＡＴを選択して出力回路ＯＢを介し
て出力データＤ０（〜Ｄ１５）として出力する。以上に
より、欠陥ビットからのデータが置換データに置き換え
られて、欠陥が救済される。
ルアレイから読み出されたデータは、センスアンプＡＭ
Ｐで検知増幅されてスイッチＳＴに与えられる。スイッ
チＳＴは、置換ビット格納部Ｃからの出力ビット位置情
報ＲＤ０〜ＲＤ１５に基づき置換セルデータ記憶部Ｂか
らの置換データＲＤＡＴを選択して出力回路ＯＢを介し
て出力データＤ０（〜Ｄ１５）として出力する。以上に
より、欠陥ビットからのデータが置換データに置き換え
られて、欠陥が救済される。
【００２１】上述のビット線が階層化されたメモリセル
アレイでは、１個の欠陥ビットの存在により、この欠陥
ビットと共に同一の副ビット線に接続される他のメモリ
セルの読み出しが阻害される。従って、同一の副ビット
線に接続されるメモリセル群（後述のバンク）を単位と
して救済することにより、効率的に冗長回路を構成する
ことができる。ここで、同一の副ビット線に共通に接続
されるメモリセル群をバンク（図１２において破線で囲
むメモリセルの集合）と定義する。図１２に示す例で
は、このバンクは、列アドレスＡ０〜Ａ６及び行アドレ
スＡ１１〜Ａ１９（以下、「バンクアドレス」という）
により特定される。
アレイでは、１個の欠陥ビットの存在により、この欠陥
ビットと共に同一の副ビット線に接続される他のメモリ
セルの読み出しが阻害される。従って、同一の副ビット
線に接続されるメモリセル群（後述のバンク）を単位と
して救済することにより、効率的に冗長回路を構成する
ことができる。ここで、同一の副ビット線に共通に接続
されるメモリセル群をバンク（図１２において破線で囲
むメモリセルの集合）と定義する。図１２に示す例で
は、このバンクは、列アドレスＡ０〜Ａ６及び行アドレ
スＡ１１〜Ａ１９（以下、「バンクアドレス」という）
により特定される。
【００２２】以下、上述のバンクから構成されて階層化
されたメモリセルアレイＭＡ０〜ＭＡ１５を有するマス
クＲＯＭの欠陥救済の仕方について簡単に説明する。ま
ず、メモリテスタを用いたプロービング試験などにより
欠陥ビットが属するバンクのバンクアドレス及び出力ビ
ット位置情報を予め特定し、欠陥ビットが存在するバン
クアドレスを置換バンクアドレス格納部Ａに記憶させ、
また欠陥ビットの出力ビット位置情報を置換ビット格納
部Ｃに記憶させ、さらに当該バンクの置換データを置換
セルデータ記憶部Ｂに記憶させて、冗長回路ＲＤＮをプ
ログラムする。
されたメモリセルアレイＭＡ０〜ＭＡ１５を有するマス
クＲＯＭの欠陥救済の仕方について簡単に説明する。ま
ず、メモリテスタを用いたプロービング試験などにより
欠陥ビットが属するバンクのバンクアドレス及び出力ビ
ット位置情報を予め特定し、欠陥ビットが存在するバン
クアドレスを置換バンクアドレス格納部Ａに記憶させ、
また欠陥ビットの出力ビット位置情報を置換ビット格納
部Ｃに記憶させ、さらに当該バンクの置換データを置換
セルデータ記憶部Ｂに記憶させて、冗長回路ＲＤＮをプ
ログラムする。
【００２３】このように冗長回路ＲＤＮをプログラムし
た場合、読み出し動作において、外部から与えられたア
ドレスが置換バンクアドレス格納部Ａに記憶されている
バンクアドレスに一致すると、置換セルデータ記憶部Ｂ
に記憶されている置換データの内、アクティブとなった
ワード線に対応するメモリセルの置換データＲＤＡＴが
読み出され、当該置換データＲＤＡＴにより置換ビット
格納部Ｃからの出力ビット位置情報ＲＤ０〜ＲＤ１５で
特定されるメモリセルアレイからのビットデータＭＤＡ
Ｔ０〜ＭＤＡＴ１５が置換される。
た場合、読み出し動作において、外部から与えられたア
ドレスが置換バンクアドレス格納部Ａに記憶されている
バンクアドレスに一致すると、置換セルデータ記憶部Ｂ
に記憶されている置換データの内、アクティブとなった
ワード線に対応するメモリセルの置換データＲＤＡＴが
読み出され、当該置換データＲＤＡＴにより置換ビット
格納部Ｃからの出力ビット位置情報ＲＤ０〜ＲＤ１５で
特定されるメモリセルアレイからのビットデータＭＤＡ
Ｔ０〜ＭＤＡＴ１５が置換される。
【００２４】なお、ここではＮＯＲ型セルアレイ構造の
マスクＲＯＭについて説明したが、ＮＡＮＤ型セルアレ
イ構造のマスクＲＯＭでも直列に接続された一連のメモ
リセル群を単位とすることにより同様に救済することが
できる。
マスクＲＯＭについて説明したが、ＮＡＮＤ型セルアレ
イ構造のマスクＲＯＭでも直列に接続された一連のメモ
リセル群を単位とすることにより同様に救済することが
できる。
【００２５】
【発明が解決しようとする課題】しかしながら、上述の
従来の半導体記憶装置によれば、欠陥ビットを救済する
場合、一連の冗長回路ＲＤＮの動作に時間を要し、置換
データの読み出し時間がページモードのアクセス時間よ
り長くなる。このため、ページモード時に冗長回路ＲＤ
Ｎが動作すると、この影響を受けて、ページモードのア
クセス時間が遅くなる。
従来の半導体記憶装置によれば、欠陥ビットを救済する
場合、一連の冗長回路ＲＤＮの動作に時間を要し、置換
データの読み出し時間がページモードのアクセス時間よ
り長くなる。このため、ページモード時に冗長回路ＲＤ
Ｎが動作すると、この影響を受けて、ページモードのア
クセス時間が遅くなる。
【００２６】また、冗長回路ＲＤＮの動作の影響を避け
るために、アクセス時間が通常のランダムアクセスと同
様に遅くなるページの変更時にのみ、冗長回路ＲＤＮを
動作させて欠陥ビットを救済するように構成した場合、
１ページに含まれる全ワードが置換の対象となるため、
冗長回路の規模が極めて大きくなると共に、多ビットの
置換が困難となり、効果的な救済が困難となる。
るために、アクセス時間が通常のランダムアクセスと同
様に遅くなるページの変更時にのみ、冗長回路ＲＤＮを
動作させて欠陥ビットを救済するように構成した場合、
１ページに含まれる全ワードが置換の対象となるため、
冗長回路の規模が極めて大きくなると共に、多ビットの
置換が困難となり、効果的な救済が困難となる。
【００２７】本発明は、このような問題に鑑みてなされ
たものであり、ページモードなどの高速読み出しモード
でのアクセス時間を犠牲にすることなく、しかもビット
線を階層化して構成されたメモリセルアレイの欠陥ビッ
トを有効に救済することができる半導体記憶装置を提供
することを課題とする。
たものであり、ページモードなどの高速読み出しモード
でのアクセス時間を犠牲にすることなく、しかもビット
線を階層化して構成されたメモリセルアレイの欠陥ビッ
トを有効に救済することができる半導体記憶装置を提供
することを課題とする。
【００２８】
【課題を解決するための手段】本発明は、前記課題を解
決達成するため、以下の構成を有する。本発明に係る半
導体記憶装置は、予めメモリセルアレイから１群の複数
のワードデータを読み出し、該複数のワードデータを時
分割して連続的に出力するモードを備えた半導体記憶装
置であって、前記複数のワードデータを時分割して連続
的に出力するに際し、前記ワードデータを単位として前
記複数のワードデータのそれぞれに存在する欠陥ビット
のビットデータを置換データに置き換えて前記複数のワ
ードデータを再構成する冗長手段を備えたことを特徴と
する半導体記憶装置の構成を有する。
決達成するため、以下の構成を有する。本発明に係る半
導体記憶装置は、予めメモリセルアレイから１群の複数
のワードデータを読み出し、該複数のワードデータを時
分割して連続的に出力するモードを備えた半導体記憶装
置であって、前記複数のワードデータを時分割して連続
的に出力するに際し、前記ワードデータを単位として前
記複数のワードデータのそれぞれに存在する欠陥ビット
のビットデータを置換データに置き換えて前記複数のワ
ードデータを再構成する冗長手段を備えたことを特徴と
する半導体記憶装置の構成を有する。
【００２９】本発明に係る半導体記憶装置は、予めメモ
リセルアレイから１ページ分の複数のワードデータを読
み出し、該複数のワードデータを時分割して連続的に出
力するページモードを備えた半導体記憶装置であって、
前記複数のワードデータのそれぞれに対して欠陥ビット
を救済する複数の冗長回路を備え、該冗長回路は、前記
欠陥ビットのページアドレス情報を記憶すると共に該欠
陥ビットが存在するページのアクセスを検出する検出部
と、前記欠陥ビットの出力ビット位置情報を記憶すると
共に前記検出部の検出結果に基づき該出力ビット位置情
報を出力するビット情報記憶部と、置換データを記憶す
ると共に前記検出結果に基づき該置換データを出力する
置換データ記憶部とを有してなり、前記複数のワードデ
ータを時分割して連続的に出力するに際し、前記出力ビ
ット位置情報により特定される前記欠陥ビットのビット
データを前記置換データに置き換えて前記複数のワード
データを再構成することを特徴とする半導体記憶装置の
構成を有する。
リセルアレイから１ページ分の複数のワードデータを読
み出し、該複数のワードデータを時分割して連続的に出
力するページモードを備えた半導体記憶装置であって、
前記複数のワードデータのそれぞれに対して欠陥ビット
を救済する複数の冗長回路を備え、該冗長回路は、前記
欠陥ビットのページアドレス情報を記憶すると共に該欠
陥ビットが存在するページのアクセスを検出する検出部
と、前記欠陥ビットの出力ビット位置情報を記憶すると
共に前記検出部の検出結果に基づき該出力ビット位置情
報を出力するビット情報記憶部と、置換データを記憶す
ると共に前記検出結果に基づき該置換データを出力する
置換データ記憶部とを有してなり、前記複数のワードデ
ータを時分割して連続的に出力するに際し、前記出力ビ
ット位置情報により特定される前記欠陥ビットのビット
データを前記置換データに置き換えて前記複数のワード
データを再構成することを特徴とする半導体記憶装置の
構成を有する。
【００３０】本発明に係る半導体記憶装置は、複数のワ
ードデータの同一ビットの各ビットデータを並列的に検
知するセンスアンプ群を備え、該センスアンプ群の前段
側に、出力ビット位置情報により特定される各ワードデ
ータの欠陥ビットのビットデータを置換データに並列的
に置き換えて前記複数のワードデータを再構成して前記
センスアンプ群に出力する手段を備えたことを特徴とす
る請求項２に記載の半導体記憶装置の構成を有する。
ードデータの同一ビットの各ビットデータを並列的に検
知するセンスアンプ群を備え、該センスアンプ群の前段
側に、出力ビット位置情報により特定される各ワードデ
ータの欠陥ビットのビットデータを置換データに並列的
に置き換えて前記複数のワードデータを再構成して前記
センスアンプ群に出力する手段を備えたことを特徴とす
る請求項２に記載の半導体記憶装置の構成を有する。
【００３１】本発明に係る半導体記憶装置は、複数のワ
ードデータの同一ビットの各ビットデータを時分割して
連続的に検知するセンスアンプを備え、該センスアンプ
の後段側に、出力ビット位置情報及びページ内アドレス
情報により特定されるワードデータの欠陥ビットのビッ
トデータを置換データに置き換えて複数のワードデータ
を再構成する手段を備えたことを特徴とする請求項２に
記載の半導体記憶装置の構成を有する。
ードデータの同一ビットの各ビットデータを時分割して
連続的に検知するセンスアンプを備え、該センスアンプ
の後段側に、出力ビット位置情報及びページ内アドレス
情報により特定されるワードデータの欠陥ビットのビッ
トデータを置換データに置き換えて複数のワードデータ
を再構成する手段を備えたことを特徴とする請求項２に
記載の半導体記憶装置の構成を有する。
【００３２】本発明に係る半導体記憶装置は、置換デー
タ記憶部は、１バンクを構成する複数のメモリセルに記
憶されるバンクデータを単位として置換データを記憶す
ることを特徴とする請求項２から４の何れか１項に記載
の半導体記憶装置の構成を有する。
タ記憶部は、１バンクを構成する複数のメモリセルに記
憶されるバンクデータを単位として置換データを記憶す
ることを特徴とする請求項２から４の何れか１項に記載
の半導体記憶装置の構成を有する。
【００３３】以下、本発明の作用について述べる。本発
明に係る半導体記憶装置によれば、冗長手段が、ワード
データを単位として、予めメモリセルアレイから読み出
された１群の複数のワードデータのそれぞれに対して、
欠陥ビットのビットデータを置換データに置き換えて、
前記複数のワードデータを再構成する。そして、再構成
された複数のワードデータはページの内部を指定するア
ドレスに従って時分割されて連続的に出力される。
明に係る半導体記憶装置によれば、冗長手段が、ワード
データを単位として、予めメモリセルアレイから読み出
された１群の複数のワードデータのそれぞれに対して、
欠陥ビットのビットデータを置換データに置き換えて、
前記複数のワードデータを再構成する。そして、再構成
された複数のワードデータはページの内部を指定するア
ドレスに従って時分割されて連続的に出力される。
【００３４】本発明に係る半導体記憶装置によれば、冗
長回路を構成する検出部が欠陥ビットのページのアクセ
スを検出すると、ビット情報記憶部が、欠陥ビットの出
力ビット位置情報を出力すると共に、置換データ記憶部
が置換データを出力する。そして、１ページを構成する
ワードデータを単位として、予めメモリセルアレイから
読み出された複数のワードデータのそれぞれに対し、出
力ビット位置情報に従って欠陥ビットデータを置換デー
タに置き換えて、複数のワードデータを再構成する。そ
して、再構成されたワードデータをページの内部を指定
するアドレスに従って時分割して連続的に出力する。
長回路を構成する検出部が欠陥ビットのページのアクセ
スを検出すると、ビット情報記憶部が、欠陥ビットの出
力ビット位置情報を出力すると共に、置換データ記憶部
が置換データを出力する。そして、１ページを構成する
ワードデータを単位として、予めメモリセルアレイから
読み出された複数のワードデータのそれぞれに対し、出
力ビット位置情報に従って欠陥ビットデータを置換デー
タに置き換えて、複数のワードデータを再構成する。そ
して、再構成されたワードデータをページの内部を指定
するアドレスに従って時分割して連続的に出力する。
【００３５】本発明に係る半導体記憶装置によれば、出
力ビット位置情報により特定される各ワードデータの欠
陥ビットのビットデータを置換データに並列的に置き換
えて複数のワードデータを再構成してから、センスアン
プ群に出力する。このセンスアンプ群は、複数のワード
データの各ビットデータを並列的に検知増幅する。そし
て、検知増幅された複数のワードデータをページの内部
を指定するアドレスに従って時分割して連続的に出力す
る。
力ビット位置情報により特定される各ワードデータの欠
陥ビットのビットデータを置換データに並列的に置き換
えて複数のワードデータを再構成してから、センスアン
プ群に出力する。このセンスアンプ群は、複数のワード
データの各ビットデータを並列的に検知増幅する。そし
て、検知増幅された複数のワードデータをページの内部
を指定するアドレスに従って時分割して連続的に出力す
る。
【００３６】本発明に係る半導体記憶装置によれば、予
め読み出された１ページ分の複数のワードデータの何れ
かを選択してセンスアンプにより検知増幅する。この検
知増幅されたビットデータを出力ビット位置情報に基づ
いて置換データに置き換えて、複数のワードデータを再
構成する。
め読み出された１ページ分の複数のワードデータの何れ
かを選択してセンスアンプにより検知増幅する。この検
知増幅されたビットデータを出力ビット位置情報に基づ
いて置換データに置き換えて、複数のワードデータを再
構成する。
【００３７】本発明に係る半導体記憶装置によれば、置
換データ記憶部は、１バンクを単位として置換データを
記憶し、バンクを単位としてメモリセルアレイの欠陥ビ
ットを置き換える。従って、メモリセル同士がビット線
を介して直接的に接続される最小の単位で置き換えが行
われて救済される。
換データ記憶部は、１バンクを単位として置換データを
記憶し、バンクを単位としてメモリセルアレイの欠陥ビ
ットを置き換える。従って、メモリセル同士がビット線
を介して直接的に接続される最小の単位で置き換えが行
われて救済される。
【００３８】
【発明の実施の形態】以下、図を参照しながら本発明の
第１の実施形態に係る半導体記憶装置について説明す
る。なお、各図において、共通する要素または相当する
要素には同一符号を付して、重複する説明を省略する。
また、以下の説明において、各符号を構成する添字
「ｍ」はメモリセルアレイの配列（出力データのビット
数）に対応するものとし、添字「ｎ」はメモリセルアレ
イＭＡｍにおいて同時に選択されるビット線（１ページ
のワード数）に対応するものとする。
第１の実施形態に係る半導体記憶装置について説明す
る。なお、各図において、共通する要素または相当する
要素には同一符号を付して、重複する説明を省略する。
また、以下の説明において、各符号を構成する添字
「ｍ」はメモリセルアレイの配列（出力データのビット
数）に対応するものとし、添字「ｎ」はメモリセルアレ
イＭＡｍにおいて同時に選択されるビット線（１ページ
のワード数）に対応するものとする。
【００３９】図１に示す本装置は、前述の図９に示す構
成において、更に１ページを構成する４ワード分のデー
タのそれぞれに存在する欠陥ビットを救済するための４
基の冗長回路ＲＤＮｎ（ｎ＝０〜３、以下同じ）を備え
ると共に、各メモリアレイＭＡｍ（ｍ＝０〜１５、以下
同じ）ごとに、各センスアンプＳＡｎの出力データＤｍ
Ｓｎを冗長回路ＲＤＮｎが出力する置換データＲＤＡＴ
ｎに置き換えるためのスイッチＳＷｎを備える。
成において、更に１ページを構成する４ワード分のデー
タのそれぞれに存在する欠陥ビットを救済するための４
基の冗長回路ＲＤＮｎ（ｎ＝０〜３、以下同じ）を備え
ると共に、各メモリアレイＭＡｍ（ｍ＝０〜１５、以下
同じ）ごとに、各センスアンプＳＡｎの出力データＤｍ
Ｓｎを冗長回路ＲＤＮｎが出力する置換データＲＤＡＴ
ｎに置き換えるためのスイッチＳＷｎを備える。
【００４０】本装置が備えるメモリセルアレイＭＡｍ
は、図１２に示すものと同様に階層化されており、副ビ
ット線を共通にするメモリセル群を単位としたバンクに
区分されている。各バンクはバンクアドレスにより指定
され、このバンクアドレスは、ページアドレスＡ２〜Ａ
６，Ａ１１〜Ａ１９と、ページ内アドレスＡ０，Ａ１と
からなる。ページとバンクとの関係については後述す
る。
は、図１２に示すものと同様に階層化されており、副ビ
ット線を共通にするメモリセル群を単位としたバンクに
区分されている。各バンクはバンクアドレスにより指定
され、このバンクアドレスは、ページアドレスＡ２〜Ａ
６，Ａ１１〜Ａ１９と、ページ内アドレスＡ０，Ａ１と
からなる。ページとバンクとの関係については後述す
る。
【００４１】ここで、図１に示す冗長回路ＲＤＮｎは、
１ページを構成する第１〜第４ワードデータに対して設
けられており、図２に示すように、欠陥ビットが存在す
る欠陥ページアドレスを格納すると共にアドレスＡ２〜
Ａ６，Ａ１１〜Ａ１９から欠陥ページアドレスのアクセ
スを検出して置換ページ指定情報ＲＰＧを出力する置換
ページアドレス格納部ＲＡと、欠陥ビットが存在するバ
ンクを単位として置換データを記憶すると共に前記検出
結果に基づきアドレスＡ７〜Ａ１０が指定する置換デー
タＲＤＡＴｎを出力する置換セルデータ記憶部ＲＢと、
１６ビットの出力データＤ０〜Ｄ１５における欠陥ビッ
トの位置を指定する出力ビット位置情報ＲＤｍを記憶す
ると共に置換ページアドレス格納部ＲＡの検出結果に基
づきこれを出力する置換ビット格納部ＲＣとから構成さ
れる。
１ページを構成する第１〜第４ワードデータに対して設
けられており、図２に示すように、欠陥ビットが存在す
る欠陥ページアドレスを格納すると共にアドレスＡ２〜
Ａ６，Ａ１１〜Ａ１９から欠陥ページアドレスのアクセ
スを検出して置換ページ指定情報ＲＰＧを出力する置換
ページアドレス格納部ＲＡと、欠陥ビットが存在するバ
ンクを単位として置換データを記憶すると共に前記検出
結果に基づきアドレスＡ７〜Ａ１０が指定する置換デー
タＲＤＡＴｎを出力する置換セルデータ記憶部ＲＢと、
１６ビットの出力データＤ０〜Ｄ１５における欠陥ビッ
トの位置を指定する出力ビット位置情報ＲＤｍを記憶す
ると共に置換ページアドレス格納部ＲＡの検出結果に基
づきこれを出力する置換ビット格納部ＲＣとから構成さ
れる。
【００４２】また、図１に示すスイッチ回路ＳＷｎは、
入力アドレスのページ指定が置換ページアドレス格納部
に格納されている欠陥ページアドレスに一致する場合
に、冗長回路ＲＤＮｎからの出力ビット位置情報ＲＤｍ
に従って、センスアンプＳＡｎが出力するページデータ
ＤｍＳｎを置換データＲＤＡＴｎに置換する。ここで、
スイッチＳＷｎは、図３（ａ）に示すように、出力ビッ
ト位置情報ＲＤｍを反転させるインバータＩＮＶと、出
力ビット位置情報ＲＤｍをゲートに入力するトランジス
タＴ１と、出力ビット位置情報ＲＤｍの反転信号をゲー
トに入力するトランジスタＴ２とを備え、これらトラン
ジスタＴ１及びＴ２のそれぞれの一端側には置換データ
ＲＤＡＴｎ及びセンスアンプ出力ＤｍＳｎが与えられ、
他端側は共通に接続されて出力部となる。
入力アドレスのページ指定が置換ページアドレス格納部
に格納されている欠陥ページアドレスに一致する場合
に、冗長回路ＲＤＮｎからの出力ビット位置情報ＲＤｍ
に従って、センスアンプＳＡｎが出力するページデータ
ＤｍＳｎを置換データＲＤＡＴｎに置換する。ここで、
スイッチＳＷｎは、図３（ａ）に示すように、出力ビッ
ト位置情報ＲＤｍを反転させるインバータＩＮＶと、出
力ビット位置情報ＲＤｍをゲートに入力するトランジス
タＴ１と、出力ビット位置情報ＲＤｍの反転信号をゲー
トに入力するトランジスタＴ２とを備え、これらトラン
ジスタＴ１及びＴ２のそれぞれの一端側には置換データ
ＲＤＡＴｎ及びセンスアンプ出力ＤｍＳｎが与えられ、
他端側は共通に接続されて出力部となる。
【００４３】このトランジスタＴ１及びＴ２は、出力ビ
ット位置情報ＲＤｍに基づいて相補的に導通し、出力ビ
ット位置情報ＲＤｍが“１”のとき、置換データＲＤＡ
ＴｎをデータＤｍＷｎとして通過させ、また、出力ビッ
ト位置情報ＲＤｍが“０”のとき、センスアンプ出力Ｄ
ｍＳｎをデータＤｍＷｎとして通過させる。さらに、図
１に示すセレクタＳＥＬは、図３（ｂ）に示すようにペ
ージモードデコーダＰＭＤからの信号Ｐ０〜Ｐ３に基づ
いて択一的に導通するトランジスタＴ１０〜Ｔ１３から
なり、導通するトランジスタを介してデータＤｍＷ０〜
ＤｍＷ３の何れかを選択して出力するように構成されて
いる。
ット位置情報ＲＤｍに基づいて相補的に導通し、出力ビ
ット位置情報ＲＤｍが“１”のとき、置換データＲＤＡ
ＴｎをデータＤｍＷｎとして通過させ、また、出力ビッ
ト位置情報ＲＤｍが“０”のとき、センスアンプ出力Ｄ
ｍＳｎをデータＤｍＷｎとして通過させる。さらに、図
１に示すセレクタＳＥＬは、図３（ｂ）に示すようにペ
ージモードデコーダＰＭＤからの信号Ｐ０〜Ｐ３に基づ
いて択一的に導通するトランジスタＴ１０〜Ｔ１３から
なり、導通するトランジスタを介してデータＤｍＷ０〜
ＤｍＷ３の何れかを選択して出力するように構成されて
いる。
【００４４】このように構成された本装置は、１ページ
分の複数のワードデータを時分割して連続的に出力する
に際し、冗長回路ＲＤＮｎが出力する出力ビット位置情
報ＲＤｍに基づいて欠陥を含むデータＤｍＳｎを置換デ
ータＲＤＡＴｎに置き換えて、複数のワードデータを再
構成するものであり、以下に欠陥ビットの救済に仕方に
ついて詳細に説明する。
分の複数のワードデータを時分割して連続的に出力する
に際し、冗長回路ＲＤＮｎが出力する出力ビット位置情
報ＲＤｍに基づいて欠陥を含むデータＤｍＳｎを置換デ
ータＲＤＡＴｎに置き換えて、複数のワードデータを再
構成するものであり、以下に欠陥ビットの救済に仕方に
ついて詳細に説明する。
【００４５】まず、前述の図９に示す従来の装置と同様
に動作して、行アドレスＡ７〜Ａ１９及び列アドレスＡ
２〜Ａ６に従って、１ページ分のワードデータを記憶す
る複数のメモリセルが同時に活性化され、これらのデー
タがセンスアンプＳＡｎの出力にビットデータＤｍＳｎ
として並列的に読み出される。ここで、外部から入力す
るページアドレスが置換ページアドレス格納部ＲＡに格
納されている欠陥ページアドレスと一致すると、置換ビ
ット格納部ＲＣは出力ビット位置情報ＲＤｍを出力し、
置換セルデータ記憶部ＲＢは置換データＲＤＡＴｎを出
力する。
に動作して、行アドレスＡ７〜Ａ１９及び列アドレスＡ
２〜Ａ６に従って、１ページ分のワードデータを記憶す
る複数のメモリセルが同時に活性化され、これらのデー
タがセンスアンプＳＡｎの出力にビットデータＤｍＳｎ
として並列的に読み出される。ここで、外部から入力す
るページアドレスが置換ページアドレス格納部ＲＡに格
納されている欠陥ページアドレスと一致すると、置換ビ
ット格納部ＲＣは出力ビット位置情報ＲＤｍを出力し、
置換セルデータ記憶部ＲＢは置換データＲＤＡＴｎを出
力する。
【００４６】次に、スイッチ回路ＳＷｎは、冗長回路Ｒ
ＤＮｎからの出力ビット位置情報ＲＤｍに基づいて、セ
ンスアンプＳＡｎの出力データＤｍＳｎを置換データＲ
ＤＡＴｎに置き換える。例えば、メモリセルアレイＭＡ
０に存在する欠陥ビットがページＰhを構成する第１ワ
ードデータの最下位ビットに欠陥を生じるものである場
合、スイッチＳＷ０は、冗長回路ＲＤＮ０から出力ビッ
ト位置情報ＲＤ０“１”を入力し、データＤｍＳｎを置
換データＲＤＡＴ０で置き換えてデータＤ０Ｗ０として
出力する。
ＤＮｎからの出力ビット位置情報ＲＤｍに基づいて、セ
ンスアンプＳＡｎの出力データＤｍＳｎを置換データＲ
ＤＡＴｎに置き換える。例えば、メモリセルアレイＭＡ
０に存在する欠陥ビットがページＰhを構成する第１ワ
ードデータの最下位ビットに欠陥を生じるものである場
合、スイッチＳＷ０は、冗長回路ＲＤＮ０から出力ビッ
ト位置情報ＲＤ０“１”を入力し、データＤｍＳｎを置
換データＲＤＡＴ０で置き換えてデータＤ０Ｗ０として
出力する。
【００４７】これにより、セレクタＳＥＬには、ページ
Ｐhの第１ワードの最下位ビットが再構成されてデータ
Ｄ０Ｗ０として与えられる。同様に、第２〜第４ワード
のビットデータも、出力ビット位置情報ＲＤ１〜ＲＤ３
に基づいて置換データＲＤＡＴ１〜ＲＤＡＴ３を用いて
再構成される。そして、ページ内アドレスＡ０，Ａ１に
従って、セレクタＳＥＬにより再構成して得られたデー
タＤ０Ｗ０〜Ｄ０Ｗ３が順次選択されて、出力回路Ｂ０
を介し出力データＤ０として連続的に出力される。本構
成の場合、各ワードについて１ビットの救済が可能であ
り、出力ビット位置情報ＲＤｍにより指定することによ
り、各ワードごとに任意のビットの救済が可能である。
Ｐhの第１ワードの最下位ビットが再構成されてデータ
Ｄ０Ｗ０として与えられる。同様に、第２〜第４ワード
のビットデータも、出力ビット位置情報ＲＤ１〜ＲＤ３
に基づいて置換データＲＤＡＴ１〜ＲＤＡＴ３を用いて
再構成される。そして、ページ内アドレスＡ０，Ａ１に
従って、セレクタＳＥＬにより再構成して得られたデー
タＤ０Ｗ０〜Ｄ０Ｗ３が順次選択されて、出力回路Ｂ０
を介し出力データＤ０として連続的に出力される。本構
成の場合、各ワードについて１ビットの救済が可能であ
り、出力ビット位置情報ＲＤｍにより指定することによ
り、各ワードごとに任意のビットの救済が可能である。
【００４８】次に、図４を参照して、バンクとページと
の関係について説明する。前述したように、バンクは、
同一の副ビット線に接続されるメモリセルのデータの集
合を意味し、ページは、ページアドレスによる１回のア
クセスでメモリセルアレイから同時に読み出されるデー
タの集合を意味するものである。同図に示すように、例
えばメモリセルアレイ上の或るページＰhを構成する各
ワードデータＷ０〜Ｗ３のそれぞれは、複数のバンクａ
０〜ａ３に分割されて冗長回路ＲＤＮ０〜ＲＤＮ３のそ
れぞれに格納されている。また、各バンクには、異なっ
たページを構成する複数のワードデータも存在してお
り、冗長回路ＲＤＮ０〜ＲＤＮ３は、バンクを単位とし
てページＰhの置換データＲＤＡＴｎを格納する。
の関係について説明する。前述したように、バンクは、
同一の副ビット線に接続されるメモリセルのデータの集
合を意味し、ページは、ページアドレスによる１回のア
クセスでメモリセルアレイから同時に読み出されるデー
タの集合を意味するものである。同図に示すように、例
えばメモリセルアレイ上の或るページＰhを構成する各
ワードデータＷ０〜Ｗ３のそれぞれは、複数のバンクａ
０〜ａ３に分割されて冗長回路ＲＤＮ０〜ＲＤＮ３のそ
れぞれに格納されている。また、各バンクには、異なっ
たページを構成する複数のワードデータも存在してお
り、冗長回路ＲＤＮ０〜ＲＤＮ３は、バンクを単位とし
てページＰhの置換データＲＤＡＴｎを格納する。
【００４９】なお、前述の図１に示す冗長回路ＲＤＮｎ
は、１ページ分の置換データをバンクを単位として格納
するものとしたが、例えば３ページ分の救済を行う場合
には、図４に示すように、冗長回路ＲＤＮ０〜ＲＤＮ３
を３バンク分のデータａ０〜ａ３，ｂ０〜ｂ３，ｃ０〜
ｃ３をそれぞれ格納するものとして構成すればよく、必
要に応じて拡張すればよい。
は、１ページ分の置換データをバンクを単位として格納
するものとしたが、例えば３ページ分の救済を行う場合
には、図４に示すように、冗長回路ＲＤＮ０〜ＲＤＮ３
を３バンク分のデータａ０〜ａ３，ｂ０〜ｂ３，ｃ０〜
ｃ３をそれぞれ格納するものとして構成すればよく、必
要に応じて拡張すればよい。
【００５０】次に、本発明の第２の実施形態に係る半導
体記憶装置ついて説明する。前述の図１に示す第１の実
施形態の装置は、各ワードに対応するセンスアンプＳＡ
０〜ＳＡ３に対応させて、スイッチ回路ＳＷ０〜ＳＷ３
を備え、これらスイッチ回路の出力をページ内アドレス
に従って選択するものであるが、本実施形態の装置は、
前述の図９に示す構成において、図１に示す冗長回路Ｒ
ＤＮ０〜ＲＤＮ３に加えて、本装置に特有なセレクタＲ
ＳＥＬ及びスイッチＲＳＷを備える。
体記憶装置ついて説明する。前述の図１に示す第１の実
施形態の装置は、各ワードに対応するセンスアンプＳＡ
０〜ＳＡ３に対応させて、スイッチ回路ＳＷ０〜ＳＷ３
を備え、これらスイッチ回路の出力をページ内アドレス
に従って選択するものであるが、本実施形態の装置は、
前述の図９に示す構成において、図１に示す冗長回路Ｒ
ＤＮ０〜ＲＤＮ３に加えて、本装置に特有なセレクタＲ
ＳＥＬ及びスイッチＲＳＷを備える。
【００５１】そして、本装置によれば、セレクタＲＳＥ
Ｌが、ページ内アドレスＡ０，Ａ１に従って冗長回路Ｒ
ＤＮ０〜ＲＤＮ３の何れかを選択して置換データＲＤＡ
Ｔｎ及び出力ビット位置情報ＲＤｍを出力する。そし
て、スイッチＲＳＷが、セレクタＲＳＥＬが選択した出
力ビット位置情報ＲＤｍに基づいて、セレクタＳＥＬに
より選択されたデータＤｍＳｎを置換データＲＤＡＴｎ
に置き換えて再構成する。
Ｌが、ページ内アドレスＡ０，Ａ１に従って冗長回路Ｒ
ＤＮ０〜ＲＤＮ３の何れかを選択して置換データＲＤＡ
Ｔｎ及び出力ビット位置情報ＲＤｍを出力する。そし
て、スイッチＲＳＷが、セレクタＲＳＥＬが選択した出
力ビット位置情報ＲＤｍに基づいて、セレクタＳＥＬに
より選択されたデータＤｍＳｎを置換データＲＤＡＴｎ
に置き換えて再構成する。
【００５２】上述した第１及び第２の実施形態の冗長回
路ＲＤＮｎを構成する置換ページアドレス格納部ＲＡ、
置換セルデータ記憶部ＲＢ、置換ビット格納部ＲＣの回
路例を図６〜図８にそれぞれ示す。図６に示す置換ペー
ジアドレス格納部ＲＡは、３ページ分のページアドレス
を格納して、そのページアドレスの入力を検出するもの
であって、ページアドレスＡ２〜Ａ６，Ａ１１〜Ａ１９
の正相信号ａ１〜ａ６，ａ１１〜ａ１９及び逆相信号ａ
１ｂ〜ａ６ｂ，ａ１１ｂ〜ａ１９ｂを生成するアドレス
デコーダＡＤと、３基のヒューズ回路ＦＣ１〜ＦＣ３を
備えて構成される。
路ＲＤＮｎを構成する置換ページアドレス格納部ＲＡ、
置換セルデータ記憶部ＲＢ、置換ビット格納部ＲＣの回
路例を図６〜図８にそれぞれ示す。図６に示す置換ペー
ジアドレス格納部ＲＡは、３ページ分のページアドレス
を格納して、そのページアドレスの入力を検出するもの
であって、ページアドレスＡ２〜Ａ６，Ａ１１〜Ａ１９
の正相信号ａ１〜ａ６，ａ１１〜ａ１９及び逆相信号ａ
１ｂ〜ａ６ｂ，ａ１１ｂ〜ａ１９ｂを生成するアドレス
デコーダＡＤと、３基のヒューズ回路ＦＣ１〜ＦＣ３を
備えて構成される。
【００５３】ここで、ヒューズ回路ＦＣ１〜ＦＣ３のそ
れぞれは、Ｐ型ＭＯＳトランジスタＰ１を負荷とし、こ
のトランジスタＰ１のドレインに一端を共通接続した２
８本のヒューズＦ１〜Ｆ２８と、これらヒューズＦ１〜
Ｆ２８のそれぞれの他端側と接地との間に接続されたＮ
型ＭＯＳトランジスタＮ１〜Ｎ２８と、Ｐ型ＭＯＳトラ
ンジスタＰ１とヒューズＦ１〜Ｆ２８との接続点Ｐに入
力が接続されたバッファＢｕとからなり、２８個のトラ
ンジスタＮ１〜Ｎ２８のゲートには、１４本のページア
ドレスＡ２〜Ａ６，Ａ１１〜Ａ１９の正相及び逆相信号
が与えられる。
れぞれは、Ｐ型ＭＯＳトランジスタＰ１を負荷とし、こ
のトランジスタＰ１のドレインに一端を共通接続した２
８本のヒューズＦ１〜Ｆ２８と、これらヒューズＦ１〜
Ｆ２８のそれぞれの他端側と接地との間に接続されたＮ
型ＭＯＳトランジスタＮ１〜Ｎ２８と、Ｐ型ＭＯＳトラ
ンジスタＰ１とヒューズＦ１〜Ｆ２８との接続点Ｐに入
力が接続されたバッファＢｕとからなり、２８個のトラ
ンジスタＮ１〜Ｎ２８のゲートには、１４本のページア
ドレスＡ２〜Ａ６，Ａ１１〜Ａ１９の正相及び逆相信号
が与えられる。
【００５４】次に、このような構成を有する置換ページ
アドレス格納部ＲＡに対して、第１ページ目の欠陥ペー
ジアドレスとして、アドレスＡ２のみが“１”であっ
て、他のアドレスＡ３〜Ａ６，Ａ１１〜Ａ１９が全て
“０”を格納し、このページアドレスを検出する場合に
ついて説明する。この場合、トランジスタＮ１〜Ｎ２８
のうちアドレスＡ２の正相が与えられるトランジスタに
接続されるヒューズのみをレーザー光を照射して切断
し、他のヒューズについては逆相のアドレスが与えられ
るトランジスタに接続されものを切断して、ページアド
レスをプログラム（格納）する。
アドレス格納部ＲＡに対して、第１ページ目の欠陥ペー
ジアドレスとして、アドレスＡ２のみが“１”であっ
て、他のアドレスＡ３〜Ａ６，Ａ１１〜Ａ１９が全て
“０”を格納し、このページアドレスを検出する場合に
ついて説明する。この場合、トランジスタＮ１〜Ｎ２８
のうちアドレスＡ２の正相が与えられるトランジスタに
接続されるヒューズのみをレーザー光を照射して切断
し、他のヒューズについては逆相のアドレスが与えられ
るトランジスタに接続されものを切断して、ページアド
レスをプログラム（格納）する。
【００５５】このようにプログラムする結果、アドレス
Ａ２のみが“１”となったときにのみ、切断されていな
いヒューズに接続されたトランジスタが全てオフ状態と
なって、接続点Ｐの電位がトランジスタＰ１により引き
上げられる結果、バッファＢｕがＲＰＧ１として“１”
を出力し、このページアドレスの検知を後段側の置換ビ
ット格納部ＲＣ及び置換セルデータ記憶部ＲＢに報知す
る。同様に、ヒューズ回路ＦＣ２及びＦＣ３のヒューズ
を選択的に切断することにより、計３ページ分のページ
アドレスを格納して、このアドレスを検出する。なお、
ヒューズ回路ＦＣ１（〜ＦＣ３）を適宜増やすことによ
り、検出するページ数を拡張することができる。
Ａ２のみが“１”となったときにのみ、切断されていな
いヒューズに接続されたトランジスタが全てオフ状態と
なって、接続点Ｐの電位がトランジスタＰ１により引き
上げられる結果、バッファＢｕがＲＰＧ１として“１”
を出力し、このページアドレスの検知を後段側の置換ビ
ット格納部ＲＣ及び置換セルデータ記憶部ＲＢに報知す
る。同様に、ヒューズ回路ＦＣ２及びＦＣ３のヒューズ
を選択的に切断することにより、計３ページ分のページ
アドレスを格納して、このアドレスを検出する。なお、
ヒューズ回路ＦＣ１（〜ＦＣ３）を適宜増やすことによ
り、検出するページ数を拡張することができる。
【００５６】また、図７に示す置換セルデータ記憶部Ｒ
Ｂは、アドレスＡ７〜Ａ１０に対応したバンクのデータ
をヒューズＤＦ１１〜ＤＦ１ｂにプログラムして格納す
るものであり、指定されたバンクのページが置換ページ
アドレス格納部ＲＡからのページ信号ＲＰＧ１〜ＲＰＧ
３により特定されると、トランジスタＴＣ１〜ＴＣ３の
何れかが導通して、それに接続されるヒューズにプログ
ラムされたデータが置換データＲＤＡＴとして出力され
る。
Ｂは、アドレスＡ７〜Ａ１０に対応したバンクのデータ
をヒューズＤＦ１１〜ＤＦ１ｂにプログラムして格納す
るものであり、指定されたバンクのページが置換ページ
アドレス格納部ＲＡからのページ信号ＲＰＧ１〜ＲＰＧ
３により特定されると、トランジスタＴＣ１〜ＴＣ３の
何れかが導通して、それに接続されるヒューズにプログ
ラムされたデータが置換データＲＤＡＴとして出力され
る。
【００５７】さらに、図８に示す置換ビット格納部ＲＣ
は、３ページ分の置換ビットをヒューズＢＦ１１〜ＢＦ
３１にプログラムして格納し、置換ページアドレス格納
部ＲＡからのページ信号ＲＰＧ１〜ＲＰＧ３により指定
されるページの置換ビット選択線ＲＤ０〜ＲＤ１５を出
力するものである。例えば、ヒューズＢＦ１１を切断し
た場合、置換ページ指定信号ＲＰＧ１がアクティブの
時、最下位ビットを指定する置換ビット選択線ＲＤ１が
アクティブになる。
は、３ページ分の置換ビットをヒューズＢＦ１１〜ＢＦ
３１にプログラムして格納し、置換ページアドレス格納
部ＲＡからのページ信号ＲＰＧ１〜ＲＰＧ３により指定
されるページの置換ビット選択線ＲＤ０〜ＲＤ１５を出
力するものである。例えば、ヒューズＢＦ１１を切断し
た場合、置換ページ指定信号ＲＰＧ１がアクティブの
時、最下位ビットを指定する置換ビット選択線ＲＤ１が
アクティブになる。
【００５８】上述した本実施形態の装置によれば、ヒュ
ーズに置換データ等をプログラムする構成を有する冗長
回路はメモリセルより応答速度が速いため、ランダムア
クセス時の主メモリのアクセス時間に対して、冗長回路
が格納する置換データのアクセス時間を短くすることは
容易である。従って、本装置の冗長はランダムアクセス
時間に影響を及ぼすことはない。
ーズに置換データ等をプログラムする構成を有する冗長
回路はメモリセルより応答速度が速いため、ランダムア
クセス時の主メモリのアクセス時間に対して、冗長回路
が格納する置換データのアクセス時間を短くすることは
容易である。従って、本装置の冗長はランダムアクセス
時間に影響を及ぼすことはない。
【００５９】また、ページアクセス時には、既に確定し
たセレクタＳＥＬの入力をページ内アドレスに応じて選
択して出力するため、ページアクセスの途中でメモリセ
ルからの読みだしや冗長回路からの置換データの読み出
しは起こらない。従って、冗長回路による欠陥ビットを
置き換え動作がページアクセス時間に影響を与えること
がない。
たセレクタＳＥＬの入力をページ内アドレスに応じて選
択して出力するため、ページアクセスの途中でメモリセ
ルからの読みだしや冗長回路からの置換データの読み出
しは起こらない。従って、冗長回路による欠陥ビットを
置き換え動作がページアクセス時間に影響を与えること
がない。
【００６０】以上、本発明の実施形態の説明にあたって
は、ページモードを例として詳細に説明したが、バース
トモードやシリアルモード等のように、本発明は、一群
のアドレスのデータを連続的に読み出す方式を採用する
半導体記憶装置に対して容易に適応が可能である。
は、ページモードを例として詳細に説明したが、バース
トモードやシリアルモード等のように、本発明は、一群
のアドレスのデータを連続的に読み出す方式を採用する
半導体記憶装置に対して容易に適応が可能である。
【００６１】
【発明の効果】以上の説明から明らかなように、本発明
によれば、以下のような効果を得ることができる。即
ち、１ページを構成するワードデータに対する置換デー
タが確定した状態で、連続アクセスするように構成した
ので、冗長回路の影響を排除してアクセスすることがで
きる。従って、アクセス時間が冗長回路の影響を受ける
ことなく、冗長回路による歩留まりの向上を図ることが
できる。
によれば、以下のような効果を得ることができる。即
ち、１ページを構成するワードデータに対する置換デー
タが確定した状態で、連続アクセスするように構成した
ので、冗長回路の影響を排除してアクセスすることがで
きる。従って、アクセス時間が冗長回路の影響を受ける
ことなく、冗長回路による歩留まりの向上を図ることが
できる。
【００６２】また、本発明によれば、バンクを単位とし
て置換するように構成したので、置換データとして欠陥
ビットの影響が及ぶ最小単位のメモリセル群に対するも
のを準備すればよく、冗長回路を小規模に構成すること
ができ、効率的な救済を行うことができる。
て置換するように構成したので、置換データとして欠陥
ビットの影響が及ぶ最小単位のメモリセル群に対するも
のを準備すればよく、冗長回路を小規模に構成すること
ができ、効率的な救済を行うことができる。
【図１】本発明の第１の実施形態に係る半導体記憶装置
のブロック図である。
のブロック図である。
【図２】本発明に係る半導体記憶装置が備える冗長回路
のブロック図である。
のブロック図である。
【図３】（ａ）は、本発明の第１の実施形態に係る半導
体記憶装置が備えるスイッチ回路の回路図である。
（ｂ）は、本発明の第１の実施形態に係る半導体記憶装
置が備えるセレクタの回路図である。
体記憶装置が備えるスイッチ回路の回路図である。
（ｂ）は、本発明の第１の実施形態に係る半導体記憶装
置が備えるセレクタの回路図である。
【図４】バンクとページとの関係を説明するための説明
図である。
図である。
【図５】本発明の第２の実施形態に係る半導体記憶装置
のブロック図である。
のブロック図である。
【図６】本発明に係る半導体記憶装置の冗長回路を構成
する置換ページアドレス格納部の回路図である。
する置換ページアドレス格納部の回路図である。
【図７】本発明に係る半導体記憶装置の冗長回路を構成
する置換セルデータ記憶部の回路図である。
する置換セルデータ記憶部の回路図である。
【図８】本発明に係る半導体記憶装置の冗長回路を構成
する置換ビット格納部の回路図である。
する置換ビット格納部の回路図である。
【図９】ページモードを備えた半導体記憶装置のブロッ
ク図である。
ク図である。
【図１０】ページモードを備えた半導体記憶装置が備え
るメモリアレイ周辺の回路図である。
るメモリアレイ周辺の回路図である。
【図１１】ページモードにおける半導体記憶装置の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図１２】冗長回路を備えた従来の半導体記憶装置のブ
ロック図である。
ロック図である。
ＡＢ０〜ＡＢ１９ アドレスバッファ
ＭＡ０〜ＭＡ１５ メモリセルアレイ
ＯＢ 出力回路
ＰＣＤ プリカラムデコーダ
ＰＭＤ ページモードデコーダ
ＰＲＤ プリロウデコーダ
ＲＡ 置換ページアドレス格納部
ＲＢ 置換セルデータ記憶部
ＲＣ 置換ビット格納部
ＲＤＮ０〜ＲＤＮ３ 冗長回路
ＳＡ０〜ＳＡ３ センスアンプ
ＳＥＬ，ＲＳＥＬ セレクタ
ＳＷ０〜ＳＷ３ ＲＳＷ スイッチ
ＸＤＥＣ ロウデコーダ
ＹＤＥＣ カラムデコーダ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 29/00
G11C 16/00 - 16/34
Claims (2)
- 【請求項１】 予めメモリセルアレイから１ページ分の
複数のワードデータを読み出し、該複数のワードデータ
を時分割して連続的に出力するページモードを備えた半
導体記憶装置であって、 前記複数のワードデータのそれぞれに対して欠陥ビット
を救済する複数の冗長回路を備え、 該冗長回路は、 前記欠陥ビットのページアドレス情報を記憶すると共に
該欠陥ビットが存在するページのアクセスを検出する検
出部と、 前記欠陥ビットの出力ビット位置情報を記憶すると共に
前記検出部の検出結果に基づき該出力ビット位置情報を
出力するビット情報記憶部と、 置換データを記憶すると共に前記検出結果に基づき該置
換データを出力する置換データ記憶部とを有してなり、 前記複数のワードデータを時分割して連続的に出力する
に際し、前記出力ビット位置情報により特定される前記
欠陥ビットのビットデータを前記置換データに置き換え
て前記複数のワードデータを再構成する再構成手段と、 前記再構成手段から出力された複数のワードデータをペ
ージ内アドレス情報に従って順次選択して連続的に出力
する出力手段とを備えることを特徴とする半導体記憶装
置。 - 【請求項２】 置換データ記憶部は、１バンクを構成す
る複数のメモリセルに記憶されるバンクデータを単位と
して置換データを記憶することを特徴とする請求項１に
記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05365697A JP3476646B2 (ja) | 1997-03-07 | 1997-03-07 | 半導体記憶装置 |
| US09/035,113 US5963488A (en) | 1997-03-07 | 1998-03-04 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05365697A JP3476646B2 (ja) | 1997-03-07 | 1997-03-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10255495A JPH10255495A (ja) | 1998-09-25 |
| JP3476646B2 true JP3476646B2 (ja) | 2003-12-10 |
Family
ID=12948917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05365697A Expired - Fee Related JP3476646B2 (ja) | 1997-03-07 | 1997-03-07 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5963488A (ja) |
| JP (1) | JP3476646B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4808838B2 (ja) * | 2000-10-26 | 2011-11-02 | 旭化成エレクトロニクス株式会社 | 半導体記憶装置 |
| US6825841B2 (en) * | 2001-09-07 | 2004-11-30 | Rambus Inc. | Granularity memory column access |
| KR100512178B1 (ko) * | 2003-05-28 | 2005-09-02 | 삼성전자주식회사 | 플렉서블한 열 리던던시 스킴을 갖는 반도체 메모리 장치 |
| US6906964B2 (en) * | 2003-06-27 | 2005-06-14 | Hewlett-Packard Development Company, L.P. | Multiple buffer memory interface |
| KR100572328B1 (ko) * | 2004-07-16 | 2006-04-18 | 삼성전자주식회사 | 배드 블록 관리부를 포함하는 플래시 메모리 시스템 |
| US7260700B2 (en) * | 2004-09-30 | 2007-08-21 | Lsi Corporation | Method and apparatus for separating native, functional and test configurations of memory |
| US7280428B2 (en) | 2004-09-30 | 2007-10-09 | Rambus Inc. | Multi-column addressing mode memory system including an integrated circuit memory device |
| US8595459B2 (en) | 2004-11-29 | 2013-11-26 | Rambus Inc. | Micro-threaded memory |
| US20070260841A1 (en) | 2006-05-02 | 2007-11-08 | Hampel Craig E | Memory module with reduced access granularity |
| JP2008111921A (ja) * | 2006-10-30 | 2008-05-15 | Renesas Technology Corp | 表示制御用半導体集積回路 |
| JP2009070509A (ja) | 2007-09-14 | 2009-04-02 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US9268719B2 (en) | 2011-08-05 | 2016-02-23 | Rambus Inc. | Memory signal buffers and modules supporting variable access granularity |
| JP2016162466A (ja) | 2015-02-26 | 2016-09-05 | 株式会社東芝 | 半導体記憶装置及びメモリシステム |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2698834B2 (ja) * | 1988-11-22 | 1998-01-19 | 株式会社日立製作所 | 不揮発性記憶装置 |
| JPH0498342A (ja) * | 1990-08-09 | 1992-03-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH05189996A (ja) * | 1991-09-05 | 1993-07-30 | Hitachi Ltd | 半導体記憶装置 |
| JP2730375B2 (ja) * | 1992-01-31 | 1998-03-25 | 日本電気株式会社 | 半導体メモリ |
| JP3040625B2 (ja) * | 1992-02-07 | 2000-05-15 | 松下電器産業株式会社 | 半導体記憶装置 |
| US5550394A (en) * | 1993-06-18 | 1996-08-27 | Texas Instruments Incorporated | Semiconductor memory device and defective memory cell correction circuit |
| JP2981346B2 (ja) * | 1992-08-31 | 1999-11-22 | シャープ株式会社 | 読み出し専用半導体記憶装置 |
| JP3176228B2 (ja) * | 1994-08-23 | 2001-06-11 | シャープ株式会社 | 半導体記憶装置 |
-
1997
- 1997-03-07 JP JP05365697A patent/JP3476646B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-04 US US09/035,113 patent/US5963488A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10255495A (ja) | 1998-09-25 |
| US5963488A (en) | 1999-10-05 |
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