JPS62125598A - 欠陥救済回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、バイポーラ集積回路の欠陥救済回路に係り、
特にメモリセルの不良ビットを救済するに好適な回路技
術に関するものである。

〔発明の背景〕

従来の欠陥救済回路は、特開昭５７−１７９９９８号に
記載のように、正規のデコーダ回路により正規のメモリ
セルが選択されその情報を読み出し検出するためのセン
ス回路と、予備のデコーダ回路により予備のメモリセル
が選択されその情報を読み出し検出するためのセンス回
路とが別々に設けられていた。このため、さらに、正規
のメモリセルと予備のメモリセルの出力情報をいずれの
デコーダ回路が選択されているかを区別するゲートを選
択する選択回路が必要であった。このように、従来の欠
陥救済回路を用いるとセンス回路が２個必要でしかもゲ
ートを選択する選択回路が必要なため、回路が複雑にな
り占有面積が大きくなる問題点があった。

〔発明の目的〕

本発明の目的は、バイポーラＲＡＭにおいて、不良メモ
リセルがある場合そのメモリセルを選択するアドレス信
号電圧が生じた時に、正規のワード線またはディジン１
−線をすべて非選択状態にし。

同時に予備のワード線またはディジット線のうちの１つ
を選択することによって、センス回路を２個設けること
なく１個のみで正常なメモリ動作を行うことを可能にす
る回路技術を提供することにある。

〔発明の概要〕

上記目的を達成するために、本発明の欠陥救済回路は正
規のデコーダ回路と予備のデコーダ回路から構成される
。

正規のデコーダ回路は２つの電流切換形論理回路を縦積
みに接続したものをｍ個（ｍは１以上の整数）並列にし
、正規のワード線またはディジット腺を選択するための
ものである。予備のデコーダ回路は、１個以上縦積みに
した電流切換形論理回路をｎ個（ｎは１以上の整数）並
列にし、予備のワード線またはディジット線を選択する
ためのものである。

このように構成された本回路の作用について説明する４
本作用においては、正規のワード線またはディジット線
をすべて非選択状態にすることと、予備のワード線また
はディジット線の１つを選択することが必要である。正
規のワード線またはディジット線をすべて非選択状態に
するためには、２つの縦積みにした電流切換形論理回路
（上側を第１の電流切換形論理回路、下側を第２の電流
切換形論理回路と呼ぶ）のうちいずれか一方に、その参
照電圧に対してもしくは参照電圧を高電圧又は低電圧に
して電流切換形論理回路の電流源の電流の切り換えを行
えばよい。こうすることによって１ｍ個の正規のデコー
ダ出力さらに上記デコーダ出力に接続されるワード線ま
たはディジット線をすべて、デコーダ入力電圧の値にか
かわらず、非選択状態にすることが出来る。一方、予備
のワード線またはディジット線の１つを選択するために
は、予備のデコーダ回路を構成する１個の電流切換形論
理回路に印加する電圧を、その参照電圧に対して高電圧
又は低電圧にし、電流切換形論理回路の電流源の電流の
切り換えを行えばよい。こうすることによって１通常弁
選択電圧にある予備のデコーダの出力のうちの１つを選
択電圧にし、上記予備デコーダ出力に接続される予備の
ワード線またはディジット線を選択することが出来る。

このようにして、本発明の回路は不良メモリセルがあっ
た場合その不良メモリセルを選択するアドレス信号が発
生した時に正規のワード線またはディジット線をすへて
非選択電圧にすると同時に、予備のワード線またはディ
ジット線の１本を選択し、センス回路を２１ｖａ設ける
ことなく１個のみでメモリの動作を正常に行うことが出
来ることを特徴としている。

本回路を実現する手段は種々あり、以下その例とこれら
を実際の回路に適用した例を詳細に説明する。

〔発明の実施例〕

実施例１ 第１図に実施例１を示す。同図は、本発明に係る欠陥救
済回路をワード線選択回路に適用した例である、最初に
回路構成について説明する。本発明の欠陥救済回路は、
正規のデコーダ回路と予ｑａのデコーダ回路からなる０
図１において、正規のデコーダ回路は、発明の概要で記
載したように２つの縦積みにした第１と第２の電流切換
形論理回路からなる。第１の電流切換形論理回路は、Ｎ
ＰＮトランジスタＱｚｔ（ダブルエミッタ）、Ｑ　２．
ｒ　ｒ　Ｑ　ｓｓと負荷抵抗Ｒ１ｘ　（Ｉ　＝　１〜ｍ
）で植成される。第２の電流切換形論理回路は、Ｎ　Ｐ
　Ｎ　トランジスタＱａｔ、　Ｑ６１と電流源Ｉ　ｓｒ
　（Ｉ　＝　１〜ｍ）　ｇｔ成される。又は、図」にお
いて、予備のデコーダ回路は、ＮＰＮ　トランジスタＱ
６Ｊ、　Ｑ７Ｊ、負荷抵抗ＲＺＪと電流源工２，１から
なる電流切換形論理から構成される。本回路では、節点
Ｎ８に参照電圧を加え、節点Ｎ２に正のパルス電圧を加
える。

トランジスタＱａ　とＱＱはダブルエミッタトランジス
タで、その一方のエミッタをＷｉｒｅｄ　ＯＲ接続し、
もう片方のエミッタは予備デコーダの電流切換形論理回
路のトランジスタＱ（ＩＪ（Ｊ＝１〜２）のベースにそ
れぞれ接続されている。

次にこのように構成された本発明の詳細な説明する。不
良メモリセルが接続されるワード線を選択するためのア
ドレス信号電圧が発生した場合に、節点Ｎ７またはＮｓ
（ここではＮ７とする）に正のパルス電圧を印加する。

このため、トランジスタＱδを介して節点Ｎ２に正のパ
ルス電圧が加わる。このパルス電圧の高電圧の値は、節
点Ｎ８の参照電圧よりも高く設定するため、Ｑ４１（Ｉ
＝１〜ｍ）のトランジスタに電流源Ｉｚｔ（Ｉ＝１〜ｍ
）の電流が流れる。これらの電流はダブルエミッタトラ
ンジスタＱｕ　（Ｉ　＝　１〜ｍ）を介して、負荷抵抗
Ｒｘｒ（Ｉ＝１〜ｍ）に流れる。このため、節点Ｎｔｒ
　（Ｉ　＝　１〜ｍ）のデコーダの出力は、すべて低電
圧（非選択電圧）になる。このため、上記デコーダ出力
に接続されるすべての正規のワード線も非選択電位にな
る。これと同時に、予備デコーダの電流切換形論理回路
のトランジスタＱ　ｅ　ｓにも正のパルス電圧が加わる
ため電流源Ｉｚｔの電流がＱ　７１からＱａｔに切り換
わって流れる。このため。

節点ｐＨの予備のデコーダ出力が高電圧（選択電圧）に
なり、上記デコーダ出力に接続される予備のワード線も
選択電圧となる。

このようにして、不良メモリセルが接続されるワード線
を選択するアドレス信号電圧が発生した時に、正屓のワ
ード線をすべて非選択電圧にし、しかもそれと同時に、
予備のワード線を選択することによって不良メモリセル
のかわりに正常なメモリセルを選択出来、メモリの正常
な動作を行うことが出来る。

尚１本実施例の正規のデコーダ回路を構成する電流切換
形論理回路のかわりに第２図の電流切換形論理回路を用
いてもよい。同図は、ｆｌＳ１図の第１の電流切換形論
理回路において、トランジスタＱｘｏｔ　を付加したも
のである。この目的は、デコーダ入力用トランジスタＱ
ｚｒｔ　Ｑｘｒと負荷抵抗ＲｚｒとをトランジスタＱ　
ＬＯＴ　によって分離することによって、デコーダ出力
Ｎ１＋の負荷容量のうちトランジスタが占める容量の割
合を低減しデコーダ回路の高速化を図ったものである。

この考案は、以下でのべるすべての実施例においても適
用出来るものである。

その他の効果については、第１図の電流切換形論理回路
と同様である。

又、第３図のように第１図の電流切換形論理回路に逆方
向トランジスタを用いてもよい。第１図のように順方向
にした場合、トランジスタ１個あたりのデコーダ出力負
荷容量は、コレクタ・ベース間容量とコレクタ・基板間
容量となる。−力筒３図のように逆方向トランジスタを
使用すると、トランジスタ１個あたりのデコーダ出力負
荷容量はコレクタ・ベース間容量（順方向の場合のエミ
ッタ・ベース問答りのみとなる。従って、トランジスタ
のコレクタ・基板間容量がデコーダ出力負荷容量に加わ
らないためデコーダ出力負荷容量を低減出来、デコーダ
の高速化が図れる。その他の効果については、第１図の
電流切換形論理回路と同様である。

実施例２ 第４図に実施例２を示す。同図は本発明に係る欠陥救済
回路を実施例１と同様にワード線選択回路に適用した例
である。第１図示回路と同一部分には同一符号を付しで
ある。

本発明の欠陥救済回路は、正規のデコーダ回路を構成す
る第１の電流切換形論理回路をトランジスタＱｚｔ（ダ
ブルエミッタ）　ｙ　Ｑｚｆ＋　Ｑ３ｒｒＱ１ｓｔ＋抵
抗Ｒｌｔ　ｒ　Ｒｓｒ　＋および電流源Ｉ　ｓ＋　（Ｉ
　＝　ｌ　〜ｍ）で構成している。その他の構成につい
ては、実施例１と全く同様である。

本実施例の第１の電流切換形論理回路の効果について説
明する。Ｑｌｌ、　Ｑｚｘ　（Ｉ　＝＝　Ｌ　〜ｍ）の
いずれか一方（ここではＱｘｔとする）のベース電圧が
低電圧から高電圧に切り換わり、負荷抵抗ＲＩＩとＲ３
１に電流が流れデコーダ出力Ｎｔｒの電圧が高電圧から
低電圧に切り換える場合を考える。ＱｌｌのベースＮＩ
工■電圧が低電圧から高電圧に遷移するにつれて、Ｑ３
ｒに流れていた電流源Ｉｕの電流がＱｚｒに流れ始め、
さらに負荷抵抗Ｒ１１とＲａｔに流れ始める。このため
、節点Ｎ５１の電圧が降下し始める。従って、トランジ
スタＱ　ｉ　ｚ　ｒ　を介し、て、節点Ｎ　ｆｌ　Ｉの
電圧も降下し始める。すなわち、ＮＩｚ＋に印加される
デコーダ入力電圧が低電圧から高電圧に遷移する時に、
その参ＩＫｔ　ｆｆｉ圧（Ｎ　ａ　ｒの電圧）が高電圧
から低電圧に遷移するため、Ｉ’ＪＩｓｒとＮｅ＋の電
圧の高低の切り換わりが速く出来る。又。

デコーダ入力電圧であるＱｘｒのベースＮＩＩ＋の電圧
が高電圧から低電圧に切り換わる時も同様に。

ＮＴ工■とＮ　ｅ　ｒの電圧の高低の切り換わりを速く
出来る。このためデコーダ回路の高速化が図れる。

その他の効果しこついては、実施例１と全く同様である
。

実施例３ 第５図に実施例３を示す。同図は、本発明に係る欠陥救
済回路をワード線選択回路に適用した例である。最初に
回路構成について説明する。本発明の欠陥救済回路は、
正規のデコーダ回路を構成する第１の電流切換形論理回
路をＮＰＮトランジスタＱ１２１（ダブルエミッタ）Ｑ
ｔｓｒと負荷抵抗Ｒ１工（工＝１〜ｍ）で構成し第２の
電流切換形論理回路をＮＰＮＩ−ランジスタＱ１４！、
Ｑｚｓｒ、Ｑｔｓｒ　と電流源■目で（工＝１〜ｍ）で
構成している。本回路では１節点Ｎ３とＮＩＯに参照電
圧を加える。

節点Ｎ丁３Ｔ、ＮＩ４１には、デコーダ入力信号電圧が
加わる。節点Ｎｎには、正のパルス電圧を印加し、デコ
ーダ出力Ｎｚ＋を低電圧にちる。その他の構成について
は、実施例１の第１図と同様である。

次にこのように構成された本発明の詳細な説明する。不
良メモリセルが接続されるワード線を選択するためのア
ドレス信号電圧が発生した場合に節点Ｎ７またはＮｓ（
ここではＮ７とする）に正のパルス電圧を印加する。こ
のため１節点ＮＯに正のパルス電圧が加わる。このパル
ス電圧の高電圧の値は、節点Ｎ３の参照電圧よりも高く
設定するため、Ｑ１３ＴからＱｓ２■（丁＝１〜ｍ）の
トランジスタに電流ｆｉＩｔｒ（Ｉ＝１〜ｍ）の電流が
切り換わる。このため、デコーダの入力ＮＩａｒとＮＩ
４１の電圧に無関係に負荷抵抗Ｒｘｘ　（Ｉ　＝−１〜
ｒｎ）νこ電流が流れ節点Ｎ１ｔ（Ｉ＝１〜ｍ）のデコ
ーダの出力はすべて低電圧（非選択電圧）になる。この
ため、すべての正規のワード線も非選択電圧になる。

これとほぼ同時に、予備デコーダのトランジスタＱ８１
のベースＰ２１にも正のパルス電圧が加わり、電流源１
ｘ１の電流が０７１からＱ　ｅ　１に切り換わって流れ
る。このため、節点ｐＨの予備のデコーダ出力が高電圧
（選択電圧）になり、予備のワード線も；選択電圧とな
る。

このようにして、不良メモリセルが・接続されるワード
線を選択するアドレス信号が発生した時１こ。

正規のワード線をすべて非選択電圧にし、しかもそれと
同時に、予備のワード線を選択することによって、不良
メモリセルのかわりに正常なメモリセルを選択出来、メ
モリの正常な動作を行うことが出来る。

実施例４ 第６１Ｊに実施例４を示す。本実施例は、実施例１の予
備デコーダ回路に負のパルス電圧を加えることによって
予備デコーダ線を選択するようにしたものでその他の構
成は実施例１と同様である。

本発明の作用について説明する。不良メモリセルが接続
されるワード線を選択するためのアドレス信号電圧が発
生した場合に、節点Ｎ７また【まＮ８（ここではＮ７と
する）に正のパルス電圧を印加する。このため１節点Ｎ
２に正のパルス電圧が加わる。このパルス電圧の高電圧
の値は、節点Ｎ３の参照電圧よりも高く設定するため、
Ｑ４＋　（Ｉ　＝　１〜ｍ）のトランジスタに電流源Ｉ
ＩＩ（Ｉ＝１〜ｍ）の電流が流れる。これらの電流はダ
ブルエミッタトランジスタＱ１＋（Ｉ＝ｌ〜ｍ）を介し
て、負荷抵抗１りｚｒ　（Ｉ　＝　１〜ｍ）に流れる。

このため、節点Ｎｔ＋（Ｉ＝ｌ〜ｍ）のデコーダの出力
はすべて低電圧（非選択電圧）になる。このため、すべ
ての正規のワード線も非選択電圧になる。

これとほぼ同時に、予備デコーダ回路の電流切換形トラ
ンジスタのＱｅｚまたはＱｓｚのベースに負のパルス電
圧を印加する（ここでは、Ｑａｚのベースに加えるもの
とする）。この時、電流源ＩＺＩの電流がＱ　８１から
０７１に切り換わって流れる。このため、節点ｐＨの予
備のデコーダ出力が高電圧（選択電圧）になり、予備の
ワード線も選択電圧となる。

すなわち、本実施例では、正のパルス電圧を正規のデコ
ーダ回路に加えることによって、正規のワード線を非選
択電圧にし、負のパルス電圧を予備デコーダに印加する
ことによって予備ワード線を選択するようにしている。

尚、正のパルス電圧と負のパルス電圧を印加するタイミ
ングは、同時かあるいは負のパルス電圧を多少遅らせて
正規のワード線が非選択状態に遷移し始めてから、予備
のワード線が選択状態に遷移し始めるように設定する必
要がある。

実施例５ 第７図に実施例５を示す。同図は、本発明に係る欠陥救
済回路をワード線選択回路に適用した例である。

最初に回路構成について説明する。本発明の欠陥救済回
路は、正規のデコーダ回路を構成する第１の電流切換形
論理回路をＮＰＮトランジスタＱＩＩ（ダブルエミッタ
）Ｑｚｔ、Ｑｓｚと負荷抵抗Ｒ１１で構成し、第２の電
流切換形論理回路をＮＰＮｔ−ランジスタＱ　４　ｒ、
Ｑ＋５１と電流源Ｉｚｒで構成している。又、予備のデ
コーダ回路の電流切換形論理回路をＮＰＮ　トランジス
タＱ　ｅ　Ｊ　、　Ｑ　７　Ｊ、負荷抵抗Ｒ２Ｊと電流
源ＩＺＪで構成している。本回路では、節点Ｎ４とＮ１
２に参照電圧を印加する。イ抵抗Ｒ４とダイオードＤ　
１　、　Ｄ　ｚでＡＮＤＩｉＪ路を構成し、Ｄ　Ｉ　、
　Ｄ　ｘのカソードＰｉｌ＋、、　Ｐａ２のいずれか一
方に負のパルス電圧が加われば、節点Ｎ１３に負のパル
ス電圧が加わるようにしている。Ｄｉ、Ｄｉのカソード
ｐＨｌ、Ｐａ２は、予備のデユーダ回路の電流切換形論
理回路を構成するトランジスタＱ　７　ｔとＱ７２のベ
ースにそれぞれ接続されている。

次にこのように構成された本発明の詳細な説明する。不
良メモリセルが接続されるワード線を選択するためのア
ドレス信号電圧が発生した場合に、節点ＰｓｘまたはＰ
ａ２（ここではＰａｔとする）に負のパルス電圧を印加
する。このため節点Ｎ８、　さらにトランジスタＱ１７
を介して節点Ｎｚａに負のパルス電圧が加わる。このパ
ルス電圧の低電圧の値は、節点Ｎ工ｚの参照電圧よりも
低く設定するため、Ｑａｒ　（Ｉ　＝　１〜ｍ）に流れ
ていた電流源Ｉｘｒ（Ｉ＝１〜ｍ）の電流の流れが切り
換わってＱａｒ（Ｉ＝１〜ｍ）のトランジスタに流れる
。これらの電流は、ダブルエミッタトランジスタＱ１ｔ
　（Ｉ　＝　１〜ｍ）を介して、負荷抵抗Ｒ１１（Ｉ　
＝　１〜ｍ）に流れる。このため、節点Ｎｌｌ　（Ｉ　
＝　１〜ｍ）のデコーダの出力はすべて低電圧（非選択
電圧）になる。従って、上記デコーダの出力に接続され
る。

正規のワード線もすべて非選択電圧となる。

一方、予備デコーダ回路の電流切換形論理回路の０７１
にも負のパルス電圧が加わるための電流源Ｉ２ｔの電流
が０７１からＱ　ｅ　ｔに切り換わって流れる。

このため、節点Ｐ１１の予備のデコーダ出力が高電圧（
選択電圧）になり、上記デコーダ出力に接続される予備
のワード線も選択電圧となる。

このようにして、不良メモリセルが接続されるワード線
を選択するアドレス信号が発生した時に、正規のワード
線をすべて非選択電圧にし、しかもそれと同時に、予備
のワード線を選択することによって、不良メモリセルの
かわりに正常なメモリセルを選択出来、メモリの正常な
動作を行うことが出来る。

尚１本実施例の場合、正規のデコーダ回路と予備のデコ
ーダ回路に負のパルス電圧を同時に加える方法として、
抵抗１（４とダイオードＤＩとＤｉから構成されるＡＮ
Ｄ回路により行っているが、第８図のようにダイオード
のかわりにショットキーバリアダイオードＤｓｚ、Ｄｓ
ｚを、又第９図のようにトランジスタＱｌｌ、Ｑｘｚを
月Ｊし１てもよい。さらに第１０図のように、抵抗Ｒ４
、Ｒ５、トランジスタＱｓｓ、Ｑｉａ、Ｑｚａと電流源
工４から構成されるＡＮＤ回路、第１１図のように第１
０図の電流源Ｉ４を取り除いたＡＮＤ回路を用いてもよ
い。又、第１２図のように第９図のトランジスタをダブ
ルエミッタにしてもよい。同図のダブルエミッタの大き
さは、同じ大きさでもよいし、エミッタの抵抗を変えて
遅延時間を変える目的で異なる大きさにしてもよい。

実施例６ 第１３図の実施例６を示す。同図は本発明に係る欠陥救
済回路を実施例５（第７図）と同様にワード線選択回路
に適用した例である。第７図示回路と同一部分には同一
符号を示しである。

本発明の欠陥救済回路は、正規のデコーダ回路を構成す
る第１の電流切換路論理回路をトランジスタＱｌｌ（ダ
ブルエミッタ）　、Ｑ２１．　Ｑ３［、Ｑｚｚｒ、抵抗
Ｒｘｒ、Ｒｓｔおよび電流源Ｉ８＋で構成している。

その他の構成については、実施例５と全く同様である。

本実施例の正規のデコーダ回路を構成する第１の電流切
換路論理回路の効果については、実施例２（第４図）で
述べた通りである。また、本実施例のその他の効果につ
いては、実施例５（第７図）と同様である。

実施例７ 第１４図に実施例７を示す。同図は、本発明に係る欠陥
救済回路をワード線選択回路に適用した例である。最初
に回路構成について説明する。本発明の欠陥救済回路は
、正規のデコーダ回路を構成する第１の電流切換路論理
回路をＮＰＮトランジスタＱ１２Ｉ　（ダブルエミッタ
）　、　Ｑ１３１と負荷抵抗Ｒ１ｘで構成し第２の電流
切換路論理回路をＮＰＮ　トランジス９０１番ｔ＋　Ｑ
ｉａｒ＋　Ｑ１８［と電流源Ｉｚｒで構成している。本
回路では、節点Ｎ＋ｏとＮＩＺに参照電圧を加える。節
点Ｎｌ５ｙ、ＮＩ４１には、デコーダ入力信号電圧が加
わる。節点Ｎ１ｇには、負のパルス電圧を印加し、デコ
ーダ出力Ｎｉｒを低電圧にちる。その他の構成について
は、実施例６の第１３図と同様である。

次にこのように構成された本発明の詳細な説明する。不
良メモリセルが接続されるワード線を選択するためのア
ドレス信号電圧が発生した場合に節点Ｐｓ工またはＰ８
２（ここではＰ３１とする）に負のパルス電圧を印加す
る。このため、節点Ｎ８さらにＱ１７を介して節点Ｎｘ
ｓに負のパルス電圧が加わる。このパルス電圧の低電圧
の値は、節点Ｎ１２゜の参照電圧よりも低く設定するた
め、ＱｚａＩ（Ｉ＝１−　ｍ　）からＱｚｚ＋　（Ｉ　
＝　１−ｍ）のトランジスタに電流源■は（工＝１〜ｍ
）の電流が切り換わって流れる。このため、デコーダの
入力ＮＩ♂！とＮｌ１ｌの電圧に無関係に負荷抵抗Ｒｚ
ｔ　（Ｉ　＝　１〜ｍ）に電流が流れ節点Ｎ１ｘ　（Ｉ
　＝　１〜ｍ）のデコーダの出力はすべて低電圧（非選
択電圧）になる。このため、上記デコーダ出力に接続さ
れる正規のワード線もすべて非選択電圧になる。これと
ほぼ同時に、予備デコーダのトランジスタＱ　ｓ　１の
ベースＰ２１にも負のパルス電圧が加わり、電流源工２
□の電流がＱ　７　ｔからＱ　ｅ　ｌに切り換わって流
れる。このため、節点Ｐｚｚの予備のデコーダ出力が高
電圧（選択電圧）になり、上記予備デコーダ出力に接続
される予備のワード線も選択となる。

このようにして、不良メモリセルが接続されるワード線
を選択するアドレス信号が発生した時に、正規のワード
線をすべて非選択電圧番こし、しかもそれと同時に、予
備のワード線を選択することによって、不良メモリセル
のかわりに正常なメモリセルを選択出来、メモリの正常
な動作を行うことが出来る。

実施例８ 第１５図に実施例８を示す。本実施例は、実施例５（第
７図）の予備デコーダ回路に正のパルス電圧を加えるこ
とによって予備デコーダ線を選択するようにしたもので
その他の構成は実施例５と同様である。

本発明の作用について説明する。不良メモリセルが接続
されるワード線を選択するためのアドレス信号電圧が発
生した場合に、節点Ｎ１７またはＮ１ｇ　（ここではＮ
１７とする）に負のパルス電圧を印加する。このため、
ダイオードＤＩ　を介して節点Ｎ３に負のパルス電圧が
加わる。このパルス電圧の低電圧の値は、ｍ点Ｎ１２の
参照電圧よりも低く設定するため、Ｑ５ｒ　（Ｉ　＝　
１−ｍ）からＱ４１（工＝１〜ｍ）のトランジスタに電
流源ＩＩＩ（■＝１〜ｍ）の電流が切り換わって流れる
。これらの電流はダブルエミッタトランジスタＱｚｔ（
Ｉ＝１〜ｍ）を介して、負荷抵抗Ｒｔｒ（Ｉ＝１〜ｍ）
に流れる。このため、節点Ｎｌｌ　（Ｉ　＝　１〜ｍ）
のデコーダ出力はすべて低電圧になる。従って、上記出
力に接続されるすべての正規のワード線も非選択電圧に
なる。

一方これとほぼ同時に、予備デコーダ回路の電流切換路
論理回路Ｑ　７１またはＱ７２（ここではＱ７１とする
）のベースに正のパルス電圧を印加する。

この時、電流ｇ１２１の電流がＱ８１からＱ　７１に切
り換わって流れる。このため、節点ＰＸ＋の予備デコー
ダの出力が高電圧（選択電圧）になり、予備のワード線
も選択電圧となる。

すなわち、本実施例では、負のパルス電圧を正規のデコ
ーダ回路に加えることによって、正規のワード線を非選
択電圧にし、正のパルス電圧を予備デコーダ回路に印加
することによって予備ワード線を選択するようにしてい
る。

尚、負のパルス電圧と正のパルス電圧を印加するタイミ
ングは、同時かあるいは正のパルス電圧を多少遅らせて
正規のワード線が非選択状態に遷移し始めてから、予備
のワード線が選択状態に遷移し始めるように設定する必
要がある。

〔発明の効果〕

以り説明した如く、本発明の電流切換形論理回路で構成
される欠陥救済回路は正規のデコーダ回路に正または負
のパルス電圧を印加し、上記デコーダ回路の出力をすべ
て非選択状態にし、又、上記パルスと同時に予備のデコ
ーダ回路の１つに正または負のパルス電圧を印加するこ
とによって、上記予備デコーダ回路の出力の１つを選択
する。

すなわち１本発明の回路は不良メモリセルがあった場合
にその不良メモリセルを選択するアドレス信号電圧が発
生した時に正規のワード線またはディジット線をすべて
非選択電圧にするとともに、予備のワード線またはディ
ジット線の１本を選択し、センス回路を２個設けること
なく１個のみでメモリの動作を正常に行うことが出来、
その特徴を遺憾なく発揮することが出来る。

【図面の簡単な説明】

第１図及び第４図及び第１５図は本発明回路をワード線
駆動回路ら適用した例を示す図、第２図及び第３図は本
発明の回路を構成する電流切換形論理回路を示す図であ
る。 Ｑ　１１　Ａ＋Ｑ　１ｍｌ　ｌ　　Ｑ　ｚ　ｔ　−Ｑ　
ｘ　ｍ　＊　　Ｑ　３１　Ｑ　ａ　ｍ　ｔ　　Ｑ　４　
ｔ　ＮＱａｍ＋　Ｑ６１〜Ｑ３＊ｅ　Ｑａｚ＋　ＱＢＺ
Ｔ　Ｑ７１１　Ｑ７ｚｔＱ８＋　Ｑ９１　Ｑｔｏ＋、　
Ｑ１１１″′Ｑ１１１１．　Ｑｚｚｔ〜ＱｘｚｍｔＱ１
３１〜Ｑｔｓ烏、Ｑ１４１〜Ｑｔ４ｍｔ　　Ｑｚａｔ″
′Ｑｔｓ＋ａｔＱ１ｓ□〜Ｑ１［１１１，Ｑ１７〜Ｑｘ
４・・・ＮＰＮトランジスタ。 Ｒｔｎ〜Ｒｚｍ＋　Ｒｚｚ、　Ｒ２１Ｒｓｔ〜Ｒａｍｅ
　Ｒ４ｔ　ＲＩＩ・・・抵抗、Ｄｌ、　Ｄ！・・・ダイ
オード、Ｄ　ｓ　ｔ　＋　Ｄ　ｓ　ｚ・・・ショットキ
ーバリアダイオード。

Claims (1)

【特許請求の範囲】
1. 情報を記憶する正規のメモリセルとこの正規のメモリセ
   ルの不良ビット救済用の補助メモリセルと、該正規のメ
   モリセルを選択する第１のデコーダ回路と該補助メモリ
   セルを選択する第２のデコーダ回路とからなるメモリ回
   路において、該第１のデコーダ回路は電流切換形論理回
   路を２個以上縦積みにした回路より構成されており、不
   良ビット救済時に該第１のデコーダ回路と該第２のデコ
   ーダ回路にそれぞれ非選択および選択用のパルス電圧を
   印加し、該正規のメモリセルを非選択にすると同時に該
   補助メモリセルを選択することによつて不良ビットを救
   済することを特徴とする欠陥救済回路。