JP2735712B2 - ディジタル・アナログ変換器 - Google Patents
ディジタル・アナログ変換器Info
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Description
信号をアナログ信号に変換するディジタル・アナログ変
換器に関する。
換器として、R−2R方式を採用したものが従来より知
られている。図15は、そのようなR−2R方式を採用
した8ビットのディジタル・アナログ変換器を示す。
ログ変換器は、DA変換される8ビットディジタル信号
の各位のビットに対応して8個の切換スイッチS0 〜S
7 がそれぞれ設けられている。各切換スイッチS0 〜S
7 の一方の切換接点は、基準電圧VREF が印加される第
1入力端子1にそれぞれ接続されるとともに、他方の切
換接点は、グランド電位GNDが印加される第2入力端
子2にそれぞれ接続されている。第2入力端子2と出力
端子3の間には、2Rの抵抗値を有する1個の抵抗体と
Rの抵抗値を有する7個の抵抗体が直列に接続されてい
る。また、上記各抵抗体間のノードと切換スイッチS0
〜S7 の共通接点間に、2Rの抵抗値を有する8個の抵
抗体がそれぞれ接続されている。
れぞれの切換スイッチS0 〜S7 が、ディジタル信号の
対応するビットの状態に応じて、基準電圧VREF が印加
される第1切換接点とグランド電位GNDが印加される
第2切換接点の間でそれぞれ切換えられ、そのディジタ
ル信号に応じた電圧値を有するアナログ信号が出力端子
3より出力される。
−2R方式を採用したディジタル・アナログ変換器は、
抵抗体や切換スイッチS0 〜S7等の素子数が少なくて
済み、制御が簡単であるという利点を有する。しかし、
その反面、次のような欠点を有する。すなわち、現実に
は、各抵抗体の抵抗値にバラツキがあって、ディジタル
データの変化に対するアナログ信号の出力変化に誤差が
含まれる。従来のディジタル・アナログ変換器では、最
上位ビット分のディジタルデータの変化に対するアナロ
グ信号の出力変化に含まれる誤差の影響が大きいため、
単調性を維持しつつ高分解なものを得ようとすると、非
常に高い抵抗比精度が必要となる。
されたもので、高い抵抗比の抵抗を使用せずとも、単調
性を維持しつつ高い分解能が得られるディジタル・アナ
ログ変換器を提供することを目的とする。
導電型の半導体領域に第1の方向に同一形状及び同一の
大きさで形成された第2導電型の半導体拡散層からなる
複数の第1の抵抗素子をR−2R回路を構成するように
電気的に接続してなり、下位ビットのディジタルデータ
に基づいて駆動される第1ディジタル・アナログ回路
と、前記半導体領域に前記第1の方向に前記第1の抵抗
素子と同一形状及び同一の大きさで形成された第2導電
型の半導体拡散層からなる複数の第2の抵抗素子を2R
回路を構成するように電気的に接続してなり、上位ビッ
トのディジタルデータに基づいて駆動される第2ディジ
タル・アナログ回路とを備え、前記上位ビットと前記下
位ビットからなる2進数のディジタル信号をアナログ信
号に変換するディジタル・アナログ変換器であって、上
記目的を達成するために、前記第2ディジタル・アナロ
グ変換回路を、前記第1の方向に対し垂直な第2の方向
に伸びた基準線を対称中心とし対称配置された2つの前
記第2の抵抗素子を直列接続してなる複数の抵抗体によ
って構成している。
え、さらに前記複数の第1の抵抗素子のうち、少なくと
も1組以上の抵抗素子対を前記基準線に対し対称配置し
ている。
に設定された半導体層からなる抵抗体が第1の方向に所
定間隔離隔して複数配置され、これら複数の抵抗体が電
気的に接続されることによってR−2R回路を構成し、
少なくとも出力端に接続される抵抗体が半導体基板の第
1の領域に配置されているとともに、残りの抵抗体が半
導体基板の第2の領域に配置され、下位ビットのディジ
タルデータに基づいて駆動される第1ディジタル・アナ
ログ回路と、抵抗値がRになるように設定された半導体
層からなる抵抗体が第1の方向に所定間隔離隔して複数
配置され、これら複数の抵抗体が電気的に接続されるこ
とによって2R回路を構成し、直列接続される2つの抵
抗体が、前記第1の方向に対して垂直な第2の方向に伸
びた基準線を対称中心として対称に配置され、かつ、複
数の抵抗体が前記第1及び第2の領域の間に位置する半
導体基板の第3の領域に配置され、上位ビットのディジ
タルデータに基づいて駆動される第2ディジタル・アナ
ログ回路を備えている。
データに基づいて駆動される第2ディジタル・アナログ
回路が、基準線を対称中心とし対称配置された2つの第
2の抵抗素子を直列接続してなる複数の抵抗体によって
構成されるため、前記第2ディジタル・アナログ回路で
は抵抗素子の誤差が相殺される。そのため、高い抵抗比
の抵抗を使用せずに、単調性を維持しつつ高い分解能が
得られる。
に加え、さらに前記複数の第1の抵抗素子のうち、少な
くとも1組以上の抵抗素子対が前記基準線に対し対称配
置されているので、第1ディジタル・アナログ回路にお
いても抵抗素子の誤差が一部相殺されて、より高い分解
能が得られる。
グ変換器の回路構成ならびにその回路の構成要素(抵抗
素子)のレイアウトをそれぞれ開示し、この発明の詳細
について説明する。
・アナログ変換器を示す。
ト数が「6」の下位ビットとビット数が「2」の上位ビ
ットからなる2進数のディジタル信号をアナログ信号に
変換するものであって、下位6ビットのディジタルデー
タに基づいて駆動される第1ディジタル・アナログ変換
回路4と、上位2ビットのディジタルデータに基づいて
駆動される第2ディジタル・アナログ変換回路5を備え
ている。
は、下位6ビットのディジタルデータの状態に応じてそ
れぞれ切換えられる6個の切換スイッチS0 〜S5 が設
けられている。各切換スイッチS0 〜S5 の一方の切換
接点は、基準電圧VREF が印加される第1入力端子1に
それぞれ接続されるとともに、他方の切換接点は、グラ
ンド電位GNDが印加される第2入力端子2にそれぞれ
接続されている。また、第2入力端子2と出力端子3の
間には、2Rの抵抗値を有する1個の抵抗体R1 と、R
の抵抗値を有する6個の抵抗体R2 〜R7 が直列に接続
されている。そして、上記抵抗体R2 〜R7 の一端側
と、切換スイッチS0 〜S5 の共通接点との間に、2R
の抵抗値を有する6個の抵抗体R8 〜R13がそれぞれ接
続される。こうして、抵抗体R2 〜R13によりR−2R
回路6が構成されるとともに、切換スイッチS0 〜S5
により第1スイッチ群7が構成される。
5には、上位2ビットのディジタルデータの状態に応じ
てそれぞれ切換えられる3個の切換スイッチSM0,
SM1,SM2が設けられている。各切換スイッチSM0,S
M1,SM2の一方の切換接点は、基準電圧VREF が印加さ
れる第1入力端子1に接続されるとともに、他方の切換
接点は、グランド電位GNDが印加される第2入力端子
GNDに接続される。そして、各切換スイッチSM0,S
M1,SM2の共通接点と出力端子VOUT の間に、2Rの抵
抗値を有する3個の抵抗体RM0,RM1,RM2がそれぞれ
接続されている。こうして、抵抗体RM0,RM1,RM2に
より2R回路8が構成されるとともに、切換スイッチS
M0,SM1,SM2により第2スイッチ群9が構成される。
S0 〜S5 は、下位6ビットの対応するビットが「1」
のときは、基準電圧VREF 側に切換えられる一方、
「0」のときはグランド電位GND側に切換えられる。
また、第2スイッチ群7の各切換スイッチSM0,SM1,
SM2は、上位2ビットの状態に応じて下表に示すように
それぞれ切換えられる。
は次の位のビットを表す。また、GNDは切換スイッチ
SM0,SM1,SM2がグランド電位GND側に切換えら
れ、VRE F は基準電圧VREF 側に切換えられることをそ
れぞれ示す。
ついて、図15に示す従来のディジタル・アナログ変換
器と比較しながら次に説明する。
変換器において、例えば切換スイッチS3 が基準電圧V
REF 側に切換えられ、他の切換スイッチS0 〜S2 ,S
4 〜S7 がグランド電位GND側に切換えられる場合に
ついて考える。この場合、図15のC点より左側の合成
抵抗値はRであるので、D点より左側の合成抵抗値は2
Rとなる。一方、D点より上側の抵抗値も2Rである。
したがって、D点より上側と左側の両方をみると、合成
抵抗値はRとなる。その結果、D点はE点の1/2の電
圧となる。以上の関係は、図15のA〜Hの全ての点で
成立する。
換器の出力電圧VOUT は、一般的に次式により表わされ
る。
0 〜S7 が基準電圧VREF 側に接続されているとき
「1」に、グランド電位GND側に接続されているとき
「0」になる数とする。
トの状態に応じて各切換スイッチS0 〜S7 をそれぞれ
切換えることにより、8ビットのディジタル・アナログ
変換器が実現される。
タル・アナログ変換器は、図2に示すように書き直せ
る。ここでV1 は図1のG点より左側の電圧を表し、V
2 は同じくG点より右側の電圧を表す。
れ、下記式により表わされる。
チSM0,SM1,SM2が基準電圧VREF 側に接続されると
き「1」に、グランド電位GND側に接続されるときに
「0」となる数とする。
の定理を用いて、下記式により表わされる。
bM2の関係を整理すると、下表のようになる。
変換器により単調性が改善される点について説明する。
図3は図15の従来回路において、各抵抗の抵抗値R,
2Rが(1+δ)だけずれている状態を示し、図4は図
1の本願実施例回路において、各抵抗体R1 〜R13,R
M0〜RM2の抵抗値R,2Rが(1+δ)だけずれている
状態を示す。
害され易い点は、最も大きなウェイトを持つ切換スイッ
チS7 の切換えがなされるときである。すなわち、b7
=0,b6 =b5 =b4 =b3 =b2 =b1 =b0 =1
の状態から、b7 =1,b6 =b5 =b4 =b3 =b2
=b1 =b0 =0の状態に変化するときである。
b4 ,b3 ,b2 ,b1 ,b0 )が(1,0,0,0,0,0,0,0)
で与えられるとき、図3の回路は図5のように表わされ
る。
A を求めると、次のようになる。
の項を無視する(ニュートンの一次近似)と、ZA は次
のようになる。
ンスZB は、次のようになる。
ンスZC は、次のようになる。
・接地間抵抗)に対しては、最初1/2で、1段下位ビ
ット側に行くに従って1/4倍ずつ減少していく。一
方、Rの大きさの抵抗(節点間の抵抗)に対しては、最
初1/4で、1段下位ビットに行くに従って1/4倍ず
つ減少していく。
ンスZG は、次のようになる。
ンスZH は、次のようになる。
0,0,0) が与えられたときの出力電圧VOUT (1,0,0,0,0,
0,0,0) は、次のようになる。
1) で与えられるとき、図3の回路は図6のように表わ
される。
は、図7の回路の出力電圧VOUT7から、図8の回路の出
力電圧VOUT8を引いたものとなる。
と、次のようになる。
次のようになる。この場合、図8の回路は、抵抗2R
(1+δi )(i=1,2,4,6,8,10,12,14,16) の接地状態に
対し、1ビット相当の抵抗2R(1+δ1 )がVREF に
接続された状態に相当する。したがって、
よって生じる誤差成分である。
換えればディジタル信号が(0,1,1,1,1,1,1,1) で与えら
れるときの出力電圧VOUT (0,1,1,1,1,1,1,1) は、数1
3および数14を用いて次のように表わせる。
OUT (0,1,1,1,1,1,1,1) との差電圧ΔVOUT を、数1
2及び数15を用いて求めると、次のようになる。
ため、無視でき、次のように表わせる。
1,1,1) から(1,0,0,0,0,0,0) に変化したときの出力電
圧VOUT の変化量を示すため、図3の従来回路の場合、
ほぼδ16として1/27 以上となったときに、単調性が
阻害されることが分る。
回路において、最も単調性が阻害され易い点は、最も大
きなウェイトを持つ切換スイッチSM0,SM1,SM2の切
換えがなされるときである。すなわち、次の3つの場合
である。
5 =b4 =b3 =b2 =b1 =1の状態から、bM2=
0,bM1=0,bM0=1,b5 =b4 =b3 =b2 =b
1 =b0 =0の状態に変化する場合。
5 =b4 =b3 =b2 =b1 =b0 =1の状態から、b
M2=0,bM1=1,bM0=1,b5 =b4 =b3 =b2
=b1 =b0 =0の状態に変化する場合。
5 =b4 =b3 =b2=b1 =b0 =1の状態から、b
M2=1,bM1=1,bM0=1,b5 =b4 =b3 =b2
=b1 =b0 =0の状態に変化する場合。
は、図3の従来回路で求めた方法と同様の方法を用いて
求めると、それぞれほぼ次式で与えられる。
実施例の回路では、ほぼδM0,δM1,δM2として1
/26 以上になったときに単調性が阻害される。
3の従来回路に比べて、単調性を維持するために、抵抗
比が倍ずれてもよいことを示している。
図15の従来回路に比べて単調性を維持し易いが、その
理由は、図15の回路では、切換スイッチS7 の切換に
よる出力電圧VOUT の変化量が、切換スイッチS0 のそ
れに比べて27 倍であるのに対し、図1の回路では、切
換スイッチSM0,SM1,SM2の切換による出力電圧V
OUT の変化量が、切換スイッチS0 のそれら比べて26
倍にとどまるためである。
換回路4の切換スイッチS0 〜S5 および抵抗R2 〜R
13の数を下位ビットのビット数に合わせて一定とし、第
2ディジタル・アナログ変換回路5の切換スイッチSM0
〜SM2および抵抗RMo〜RM2の数を上位ビットのビット
数よりも増やすことにより、抵抗比精度を良くしなくて
も、単調性を維持することができる。
ログ信号に変換する場合について説明したが、一般に、
下位ビットのビット数がNL 、上位ビットのビット数が
NU のディジタル信号をアナログ信号に変換する場合に
は、図1の回路において、第1スイッチ群7の切換スイ
ッチおよびR−2R回路6のR,2Rの抵抗体をそれぞ
れNL 個設けるとともに、第2スイッチ群9の切換スイ
ッチおよび2R回路8の2Rの抵抗をそれぞれ2Nu−1
個設ければよい。そして、第1スイッチ群7の各切換ス
イッチが、下位ビットの対応するビットの状態に応じ
て、基準電圧VRE F 側とグランド電位GND側にそれぞ
れ切換えられるとともに、基準電圧VREF 側に切換えら
れる第2スイッチ群9の切換スイッチの個数が、上位ビ
ットの状態に応じて決定されるように構成すればよい。
ビットと上位のNU ビットにより一般的に表示した場合
には、ディジタル・アナログ変換器の図2に相当する回
路は図9のように表わせる。同図中N点は第1ディジタ
ル・アナログ変換回路4と第2ディジタル・アナログ変
換回路5の接続点、V1 はN点より第1ディジタル・ア
ナログ変換回路4側を見た場合の電圧、V2 はN点より
第2ディジタル・アナログ変換回路5側を見た場合の電
圧をそれぞれ表す。
れる。
をアナログ信号に変換するディジタル・アナログ変換器
を図10に示す。ただし、下位ビットのビット数NL が
「6」、上位ビットのビット数NU が「3」に設定され
ている。この場合、第2ディジタル・アナログ変換回路
5に設けられる切換スイッチおよび抵抗の数は、 2Nu−1=23 −1=7 より7個それぞれ設けられる。
チSM0〜SM6が上位3ビットの状態に応じて下表に示す
ように、それぞれ切換えられる。
を表す。また、GNDは、切換スイッチSM0〜SM6がグ
ランド電位GND側に切換えられ、VREF は基準電圧V
REF 側に切換えられることをそれぞれ示す。
圧VOUT は、NL =6,NU =3を数23に代入するこ
とによって、次のように表わされる。
も、上記実施例と同様の効果が得られる。
基準電圧VREF を、第2入力端子2にグランド電位GN
Dをそれぞれ印加しているが、印加される電圧の大きさ
は特に問わない。要は、第1入力端子1と第2入力端子
2に、相互に電圧値の異なる第1基準電位と第2基準電
位をそれぞれ印加しさえすればよい。
を半導体ウエハ上に形成し、それら抵抗素子を適宜電気
的に接続することにより構成される。すなわち、各抵抗
素子は第1導電型の半導体ウエハの所定領域に不純物を
拡散させたり、適当なイオンを注入することによって第
2導電型の帯状の半導体層として形成され、このような
帯状の抵抗素子が複数個、それぞれ抵抗値Rを有するよ
うに同一の形状,同一の大きさに揃えられて半導体ウエ
ハ上に並列して配置される。そして、1つの抵抗素子に
よりRの抵抗値を有する抵抗体が、また2つの抵抗素子
を直列に接続することにより2Rの抵抗値を有する抵抗
体が形成される。
成した場合、すべての抵抗素子の抵抗値を一定値Rにす
る必要があるが、半導体ウエハの中央部と周辺部とでは
拡散やイオン注入に対する条件が多少異なるため、すべ
ての抵抗素子の抵抗値を一定値Rに揃えることは実際上
は困難である。一般には、各抵抗素子の抵抗値がその配
列方向に沿って直線的に変化することが多い。また、上
記抵抗素子の周辺に配置される各素子の発熱が均一でな
いと、それら抵抗素子が配列されている領域の温度分布
が不均一となって、各抵抗素子の抵抗値の変化にばらつ
きが生じる。したがって、単に抵抗体R1 〜R7 、RM0
〜RM2を構成する抵抗素子をその順序で、すなわち下位
ビットに対する抵抗素子から上位ビットに対する抵抗素
子の順に隣り合うように、一列に配列して配線したとき
には、抵抗値の精度悪化によって単調性を維持すること
ができなくなるおそれがある。
説明するように配置し、ディジタル・アナログ変換器の
単調性を維持している。
換器を構成する抵抗素子のレイアウトの第1実施例を示
す平面図である。同図に示すように、複数の抵抗素子r
M0a ,rM1a ,..がX方向に一定間隔で一列に配置さ
れており、このうち2R回路8を構成する抵抗素子が基
準線RLに対し対称に配置されている。すなわち、抵抗
体RM0を構成する抵抗素子rM0a ,rM0b が、また抵抗
体RM1を構成する抵抗素子rM1a ,rM1b が、また抵抗
体RM2を構成する抵抗素子rM2a ,rM2b がそれぞれ基
準線RLに対し対称に配置されている。一方、R−2R
回路6では、抵抗体R7 ,R13,R6 ,R12,... を構
成する抵抗素子r7 ,r13b ,r13a ,r6 ,r12b ,
r12a...がこの順序で一列に配置されている。なお、こ
の実施例では、基準線RLから抵抗素子までの距離をX
方向を正とし、(−X)方向を負としている。
ル・アナログ変換器の単調性に重大な影響を与える2R
回路8を対称配置された抵抗素子rM0a とrM0b ,r
M1a とrM1b ,rM2a とrM2b によって構成しているの
で、2R回路8では抵抗素子の形成位置の違い等による
抵抗値の誤差が相殺されて、ディジタル・アナログ変換
器の単調性を維持することができる。なお、その定量的
説明は後述する。
換器を構成する抵抗素子のレイアウトの第2実施例を示
す平面図である。同図に示すように、この第2実施例で
は、2R回路8のみならずR−2R回路6の一部につい
ても、抵抗素子が基準線RLに対し対称配置されてい
る。すなわち、1組の抵抗素子対r7 ,r13b が基準線
RLに対し対称となっている。なお、その他の構成につ
いては、第1実施例と同一である。
ても抵抗素子を対称配置することによってR−2R回路
6の抵抗値の誤差が少なくなり、ディジタル・アナログ
変換器の特性向上を図ることができる。
による効果を第1実施例と比較しながら定量的に説明す
る。ここで、抵抗素子の抵抗値は基準線RLに垂直な方
向(X方向)に直線的に比例定数αで変化し、基準線R
Lでの抵抗値が基準抵抗値Rとする。したがって、基準
線RLからにX方向に距離dだけ離れた抵抗素子の抵抗
値Rd は、 Rd =R(1+δi )=R(1+d・α) ただし、δi は抵抗素子ri の誤差成分である、とな
る。
うに、ディジタル信号(0,1,1,1,1,1,1,1) がディジタル
信号(1,0,0,0,0,0,0,0) に切り換わるときである。そこ
で、上記と同様にして、差電圧ΔVOUT を求めると、次
式となる。
る。なお、数25において、下位ビットの影響は小さい
ために、下位ビットの抵抗素子の誤差については無視し
ている。
出すと、
誤差Verror に与える影響が最も大きく、一般的にはδ
oiをゼロに設定することが好適である。上記のように2
R回路8を対称配置した場合には、値δoiがゼロとな
り、電圧変化誤差Verror は比較的小さくなる。なお、
その時のVerror の値は以下のようにして求まる。
準線RLに対称に配置された抵抗素子によって2R回路
8を構成しているので、値δoiはゼロである。また、抵
抗素子の誤差成分は基準線RLからの距離dに比例する
ので、数26は
は、距離d7 ,d13b ,d13a ,d6 ,d12b ,
d12a ,d5 はそれぞれ7,9,11,13,15,1
7,19であるので、これらの値を数27に代入して、
電圧変化誤差Verror を求めると、 Verror =590α・LSB が得られる。
に距離d7 ,d13b ,d13a ,d6 ,d12b ,d12a ,
d5 はそれぞれ−7,7,9,11,13,15,17
である。したがって、これらの値を数27に代入して、
電圧変化誤差Verror を求めると、 Verror =82α・LSB が得られる。
R回路6の1組の抵抗素子対R7 ,R13b を基準線RL
に対し対称配置することによって、電圧変化誤差V
error が小さくなる。例えば、上記第2実施例によれ
ば、電圧変化誤差は第1実施例の0.14倍となり、抵
抗素子の精度悪化の影響を受け難くなり、第1実施例に
比べディジタル・アナログ変換器の特性を向上させるこ
とができる。その結果、高精度のディジタル・アナログ
変換器が得られる。
換器を構成する抵抗素子のレイアウトの第3実施例を示
す平面図である。この第3実施例では、同図に示すよう
に、R−2R回路6を構成する抵抗素子のうち、対称配
置する抵抗素子を増やしたものである。すなわち、R−
2R回路6において、抵抗素子対r7,r13a が、さら
に抵抗素子対r13b ,r6がそれぞれ基準線RLに対し
対称となっている。なお、その他の構成については、第
1実施例と同一である。
る電圧変化誤差を求め、第3実施例の効果について説明
する。この実施例では、同図に示すように、距離d7 ,
d13 a ,d13b ,d6 ,d12b ,d12a ,d5 はそれぞ
れ−7,7,−9,9,11,13,15であるので、
これらの値を数27に代入して、電圧変化誤差Verro r
を求めると、 Verror =−134α・LSB が得られる。
た抵抗素子r13b ,r6 を基準線RLに対し対称配置す
ることによって、第1実施例に比べ電圧変化誤差V
error が小さくなり、上記第2実施例と同様の効果が得
られる。
換器を構成する抵抗素子のレイアウトの第4実施例を示
す平面図である。この第4実施例では、同図に示すよう
に、R−2R回路6を構成する抵抗素子のうち、対称配
置する抵抗素子の数をさらに増やしたものである。すな
わち、R−2R回路6において、抵抗素子対r7 ,r
13a が、また抵抗素子対r13b ,r6 が、さらに抵抗素
子対r12b r12a がそれぞれ基準線RLに対し対称とな
っている。なお、その他の構成については、第1実施例
と同一である。
る電圧変化誤差を求め、第4実施例の効果について説明
する。この実施例では、同図に示すように、距離d7 ,
d13 a ,d13b ,d6 ,d12b ,d12a ,d5 はそれぞ
れ−7,7,−9,9,−11,11,13であるの
で、これらの値を数27に代入して、電圧変化誤差Ver
ror を求めると、 Verror =−142α・LSB が得られる。
も、同様の効果が得られる。なお、R−2R回路6を構
成する抵抗素子のうち、対称配置する抵抗素子の組合せ
および組合せ数は上記第2ないし第4実施例に限定され
ず、任意である。
ば、上位ビットのディジタルデータに基づいて駆動され
る第2ディジタル・アナログ回路を基準線を対称中心と
し対称配置された2つの第2の抵抗素子を直列接続して
なる複数の抵抗体によって構成しているので、前記第2
ディジタル・アナログ回路における抵抗素子の誤差を相
殺することができ、高い抵抗比の抵抗を使用せずに、単
調性を維持しつつ高い分解能を得ることができる。
発明に加え、さらに前記複数の第1の抵抗素子のうち、
少なくとも1組以上の抵抗素子対を前記基準線に対し対
称配置しているので、第1ディジタル・アナログ回路に
おいても抵抗素子の誤差を一部相殺することができ、よ
り高い分解能を得ることができる。
する抵抗体のうち、直列接続される2つの抵抗体を、第
1の方向に対して垂直な第2の方向に伸びた基準線を対
称中心として対称に配置され、かつ、複数の抵抗体が第
1及び第2の領域の間に位置する半導体基板の第3の領
域に配置しているので、第2ディジタル・アナログ回路
における抵抗素子の誤差を相殺することができ、高い分
解能を得ることができる。
ル・アナログ変換器を示す回路図である。
状態を示す回路図である。
状態を示す回路図である。
る。
る。
る。
る。
換器の等価回路を示す図である。
ジタル・アナログ変換器を示す回路図である。
る抵抗素子のレイアウトの第1実施例を示す平面図であ
る。
る抵抗素子のレイアウトの第2実施例を示す平面図であ
る。
る抵抗素子のレイアウトの第3実施例を示す平面図であ
る。
る抵抗素子のレイアウトの第4実施例を示す平面図であ
る。
器を示す回路図である。
回路 5 第2ディジタル・アナログ変換
回路 R1 〜R7 ,RM0〜RM2 抵抗(抵抗体) r5 〜r7 ,rM0a ,rM0b ,rM1a ,rM1b ,
rM2a ,rM2b 抵抗素子 RL 基準線
Claims (3)
- 【請求項1】 第1導電型の半導体領域に第1の方向に
同一形状及び同一の大きさで形成された第2導電型の半
導体層からなる複数の第1の抵抗素子をR−2R回路を
構成するように電気的に接続してなり、下位ビットのデ
ィジタルデータに基づいて駆動される第1ディジタル・
アナログ回路と、前記半導体領域に前記第1の方向に前
記第1の抵抗素子と同一形状及び同一の大きさで形成さ
れた第2導電型の半導体層からなる複数の第2の抵抗素
子を2R回路を構成するように電気的に接続してなり、
上位ビットのディジタルデータに基づいて駆動される第
2ディジタル・アナログ回路とを備え、前記上位ビット
と前記下位ビットからなる2進数のディジタル信号をア
ナログ信号に変換するディジタル・アナログ変換器にお
いて、 前記第2ディジタル・アナログ変換回路が、前記第1の
方向に対し垂直な第2の方向に伸びた基準線を対称中心
とし対称配置された2つの前記第2の抵抗素子を直列接
続してなる複数の抵抗体によって構成されたことを特徴
とするディジタル・アナログ変換器。 - 【請求項2】 さらに、前記複数の第1の抵抗素子のう
ち、少なくとも1組以上の抵抗素子対が前記基準線に対
し対称配置された請求項1のディジタル・アナログ変換
器。 - 【請求項3】 抵抗値がRになるように設定された半導
体層からなる抵抗体が第1の方向に所定間隔離隔して複
数配置され、これら複数の抵抗体が電気的に接続される
ことによってR−2R回路を構成し、少なくとも出力端
に接続される抵抗体が半導体基板の第1の領域に配置さ
れているとともに、残りの抵抗体が半導体基板の第2の
領域に配置され、下位ビットのディジタルデータに基づ
いて駆動される第1ディジタル・アナログ回路と、 抵抗値がRになるように設定された半導体層からなる抵
抗体が第1の方向に所定間隔離隔して複数配置され、こ
れら複数の抵抗体が電気的に接続されることによって2
R回路を構成し、直列接続される2つの抵抗体が、前記
第1の方向に対して垂直な第2の方向に伸びた基準線を
対称中心として対称に配置され、かつ、複数の抵抗体が
前記第1及び第2の領域の間に位置する半導体基板の第
3の領域に配置され、上位ビットのディジタルデータに
基づいて駆動される第2ディジタル・アナログ回路を備
えたディジタル・アナログ変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26027491A JP2735712B2 (ja) | 1991-10-08 | 1991-10-08 | ディジタル・アナログ変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26027491A JP2735712B2 (ja) | 1991-10-08 | 1991-10-08 | ディジタル・アナログ変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05102857A JPH05102857A (ja) | 1993-04-23 |
JP2735712B2 true JP2735712B2 (ja) | 1998-04-02 |
Family
ID=17345781
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26027491A Expired - Fee Related JP2735712B2 (ja) | 1991-10-08 | 1991-10-08 | ディジタル・アナログ変換器 |
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Country | Link |
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JP (1) | JP2735712B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
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US6542143B1 (en) | 1996-02-28 | 2003-04-01 | Seiko Epson Corporation | Method and apparatus for driving the display device, display system, and data processing device |
DE69838277T2 (de) | 1997-04-18 | 2008-05-15 | Seiko Epson Corp. | Schaltung und verfahren zur ansteuerung einer elektrooptischen vorrichtung, elektrooptisches gerät und dieses verwendende elektronische einrichtung |
-
1991
- 1991-10-08 JP JP26027491A patent/JP2735712B2/ja not_active Expired - Fee Related
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