JP2735712B2

JP2735712B2 - ディジタル・アナログ変換器

Info

Publication number: JP2735712B2
Application number: JP26027491A
Authority: JP
Inventors: 正生有本; 英司大西; 賢次加納
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-10-08
Filing date: 1991-10-08
Publication date: 1998-04-02
Anticipated expiration: 2013-04-02
Also published as: JPH05102857A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、２進数のディジタル
信号をアナログ信号に変換するディジタル・アナログ変
換器に関する。

【０００２】

【従来の技術】電圧印加方式のディジタル・アナログ変
換器として、Ｒ−２Ｒ方式を採用したものが従来より知
られている。図１５は、そのようなＲ−２Ｒ方式を採用
した８ビットのディジタル・アナログ変換器を示す。

【０００３】同図に示すように、このディジタル・アナ
ログ変換器は、ＤＡ変換される８ビットディジタル信号
の各位のビットに対応して８個の切換スイッチＳ₀〜Ｓ
₇がそれぞれ設けられている。各切換スイッチＳ₀〜Ｓ
₇の一方の切換接点は、基準電圧Ｖ_REFが印加される第
１入力端子１にそれぞれ接続されるとともに、他方の切
換接点は、グランド電位ＧＮＤが印加される第２入力端
子２にそれぞれ接続されている。第２入力端子２と出力
端子３の間には、２Ｒの抵抗値を有する１個の抵抗体と
Ｒの抵抗値を有する７個の抵抗体が直列に接続されてい
る。また、上記各抵抗体間のノードと切換スイッチＳ₀
〜Ｓ₇の共通接点間に、２Ｒの抵抗値を有する８個の抵
抗体がそれぞれ接続されている。

【０００４】このディジタル・アナログ変換器では、そ
れぞれの切換スイッチＳ₀〜Ｓ₇が、ディジタル信号の
対応するビットの状態に応じて、基準電圧Ｖ_REFが印加
される第１切換接点とグランド電位ＧＮＤが印加される
第２切換接点の間でそれぞれ切換えられ、そのディジタ
ル信号に応じた電圧値を有するアナログ信号が出力端子
３より出力される。

【０００５】

【発明が解決しようとする課題】このように、従来のＲ
−２Ｒ方式を採用したディジタル・アナログ変換器は、
抵抗体や切換スイッチＳ₀〜Ｓ₇等の素子数が少なくて
済み、制御が簡単であるという利点を有する。しかし、
その反面、次のような欠点を有する。すなわち、現実に
は、各抵抗体の抵抗値にバラツキがあって、ディジタル
データの変化に対するアナログ信号の出力変化に誤差が
含まれる。従来のディジタル・アナログ変換器では、最
上位ビット分のディジタルデータの変化に対するアナロ
グ信号の出力変化に含まれる誤差の影響が大きいため、
単調性を維持しつつ高分解なものを得ようとすると、非
常に高い抵抗比精度が必要となる。

【０００６】この発明は、上記問題を解決するためにな
されたもので、高い抵抗比の抵抗を使用せずとも、単調
性を維持しつつ高い分解能が得られるディジタル・アナ
ログ変換器を提供することを目的とする。

【０００７】

【課題を解決するための手段】請求項１の発明は、第１
導電型の半導体領域に第１の方向に同一形状及び同一の
大きさで形成された第２導電型の半導体拡散層からなる
複数の第１の抵抗素子をＲ−２Ｒ回路を構成するように
電気的に接続してなり、下位ビットのディジタルデータ
に基づいて駆動される第１ディジタル・アナログ回路
と、前記半導体領域に前記第１の方向に前記第１の抵抗
素子と同一形状及び同一の大きさで形成された第２導電
型の半導体拡散層からなる複数の第２の抵抗素子を２Ｒ
回路を構成するように電気的に接続してなり、上位ビッ
トのディジタルデータに基づいて駆動される第２ディジ
タル・アナログ回路とを備え、前記上位ビットと前記下
位ビットからなる２進数のディジタル信号をアナログ信
号に変換するディジタル・アナログ変換器であって、上
記目的を達成するために、前記第２ディジタル・アナロ
グ変換回路を、前記第１の方向に対し垂直な第２の方向
に伸びた基準線を対称中心とし対称配置された２つの前
記第２の抵抗素子を直列接続してなる複数の抵抗体によ
って構成している。

【０００８】請求項２の発明は、請求項１の発明に加
え、さらに前記複数の第１の抵抗素子のうち、少なくと
も１組以上の抵抗素子対を前記基準線に対し対称配置し
ている。

【０００９】請求項３の発明は、抵抗値がＲになるよう
に設定された半導体層からなる抵抗体が第１の方向に所
定間隔離隔して複数配置され、これら複数の抵抗体が電
気的に接続されることによってＲ−２Ｒ回路を構成し、
少なくとも出力端に接続される抵抗体が半導体基板の第
１の領域に配置されているとともに、残りの抵抗体が半
導体基板の第２の領域に配置され、下位ビットのディジ
タルデータに基づいて駆動される第１ディジタル・アナ
ログ回路と、抵抗値がＲになるように設定された半導体
層からなる抵抗体が第１の方向に所定間隔離隔して複数
配置され、これら複数の抵抗体が電気的に接続されるこ
とによって２Ｒ回路を構成し、直列接続される２つの抵
抗体が、前記第１の方向に対して垂直な第２の方向に伸
びた基準線を対称中心として対称に配置され、かつ、複
数の抵抗体が前記第１及び第２の領域の間に位置する半
導体基板の第３の領域に配置され、上位ビットのディジ
タルデータに基づいて駆動される第２ディジタル・アナ
ログ回路を備えている。

【００１０】

【作用】請求項１の発明では、上位ビットのディジタル
データに基づいて駆動される第２ディジタル・アナログ
回路が、基準線を対称中心とし対称配置された２つの第
２の抵抗素子を直列接続してなる複数の抵抗体によって
構成されるため、前記第２ディジタル・アナログ回路で
は抵抗素子の誤差が相殺される。そのため、高い抵抗比
の抵抗を使用せずに、単調性を維持しつつ高い分解能が
得られる。

【００１１】請求項２の発明では、上記請求項１の発明
に加え、さらに前記複数の第１の抵抗素子のうち、少な
くとも１組以上の抵抗素子対が前記基準線に対し対称配
置されているので、第１ディジタル・アナログ回路にお
いても抵抗素子の誤差が一部相殺されて、より高い分解
能が得られる。

【００１２】

【実施例】以下、この発明にかかるディジタル・アナロ
グ変換器の回路構成ならびにその回路の構成要素（抵抗
素子）のレイアウトをそれぞれ開示し、この発明の詳細
について説明する。

【００１３】Ａ．ディジタル・アナログ変換器の回路構成とその効果図１はこの発明の一実施例である８ビットのディジタル
・アナログ変換器を示す。

【００１４】このディジタル・アナログ変換器は、ビッ
ト数が「６」の下位ビットとビット数が「２」の上位ビ
ットからなる２進数のディジタル信号をアナログ信号に
変換するものであって、下位６ビットのディジタルデー
タに基づいて駆動される第１ディジタル・アナログ変換
回路４と、上位２ビットのディジタルデータに基づいて
駆動される第２ディジタル・アナログ変換回路５を備え
ている。

【００１５】第１ディジタル・アナログ変換回路４に
は、下位６ビットのディジタルデータの状態に応じてそ
れぞれ切換えられる６個の切換スイッチＳ₀〜Ｓ₅が設
けられている。各切換スイッチＳ₀〜Ｓ₅の一方の切換
接点は、基準電圧Ｖ_REFが印加される第１入力端子１に
それぞれ接続されるとともに、他方の切換接点は、グラ
ンド電位ＧＮＤが印加される第２入力端子２にそれぞれ
接続されている。また、第２入力端子２と出力端子３の
間には、２Ｒの抵抗値を有する１個の抵抗体Ｒ₁と、Ｒ
の抵抗値を有する６個の抵抗体Ｒ₂〜Ｒ₇が直列に接続
されている。そして、上記抵抗体Ｒ₂〜Ｒ₇の一端側
と、切換スイッチＳ₀〜Ｓ₅の共通接点との間に、２Ｒ
の抵抗値を有する６個の抵抗体Ｒ₈〜Ｒ₁₃がそれぞれ接
続される。こうして、抵抗体Ｒ₂〜Ｒ₁₃によりＲ−２Ｒ
回路６が構成されるとともに、切換スイッチＳ₀〜Ｓ₅
により第１スイッチ群７が構成される。

【００１６】一方、第２ディジタル・アナログ変換回路
５には、上位２ビットのディジタルデータの状態に応じ
てそれぞれ切換えられる３個の切換スイッチＳ_M0，
Ｓ_M1，Ｓ_M2が設けられている。各切換スイッチＳ_M0，Ｓ
_M1，Ｓ_M2の一方の切換接点は、基準電圧Ｖ_REFが印加さ
れる第１入力端子１に接続されるとともに、他方の切換
接点は、グランド電位ＧＮＤが印加される第２入力端子
ＧＮＤに接続される。そして、各切換スイッチＳ_M0，Ｓ
_M1，Ｓ_M2の共通接点と出力端子Ｖ_OUTの間に、２Ｒの抵
抗値を有する３個の抵抗体Ｒ_M0，Ｒ_M1，Ｒ_M2がそれぞれ
接続されている。こうして、抵抗体Ｒ_M0，Ｒ_M1，Ｒ_M2に
より２Ｒ回路８が構成されるとともに、切換スイッチＳ
_M0，Ｓ_M1，Ｓ_M2により第２スイッチ群９が構成される。

【００１７】なお、第１スイッチ群７の各切換スイッチ
Ｓ₀〜Ｓ₅は、下位６ビットの対応するビットが「１」
のときは、基準電圧Ｖ_REF側に切換えられる一方、
「０」のときはグランド電位ＧＮＤ側に切換えられる。
また、第２スイッチ群７の各切換スイッチＳ_M0，Ｓ_M1，
Ｓ_M2は、上位２ビットの状態に応じて下表に示すように
それぞれ切換えられる。

【００１８】

【表１】

【００１９】同表中、Ｂ₇は最上位ビットを表し、Ｂ₆
は次の位のビットを表す。また、ＧＮＤは切換スイッチ
Ｓ_M0，Ｓ_M1，Ｓ_M2がグランド電位ＧＮＤ側に切換えら
れ、Ｖ_RE _Fは基準電圧Ｖ_REF側に切換えられることをそ
れぞれ示す。

【００２０】このディジタル・アナログ変換器の作用に
ついて、図１５に示す従来のディジタル・アナログ変換
器と比較しながら次に説明する。

【００２１】いま、図１５に示すディジタル・アナログ
変換器において、例えば切換スイッチＳ₃が基準電圧Ｖ
_REF側に切換えられ、他の切換スイッチＳ₀〜Ｓ₂，Ｓ
₄〜Ｓ₇がグランド電位ＧＮＤ側に切換えられる場合に
ついて考える。この場合、図１５のＣ点より左側の合成
抵抗値はＲであるので、Ｄ点より左側の合成抵抗値は２
Ｒとなる。一方、Ｄ点より上側の抵抗値も２Ｒである。
したがって、Ｄ点より上側と左側の両方をみると、合成
抵抗値はＲとなる。その結果、Ｄ点はＥ点の１／２の電
圧となる。以上の関係は、図１５のＡ〜Ｈの全ての点で
成立する。

【００２２】したがって、上記アナログ・ディジタル変
換器の出力電圧Ｖ_OUTは、一般的に次式により表わされ
る。

【００２３】

【数１】

【００２４】ここで、ｂ₀〜ｂ₇は、各切換スイッチＳ
₀〜Ｓ₇が基準電圧Ｖ_REF側に接続されているとき
「１」に、グランド電位ＧＮＤ側に接続されているとき
「０」になる数とする。

【００２５】こうして、ディジタル信号の対応するビッ
トの状態に応じて各切換スイッチＳ₀〜Ｓ₇をそれぞれ
切換えることにより、８ビットのディジタル・アナログ
変換器が実現される。

【００２６】一方、図１に示される本願実施例のディジ
タル・アナログ変換器は、図２に示すように書き直せ
る。ここでＶ₁は図１のＧ点より左側の電圧を表し、Ｖ
₂は同じくＧ点より右側の電圧を表す。

【００２７】電圧Ｖ₁は、数１と同様の方法で求めら
れ、下記式により表わされる。

【００２８】

【数２】

【００２９】また、Ｖ₂は、次式により表わされる。

【００３０】

【数３】

【００３１】ここで、ｂ_M0，ｂ_M1，ｂ_M2は、切換スイッ
チＳ_M0，Ｓ_M1，Ｓ_M2が基準電圧Ｖ_REF側に接続されると
き「１」に、グランド電位ＧＮＤ側に接続されるときに
「０」となる数とする。

【００３２】したがって、出力電圧Ｖ_OUTは、テブナン
の定理を用いて、下記式により表わされる。

【００３３】

【数４】

【００３４】数４に数２および数３を代入すると、

【００３５】

【数５】

【００３６】数１のｂ₆，ｂ₇と、数５のｂ_M0，ｂ_M1，
ｂ_M2の関係を整理すると、下表のようになる。

【００３７】

【表２】

【００３８】すなわち、２⁶・ｂ₆＋２⁷・ｂ₇＝２⁶・（ｂ_M0＋ｂ_M1＋ｂ_M2）となる。

【００３９】次に、本願実施例のディジタル・アナログ
変換器により単調性が改善される点について説明する。
図３は図１５の従来回路において、各抵抗の抵抗値Ｒ，
２Ｒが（１＋δ）だけずれている状態を示し、図４は図
１の本願実施例回路において、各抵抗体Ｒ₁〜Ｒ₁₃，Ｒ
_M0〜Ｒ_M2の抵抗値Ｒ，２Ｒが（１＋δ）だけずれている
状態を示す。

【００４０】図３の従来回路において、最も単調性が阻
害され易い点は、最も大きなウェイトを持つ切換スイッ
チＳ₇の切換えがなされるときである。すなわち、ｂ₇
＝０，ｂ₆＝ｂ₅＝ｂ₄＝ｂ₃＝ｂ₂＝ｂ₁＝ｂ₀＝１
の状態から、ｂ₇＝１，ｂ₆＝ｂ₅＝ｂ₄＝ｂ₃＝ｂ₂
＝ｂ₁＝ｂ₀＝０の状態に変化するときである。

【００４１】ディジタル信号（ｂ₇，ｂ₆，ｂ₅，
ｂ₄，ｂ₃，ｂ₂，ｂ₁，ｂ₀）が(1,0,0,0,0,0,0,0)
で与えられるとき、図３の回路は図５のように表わされ
る。

【００４２】いま、Ａ点から左を見たインピーダンスＺ
_Aを求めると、次のようになる。

【００４３】

【数６】

【００４４】ここで、δ₂，δ₁＜＜１として２次以上
の項を無視する（ニュートンの一次近似）と、Ｚ_Aは次
のようになる。

【００４５】

【数７】

【００４６】同様にして、Ｂ点から左を見たインピーダ
ンスＺ_Bは、次のようになる。

【００４７】

【数８】

【００４８】同様にして、Ｃ点から左を見たインピーダ
ンスＺ_Cは、次のようになる。

【００４９】

【数９】

【００５０】この方程式は、２Ｒの大きさの抵抗（接点
・接地間抵抗）に対しては、最初１／２で、１段下位ビ
ット側に行くに従って１／４倍ずつ減少していく。一
方、Ｒの大きさの抵抗（節点間の抵抗）に対しては、最
初１／４で、１段下位ビットに行くに従って１／４倍ず
つ減少していく。

【００５１】したがって、Ｇ点より左を見たインピーダ
ンスＺ_Gは、次のようになる。

【００５２】

【数１０】

【００５３】したがって、Ｈ点から左を見たインピーダ
ンスＺ_Hは、次のようになる。

【００５４】

【数１１】

【００５５】したがって、ディジタル信号(1,0,0,0,0,
0,0,0) が与えられたときの出力電圧Ｖ_OUT(1,0,0,0,0,
0,0,0) は、次のようになる。

【００５６】

【数１２】

【００５７】一方、ディジタル信号が(0,1,1,1,1,1,1,
1) で与えられるとき、図３の回路は図６のように表わ
される。

【００５８】重畳の理を使えば、図６の回路の出力電圧
は、図７の回路の出力電圧Ｖ_OUT7から、図８の回路の出
力電圧Ｖ_OUT8を引いたものとなる。

【００５９】そこで、図７の出力電圧Ｖ_OUT7を求める
と、次のようになる。

【００６０】Ｖ_OUT7＝Ｖ_REF−Ｖ_OUT(1,0,0,0,0,0,0,0) これに数１２を代入して、

【００６１】

【数１３】

【００６２】また、図８の出力電圧Ｖ_OUT8を求めると、
次のようになる。この場合、図８の回路は、抵抗２Ｒ
（１＋δ_i）(i=1,2,4,6,8,10,12,14,16) の接地状態に
対し、１ビット相当の抵抗２Ｒ（１＋δ₁）がＶ_REFに
接続された状態に相当する。したがって、

【００６３】

【数１４】

【００６４】となる。ただし、δ_errorはδ₀〜δ₁₅に
よって生じる誤差成分である。

【００６５】したがって、図６の回路の出力電圧、言い
換えればディジタル信号が(0,1,1,1,1,1,1,1) で与えら
れるときの出力電圧Ｖ_OUT(0,1,1,1,1,1,1,1) は、数１
３および数１４を用いて次のように表わせる。

【００６６】

【数１５】

【００６７】そこで、Ｖ_OUT(1,0,0,0,0,0,0,0) とＶ
_OUT (0,1,1,1,1,1,1,1) との差電圧ΔＶ_OUTを、数１
２及び数１５を用いて求めると、次のようになる。

【００６８】

【数１６】

【００６９】ここで、δ_errorは極めて小さな値である
ため、無視でき、次のように表わせる。

【００７０】

【数１７】

【００７１】数１７は、ディジタル信号が(0,1,1,1,1,
1,1,1) から(1,0,0,0,0,0,0) に変化したときの出力電
圧Ｖ_OUTの変化量を示すため、図３の従来回路の場合、
ほぼδ₁₆として１／２⁷以上となったときに、単調性が
阻害されることが分る。

【００７２】これに対し、図４に示される本願実施例の
回路において、最も単調性が阻害され易い点は、最も大
きなウェイトを持つ切換スイッチＳ_M0，Ｓ_M1，Ｓ_M2の切
換えがなされるときである。すなわち、次の３つの場合
である。

【００７３】(i) ｂ_M2＝０，ｂ_M1＝０，ｂ_M0＝０，ｂ
₅＝ｂ₄＝ｂ₃＝ｂ₂＝ｂ₁＝１の状態から、ｂ_M2＝
０，ｂ_M1＝０，ｂ_M0＝１，ｂ₅＝ｂ₄＝ｂ₃＝ｂ₂＝ｂ
₁＝ｂ₀＝０の状態に変化する場合。

【００７４】(ii) ｂ_M2＝０，ｂ_M1＝０，ｂ_M0＝１，ｂ
₅＝ｂ₄＝ｂ₃＝ｂ₂＝ｂ₁＝ｂ₀＝１の状態から、ｂ
_M2＝０，ｂ_M1＝１，ｂ_M0＝１，ｂ₅＝ｂ₄＝ｂ₃＝ｂ₂
＝ｂ₁＝ｂ₀＝０の状態に変化する場合。

【００７５】(iii) ｂ_M2＝０，ｂ_M1＝１，ｂ_M0＝１，ｂ
₅＝ｂ₄＝ｂ₃＝ｂ₂＝ｂ₁＝ｂ₀＝１の状態から、ｂ
_M2＝１，ｂ_M1＝１，ｂ_M0＝１，ｂ₅＝ｂ₄＝ｂ₃＝ｂ₂
＝ｂ₁＝ｂ₀＝０の状態に変化する場合。

【００７６】これらの場合の出力電極Ｖ_OUTの変化量
は、図３の従来回路で求めた方法と同様の方法を用いて
求めると、それぞれほぼ次式で与えられる。

【００７７】(i) の場合：

【００７８】

【数１８】

【００７９】(ii)の場合：

【００８０】

【数１９】

【００８１】(iii) の場合：

【００８２】

【数２０】

【００８３】数１８ないし数２０から分るように、本願
実施例の回路では、ほぼδ_M0，δ_Ｍ１，δ_Ｍ２として１
／２⁶以上になったときに単調性が阻害される。

【００８４】すなわち、図４の本願実施例の回路は、図
３の従来回路に比べて、単調性を維持するために、抵抗
比が倍ずれてもよいことを示している。

【００８５】このように、図１の本願実施例の回路は、
図１５の従来回路に比べて単調性を維持し易いが、その
理由は、図１５の回路では、切換スイッチＳ₇の切換に
よる出力電圧Ｖ_OUTの変化量が、切換スイッチＳ₀のそ
れに比べて２⁷倍であるのに対し、図１の回路では、切
換スイッチＳ_M0，Ｓ_M1，Ｓ_M2の切換による出力電圧Ｖ
_OUTの変化量が、切換スイッチＳ₀のそれら比べて２⁶
倍にとどまるためである。

【００８６】したがって、第１ディジタル・アナログ変
換回路４の切換スイッチＳ₀〜Ｓ₅および抵抗Ｒ₂〜Ｒ
₁₃の数を下位ビットのビット数に合わせて一定とし、第
２ディジタル・アナログ変換回路５の切換スイッチＳ_M0
〜Ｓ_M2および抵抗Ｒ_Mo〜Ｒ_M2の数を上位ビットのビット
数よりも増やすことにより、抵抗比精度を良くしなくて
も、単調性を維持することができる。

【００８７】以上は、８ビットのディジタル信号をアナ
ログ信号に変換する場合について説明したが、一般に、
下位ビットのビット数がＮ_L、上位ビットのビット数が
Ｎ_Uのディジタル信号をアナログ信号に変換する場合に
は、図１の回路において、第１スイッチ群７の切換スイ
ッチおよびＲ−２Ｒ回路６のＲ，２Ｒの抵抗体をそれぞ
れＮ_L個設けるとともに、第２スイッチ群９の切換スイ
ッチおよび２Ｒ回路８の２Ｒの抵抗をそれぞれ２^Nu−１
個設ければよい。そして、第１スイッチ群７の各切換ス
イッチが、下位ビットの対応するビットの状態に応じ
て、基準電圧Ｖ_RE _F側とグランド電位ＧＮＤ側にそれぞ
れ切換えられるとともに、基準電圧Ｖ_REF側に切換えら
れる第２スイッチ群９の切換スイッチの個数が、上位ビ
ットの状態に応じて決定されるように構成すればよい。

【００８８】このように、ディジタル信号を下位のＮ_L
ビットと上位のＮ_Uビットにより一般的に表示した場合
には、ディジタル・アナログ変換器の図２に相当する回
路は図９のように表わせる。同図中Ｎ点は第１ディジタ
ル・アナログ変換回路４と第２ディジタル・アナログ変
換回路５の接続点、Ｖ₁はＮ点より第１ディジタル・ア
ナログ変換回路４側を見た場合の電圧、Ｖ₂はＮ点より
第２ディジタル・アナログ変換回路５側を見た場合の電
圧をそれぞれ表す。

【００８９】このとき、Ｖ₁，Ｖ₂は次のように表わさ
れる。

【００９０】

【数２１】

【００９１】

【数２２】

【００９２】したがって、出力電圧Ｖ_OUTは、

【００９３】

【数２３】

【００９４】で表わされる。

【００９５】参考のために、９ビットのディジタル信号
をアナログ信号に変換するディジタル・アナログ変換器
を図１０に示す。ただし、下位ビットのビット数Ｎ_Lが
「６」、上位ビットのビット数Ｎ_Uが「３」に設定され
ている。この場合、第２ディジタル・アナログ変換回路
５に設けられる切換スイッチおよび抵抗の数は、２^Nu−１＝２³−１＝７より７個それぞれ設けられる。

【００９６】そして、第２スイッチ群９の各切換スイッ
チＳ_M0〜Ｓ_M6が上位３ビットの状態に応じて下表に示す
ように、それぞれ切換えられる。

【００９７】

【表３】

【００９８】同表中、Ｂ₆，Ｂ₇，Ｂ₈は上位３ビット
を表す。また、ＧＮＤは、切換スイッチＳ_M0〜Ｓ_M6がグ
ランド電位ＧＮＤ側に切換えられ、Ｖ_REFは基準電圧Ｖ
_REF側に切換えられることをそれぞれ示す。

【００９９】このディジタル・アナログ変換器の出力電
圧Ｖ_OUTは、Ｎ_L＝６，Ｎ_U＝３を数２３に代入するこ
とによって、次のように表わされる。

【０１００】

【数２４】

【０１０１】このディジタル・アナログ変換器によって
も、上記実施例と同様の効果が得られる。

【０１０２】なお、上記実施例では、第１入力端子１に
基準電圧Ｖ_REFを、第２入力端子２にグランド電位ＧＮ
Ｄをそれぞれ印加しているが、印加される電圧の大きさ
は特に問わない。要は、第１入力端子１と第２入力端子
２に、相互に電圧値の異なる第１基準電位と第２基準電
位をそれぞれ印加しさえすればよい。

【０１０３】Ｂ．抵抗素子のレイアウトとその効果図１のディジタル・アナログ変換器は、複数の抵抗素子
を半導体ウエハ上に形成し、それら抵抗素子を適宜電気
的に接続することにより構成される。すなわち、各抵抗
素子は第１導電型の半導体ウエハの所定領域に不純物を
拡散させたり、適当なイオンを注入することによって第
２導電型の帯状の半導体層として形成され、このような
帯状の抵抗素子が複数個、それぞれ抵抗値Ｒを有するよ
うに同一の形状，同一の大きさに揃えられて半導体ウエ
ハ上に並列して配置される。そして、１つの抵抗素子に
よりＲの抵抗値を有する抵抗体が、また２つの抵抗素子
を直列に接続することにより２Ｒの抵抗値を有する抵抗
体が形成される。

【０１０４】ところで、上記のようにして抵抗素子を形
成した場合、すべての抵抗素子の抵抗値を一定値Ｒにす
る必要があるが、半導体ウエハの中央部と周辺部とでは
拡散やイオン注入に対する条件が多少異なるため、すべ
ての抵抗素子の抵抗値を一定値Ｒに揃えることは実際上
は困難である。一般には、各抵抗素子の抵抗値がその配
列方向に沿って直線的に変化することが多い。また、上
記抵抗素子の周辺に配置される各素子の発熱が均一でな
いと、それら抵抗素子が配列されている領域の温度分布
が不均一となって、各抵抗素子の抵抗値の変化にばらつ
きが生じる。したがって、単に抵抗体Ｒ₁〜Ｒ₇、Ｒ_M0
〜Ｒ_M2を構成する抵抗素子をその順序で、すなわち下位
ビットに対する抵抗素子から上位ビットに対する抵抗素
子の順に隣り合うように、一列に配列して配線したとき
には、抵抗値の精度悪化によって単調性を維持すること
ができなくなるおそれがある。

【０１０５】そこで、この発明では、抵抗素子を以下に
説明するように配置し、ディジタル・アナログ変換器の
単調性を維持している。

【０１０６】図１１は、図１のディジタル・アナログ変
換器を構成する抵抗素子のレイアウトの第１実施例を示
す平面図である。同図に示すように、複数の抵抗素子ｒ
_M0a，ｒ_M1a，．．がＸ方向に一定間隔で一列に配置さ
れており、このうち２Ｒ回路８を構成する抵抗素子が基
準線ＲＬに対し対称に配置されている。すなわち、抵抗
体Ｒ_M0を構成する抵抗素子ｒ_M0a，ｒ_M0bが、また抵抗
体Ｒ_M1を構成する抵抗素子ｒ_M1a，ｒ_M1bが、また抵抗
体Ｒ_M2を構成する抵抗素子ｒ_M2a，ｒ_M2bがそれぞれ基
準線ＲＬに対し対称に配置されている。一方、Ｒ−２Ｒ
回路６では、抵抗体Ｒ₇，Ｒ₁₃，Ｒ₆，Ｒ₁₂，... を構
成する抵抗素子ｒ₇，ｒ_13b，ｒ_13a，ｒ₆，ｒ_12b，
ｒ_12a...がこの順序で一列に配置されている。なお、こ
の実施例では、基準線ＲＬから抵抗素子までの距離をＸ
方向を正とし、（−Ｘ）方向を負としている。

【０１０７】以上のように、この実施例では、ディジタ
ル・アナログ変換器の単調性に重大な影響を与える２Ｒ
回路８を対称配置された抵抗素子ｒ_M0aとｒ_M0b，ｒ
_M1aとｒ_M1b，ｒ_M2aとｒ_M2bによって構成しているの
で、２Ｒ回路８では抵抗素子の形成位置の違い等による
抵抗値の誤差が相殺されて、ディジタル・アナログ変換
器の単調性を維持することができる。なお、その定量的
説明は後述する。

【０１０８】図１２は、図１のディジタル・アナログ変
換器を構成する抵抗素子のレイアウトの第２実施例を示
す平面図である。同図に示すように、この第２実施例で
は、２Ｒ回路８のみならずＲ−２Ｒ回路６の一部につい
ても、抵抗素子が基準線ＲＬに対し対称配置されてい
る。すなわち、１組の抵抗素子対ｒ₇，ｒ_13bが基準線
ＲＬに対し対称となっている。なお、その他の構成につ
いては、第１実施例と同一である。

【０１０９】このように、Ｒ−２Ｒ回路６の一部につい
ても抵抗素子を対称配置することによってＲ−２Ｒ回路
６の抵抗値の誤差が少なくなり、ディジタル・アナログ
変換器の特性向上を図ることができる。

【０１１０】次に、第１実施例の効果および第２実施例
による効果を第１実施例と比較しながら定量的に説明す
る。ここで、抵抗素子の抵抗値は基準線ＲＬに垂直な方
向（Ｘ方向）に直線的に比例定数αで変化し、基準線Ｒ
Ｌでの抵抗値が基準抵抗値Ｒとする。したがって、基準
線ＲＬからにＸ方向に距離ｄだけ離れた抵抗素子の抵抗
値Ｒ_dは、Ｒ_d＝Ｒ（１＋δ_i）＝Ｒ（１＋ｄ・α）ただし、δ_iは抵抗素子ｒ_iの誤差成分である、とな
る。

【０１１１】最も単調性が阻害され易いのは、上記のよ
うに、ディジタル信号(0,1,1,1,1,1,1,1) がディジタル
信号(1,0,0,0,0,0,0,0) に切り換わるときである。そこ
で、上記と同様にして、差電圧ΔＶ_OUTを求めると、次
式となる。

【０１１２】

【数２５】

【０１１３】ただし、δ_oiは２Ｒ回路８全体の誤差であ
る。なお、数２５において、下位ビットの影響は小さい
ために、下位ビットの抵抗素子の誤差については無視し
ている。

【０１１４】数２５のうち電圧変化誤差Ｖ_errorを取り
出すと、

【０１１５】

【数２６】

【０１１６】ただし、ＬＳＢ＝Ｖ_REF／２⁸となる。

【０１１７】数２６からわかるように、δ_oiが電圧変化
誤差Ｖ_errorに与える影響が最も大きく、一般的にはδ
_oiをゼロに設定することが好適である。上記のように２
Ｒ回路８を対称配置した場合には、値δ_oiがゼロとな
り、電圧変化誤差Ｖ_errorは比較的小さくなる。なお、
その時のＶ_errorの値は以下のようにして求まる。

【０１１８】上記のように、第１及び第２実施例では基
準線ＲＬに対称に配置された抵抗素子によって２Ｒ回路
８を構成しているので、値δ_oiはゼロである。また、抵
抗素子の誤差成分は基準線ＲＬからの距離ｄに比例する
ので、数２６は

【０１１９】

【数２７】となる。

【０１２０】図１１からわかるように、第１実施例で
は、距離ｄ₇，ｄ_13b，ｄ_13a，ｄ₆，ｄ_12b，
ｄ_12a，ｄ₅はそれぞれ７，９，１１，１３，１５，１
７，１９であるので、これらの値を数２７に代入して、
電圧変化誤差Ｖ_errorを求めると、Ｖ_error＝５９０α・ＬＳＢが得られる。

【０１２１】一方、第２実施例では、図１２に示すよう
に距離ｄ₇，ｄ_13b，ｄ_13a，ｄ₆，ｄ_12b，ｄ_12a，
ｄ₅はそれぞれ−７，７，９，１１，１３，１５，１７
である。したがって、これらの値を数２７に代入して、
電圧変化誤差Ｖ_errorを求めると、Ｖ_error＝８２α・ＬＳＢが得られる。

【０１２２】このように、２Ｒ回路８のみならずＲ−２
Ｒ回路６の１組の抵抗素子対Ｒ₇，Ｒ_13bを基準線ＲＬ
に対し対称配置することによって、電圧変化誤差Ｖ
_errorが小さくなる。例えば、上記第２実施例によれ
ば、電圧変化誤差は第１実施例の０．１４倍となり、抵
抗素子の精度悪化の影響を受け難くなり、第１実施例に
比べディジタル・アナログ変換器の特性を向上させるこ
とができる。その結果、高精度のディジタル・アナログ
変換器が得られる。

【０１２３】図１３は、図１のディジタル・アナログ変
換器を構成する抵抗素子のレイアウトの第３実施例を示
す平面図である。この第３実施例では、同図に示すよう
に、Ｒ−２Ｒ回路６を構成する抵抗素子のうち、対称配
置する抵抗素子を増やしたものである。すなわち、Ｒ−
２Ｒ回路６において、抵抗素子対ｒ₇，ｒ_13aが、さら
に抵抗素子対ｒ_13b，ｒ₆がそれぞれ基準線ＲＬに対し
対称となっている。なお、その他の構成については、第
１実施例と同一である。

【０１２４】次に、上記と同様にして第３実施例におけ
る電圧変化誤差を求め、第３実施例の効果について説明
する。この実施例では、同図に示すように、距離ｄ₇，
ｄ₁₃ _a，ｄ_13b，ｄ₆，ｄ_12b，ｄ_12a，ｄ₅はそれぞ
れ−７，７，−９，９，１１，１３，１５であるので、
これらの値を数２７に代入して、電圧変化誤差Ｖ_erro _r
を求めると、Ｖ_error＝−１３４α・ＬＳＢが得られる。

【０１２５】このように、抵抗素子ｒ₇，ｒ_13aを、ま
た抵抗素子ｒ_13b，ｒ₆を基準線ＲＬに対し対称配置す
ることによって、第１実施例に比べ電圧変化誤差Ｖ
_errorが小さくなり、上記第２実施例と同様の効果が得
られる。

【０１２６】図１４は、図１のディジタル・アナログ変
換器を構成する抵抗素子のレイアウトの第４実施例を示
す平面図である。この第４実施例では、同図に示すよう
に、Ｒ−２Ｒ回路６を構成する抵抗素子のうち、対称配
置する抵抗素子の数をさらに増やしたものである。すな
わち、Ｒ−２Ｒ回路６において、抵抗素子対ｒ₇，ｒ
_13aが、また抵抗素子対ｒ_13b，ｒ₆が、さらに抵抗素
子対ｒ_12bｒ_12aがそれぞれ基準線ＲＬに対し対称とな
っている。なお、その他の構成については、第１実施例
と同一である。

【０１２７】次に、上記と同様にして第４実施例におけ
る電圧変化誤差を求め、第４実施例の効果について説明
する。この実施例では、同図に示すように、距離ｄ₇，
ｄ₁₃ _a，ｄ_13b，ｄ₆，ｄ_12b，ｄ_12a，ｄ5 はそれぞ
れ−７，７，−９，９，−１１，１１，１３であるの
で、これらの値を数２７に代入して、電圧変化誤差Ｖ_er
_rorを求めると、Ｖ_error＝−１４２α・ＬＳＢが得られる。

【０１２８】以上のように、この第４実施例において
も、同様の効果が得られる。なお、Ｒ−２Ｒ回路６を構
成する抵抗素子のうち、対称配置する抵抗素子の組合せ
および組合せ数は上記第２ないし第４実施例に限定され
ず、任意である。

【０１２９】

【発明の効果】以上のように、請求項１の発明によれ
ば、上位ビットのディジタルデータに基づいて駆動され
る第２ディジタル・アナログ回路を基準線を対称中心と
し対称配置された２つの第２の抵抗素子を直列接続して
なる複数の抵抗体によって構成しているので、前記第２
ディジタル・アナログ回路における抵抗素子の誤差を相
殺することができ、高い抵抗比の抵抗を使用せずに、単
調性を維持しつつ高い分解能を得ることができる。

【０１３０】請求項２の発明によれば、上記請求項１の
発明に加え、さらに前記複数の第１の抵抗素子のうち、
少なくとも１組以上の抵抗素子対を前記基準線に対し対
称配置しているので、第１ディジタル・アナログ回路に
おいても抵抗素子の誤差を一部相殺することができ、よ
り高い分解能を得ることができる。

【０１３１】請求項３の発明によれば、２Ｒ回路を構成
する抵抗体のうち、直列接続される２つの抵抗体を、第
１の方向に対して垂直な第２の方向に伸びた基準線を対
称中心として対称に配置され、かつ、複数の抵抗体が第
１及び第２の領域の間に位置する半導体基板の第３の領
域に配置しているので、第２ディジタル・アナログ回路
における抵抗素子の誤差を相殺することができ、高い分
解能を得ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例である８ビットのディジタ
ル・アナログ変換器を示す回路図である。

【図２】その等価回路図である。

【図３】従来回路において、抵抗にばらつきを持たせた
状態を示す回路図である。

【図４】図１の回路において抵抗にばらつきを持たせた
状態を示す回路図である。

【図５】出力電圧の変化量を算出するための回路図であ
る。

【図６】出力電圧の変化量を算出するための回路図であ
る。

【図７】出力電圧の変化量を算出するための回路図であ
る。

【図８】出力電圧の変化量を算出するための回路図であ
る。

【図９】一般化して表わされるディジタル・アナログ変
換器の等価回路を示す図である。

【図１０】この発明の他の実施例である９ビットのディ
ジタル・アナログ変換器を示す回路図である。

【図１１】図１のディジタル・アナログ変換器を構成す
る抵抗素子のレイアウトの第１実施例を示す平面図であ
る。

【図１２】図１のディジタル・アナログ変換器を構成す
る抵抗素子のレイアウトの第２実施例を示す平面図であ
る。

【図１３】図１のディジタル・アナログ変換器を構成す
る抵抗素子のレイアウトの第３実施例を示す平面図であ
る。

【図１４】図１のディジタル・アナログ変換器を構成す
る抵抗素子のレイアウトの第４実施例を示す平面図であ
る。

【図１５】従来の８ビットのディジタル・アナログ変換
器を示す回路図である。

【符号の説明】

４第１ディジタル・アナログ変換
回路５第２ディジタル・アナログ変換
回路Ｒ₁〜Ｒ₇，Ｒ_M0〜Ｒ_M2 抵抗（抵抗体）ｒ₅〜ｒ₇，ｒ_M0a，ｒ_M0b，ｒ_M1a，ｒ_M1b，
ｒ_M2a，ｒ_M2b 抵抗素子ＲＬ基準線

フロントページの続き (56)参考文献特開昭61−96832（ＪＰ，Ａ) 特開平３−238927（ＪＰ，Ａ) 特開昭60−79766（ＪＰ，Ａ) 特開昭62−82822（ＪＰ，Ａ) 特開昭59−94918（ＪＰ，Ａ) 特開昭55−104128（ＪＰ，Ａ) 実開昭61−143343（ＪＰ，Ｕ)

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型の半導体領域に第１の方向に
同一形状及び同一の大きさで形成された第２導電型の半
導体層からなる複数の第１の抵抗素子をＲ−２Ｒ回路を
構成するように電気的に接続してなり、下位ビットのデ
ィジタルデータに基づいて駆動される第１ディジタル・
アナログ回路と、前記半導体領域に前記第１の方向に前
記第１の抵抗素子と同一形状及び同一の大きさで形成さ
れた第２導電型の半導体層からなる複数の第２の抵抗素
子を２Ｒ回路を構成するように電気的に接続してなり、
上位ビットのディジタルデータに基づいて駆動される第
２ディジタル・アナログ回路とを備え、前記上位ビット
と前記下位ビットからなる２進数のディジタル信号をア
ナログ信号に変換するディジタル・アナログ変換器にお
いて、前記第２ディジタル・アナログ変換回路が、前記第１の
方向に対し垂直な第２の方向に伸びた基準線を対称中心
とし対称配置された２つの前記第２の抵抗素子を直列接
続してなる複数の抵抗体によって構成されたことを特徴
とするディジタル・アナログ変換器。
【請求項２】さらに、前記複数の第１の抵抗素子のう
ち、少なくとも１組以上の抵抗素子対が前記基準線に対
し対称配置された請求項１のディジタル・アナログ変換
器。
【請求項３】抵抗値がＲになるように設定された半導
体層からなる抵抗体が第１の方向に所定間隔離隔して複
数配置され、これら複数の抵抗体が電気的に接続される
ことによってＲ−２Ｒ回路を構成し、少なくとも出力端
に接続される抵抗体が半導体基板の第１の領域に配置さ
れているとともに、残りの抵抗体が半導体基板の第２の
領域に配置され、下位ビットのディジタルデータに基づ
いて駆動される第１ディジタル・アナログ回路と、抵抗値がＲになるように設定された半導体層からなる抵
抗体が第１の方向に所定間隔離隔して複数配置され、こ
れら複数の抵抗体が電気的に接続されることによって２
Ｒ回路を構成し、直列接続される２つの抵抗体が、前記
第１の方向に対して垂直な第２の方向に伸びた基準線を
対称中心として対称に配置され、かつ、複数の抵抗体が
前記第１及び第２の領域の間に位置する半導体基板の第
３の領域に配置され、上位ビットのディジタルデータに
基づいて駆動される第２ディジタル・アナログ回路を備
えたディジタル・アナログ変換器。