JP2904239B2 - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、Ａ／Ｄ変換回路に関
し、特にスイッチトキャパシタ技術を用いた直並列Ａ／
Ｄ変換回路に関する。
し、特にスイッチトキャパシタ技術を用いた直並列Ａ／
Ｄ変換回路に関する。
【０００２】
【従来の技術】直並列Ａ／Ｄ変換回路は、粗Ａ／Ｄ変換
と密Ａ／Ｄ変換のように、２段階以上に分けてＡ／Ｄ変
換を行うもので、高速・広帯域の領域ではよく用いられ
る回路方式である。
と密Ａ／Ｄ変換のように、２段階以上に分けてＡ／Ｄ変
換を行うもので、高速・広帯域の領域ではよく用いられ
る回路方式である。
【０００３】２ステップ方式の例で説明すると、第１ス
テップでは粗Ａ／Ｄ変換を行い、上位ビットのディジタ
ル値が求まり、次にこのディジタル値をＤ／Ａ変換し、
粗アナログ値を求め、入力信号との差分を計算する。第
２ステップでは、この差信号を密Ａ／Ｄ変換し、下位ビ
ットのディジタル値が求まり、上位と下位のディジタル
値を統合してＡ／Ｄ変換が完了する。２ステップ方式に
しても、パイプライン処理技術を用いるにより処理能力
が劣ることはない。
テップでは粗Ａ／Ｄ変換を行い、上位ビットのディジタ
ル値が求まり、次にこのディジタル値をＤ／Ａ変換し、
粗アナログ値を求め、入力信号との差分を計算する。第
２ステップでは、この差信号を密Ａ／Ｄ変換し、下位ビ
ットのディジタル値が求まり、上位と下位のディジタル
値を統合してＡ／Ｄ変換が完了する。２ステップ方式に
しても、パイプライン処理技術を用いるにより処理能力
が劣ることはない。
【０００４】従来は、図４に示す様に、この第１ステッ
プにおける粗Ａ／Ｄ変換からＤ／Ａ変換を行う部分で粗
Ａ／Ｄ変換用のコンパレータ３０の１つに対応してＤ／
Ａ変換用のキャパシタ２０が１つ存在していた。あるい
は、ディジタルのレベル数に対応した数分の単位キャパ
シタが必要であった。図に示したブロックを１つのブロ
ックとすると、例えば４ビットのとき１６ブロックが並
列に並べられた構成となり、その出力どうしを加算結合
するとＤ／Ａ変換出力を得る。
プにおける粗Ａ／Ｄ変換からＤ／Ａ変換を行う部分で粗
Ａ／Ｄ変換用のコンパレータ３０の１つに対応してＤ／
Ａ変換用のキャパシタ２０が１つ存在していた。あるい
は、ディジタルのレベル数に対応した数分の単位キャパ
シタが必要であった。図に示したブロックを１つのブロ
ックとすると、例えば４ビットのとき１６ブロックが並
列に並べられた構成となり、その出力どうしを加算結合
するとＤ／Ａ変換出力を得る。
【０００５】従って入力端子１の粗Ａ／Ｄ変換前のアナ
ログ入力ＶINから出力端子２におけるＤ／Ａ変換出力Ｏ
ＵＴを減算することにより次段の密Ａ／Ｄ変換への入力
となる差信号（差分信号）が求まる。
ログ入力ＶINから出力端子２におけるＤ／Ａ変換出力Ｏ
ＵＴを減算することにより次段の密Ａ／Ｄ変換への入力
となる差信号（差分信号）が求まる。
【０００６】動作については、図５に示すように、コン
パレータ３０は、入力端子１のアナログ入力信号ＶINと
リファレンス入力端子４のリファレンス信号ＶREF(i)と
をラッチ信号入力端子３のラッチ信号φL の立上り時に
比較し、コンパレータ出力φi 及びコンパレータ反転出
力（これをφi （バー）と称す）を出力する。コンパレ
ータ出力φi から３つのサイクルのうち最初のサイクル
のみが“Ｈｉｇｈ”であとの２つが“Ｌｏｗ”であるこ
とがわかる。これらφi 及びφi （バー）の信号を制御
信号としてスイッチ１０（Ｓ１）及び１１（Ｓ２）をオ
ン、オフし、キャパシタ２０（Ｃi ）に、スイッチ１２
（Ｓ３）及び１３（Ｓ４）においてサンプルクロックφ
S 及びホールドクロックφH によってサンプルホールド
する。出力端子２（ＯＵＴ）からは、ホールドクロック
φH に従って、順に、 “Ｈｉｇｈ”に相当する電荷 ｑH ＝｛ＶREF(p)−ＶREF(m)｝Ｃi “Ｌｏｗ”に相当する電荷 ｑL ＝｛ＶREF(m)−ＶREF(m)｝Ｃi ＝０ “Ｌｏｗ”に相当する電荷 ｑL ＝｛ＶREF(m)−ＶREF(m)｝Ｃi ＝０ が出力される。なお、ＶREF(p)はスイッチ１０に接続さ
れるリファレンス入力端子５のリファレンス信号であ
り、ＶREF(m)はスイッチ１３に接続されるリファレンス
入力端子７のリファレンス信号であり、Ｃi はキャパシ
タ２０の容量を示しており、ＶREF(m)はスイッチ１１に
接続されるリファレンス入力端子６にもリファレンス信
号として入力されている。
パレータ３０は、入力端子１のアナログ入力信号ＶINと
リファレンス入力端子４のリファレンス信号ＶREF(i)と
をラッチ信号入力端子３のラッチ信号φL の立上り時に
比較し、コンパレータ出力φi 及びコンパレータ反転出
力（これをφi （バー）と称す）を出力する。コンパレ
ータ出力φi から３つのサイクルのうち最初のサイクル
のみが“Ｈｉｇｈ”であとの２つが“Ｌｏｗ”であるこ
とがわかる。これらφi 及びφi （バー）の信号を制御
信号としてスイッチ１０（Ｓ１）及び１１（Ｓ２）をオ
ン、オフし、キャパシタ２０（Ｃi ）に、スイッチ１２
（Ｓ３）及び１３（Ｓ４）においてサンプルクロックφ
S 及びホールドクロックφH によってサンプルホールド
する。出力端子２（ＯＵＴ）からは、ホールドクロック
φH に従って、順に、 “Ｈｉｇｈ”に相当する電荷 ｑH ＝｛ＶREF(p)−ＶREF(m)｝Ｃi “Ｌｏｗ”に相当する電荷 ｑL ＝｛ＶREF(m)−ＶREF(m)｝Ｃi ＝０ “Ｌｏｗ”に相当する電荷 ｑL ＝｛ＶREF(m)−ＶREF(m)｝Ｃi ＝０ が出力される。なお、ＶREF(p)はスイッチ１０に接続さ
れるリファレンス入力端子５のリファレンス信号であ
り、ＶREF(m)はスイッチ１３に接続されるリファレンス
入力端子７のリファレンス信号であり、Ｃi はキャパシ
タ２０の容量を示しており、ＶREF(m)はスイッチ１１に
接続されるリファレンス入力端子６にもリファレンス信
号として入力されている。
【０００７】
【発明が解決しようとする課題】しかしながら、この従
来の直並列Ａ／Ｄ変換回路では、図４に示した粗Ａ／Ｄ
変換からＤ／Ａ変換を行う部分において、１つのリファ
レンス信号に対し、１つの単位容量を割当てなければな
らず、従って、高分解能のＡ／Ｄ変換回路を実現する際
にキャパシタ面積が大きくなることや、高速のＡ／Ｄ変
換回路を実現する際に、キャパシタが大きいことにより
前後の回路に対する負荷が大きいという問題があった。
来の直並列Ａ／Ｄ変換回路では、図４に示した粗Ａ／Ｄ
変換からＤ／Ａ変換を行う部分において、１つのリファ
レンス信号に対し、１つの単位容量を割当てなければな
らず、従って、高分解能のＡ／Ｄ変換回路を実現する際
にキャパシタ面積が大きくなることや、高速のＡ／Ｄ変
換回路を実現する際に、キャパシタが大きいことにより
前後の回路に対する負荷が大きいという問題があった。
【０００８】そこで、本発明の技術的課題は、粗Ａ／Ｄ
変換からＤ／Ａ変換を行う部分のキャパシタの面積を大
きくする必要のない、高分解能のＡ／Ｄ変換回路を提供
することである。
変換からＤ／Ａ変換を行う部分のキャパシタの面積を大
きくする必要のない、高分解能のＡ／Ｄ変換回路を提供
することである。
【０００９】
【課題を解決するための手段】本発明によれば、入力ア
ナログ信号を粗Ａ／Ｄ変換して上位桁のディジタル信号
を出力する粗Ａ／Ｄ変換部と、この上位桁のディジタル
信号を変換して粗のアナログ信号を出力するＤ／Ａ変換
部と、前記入力アナログ信号より前記粗のアナログ信号
を減算した差分信号をＡ／Ｄ変換して下位桁のディシタ
ル信号を出力する密Ａ／Ｄ変換部とを有するＡ／Ｄ変換
器において、前記粗Ａ／Ｄ変換部は、粗Ａ／Ｄ変換の変
換レベルに応じたリファレンス信号が各々入力されたコ
ンパレータを前記上位桁のディジタル信号の作成に必要
な数有し、これらコンパレータは、前記変換レベルが互
いに隣り合う２つのリファレンス信号がそれぞれ入力さ
れた２つのコンパレータとがコンパレータ対となった複
数のコンパレータ対に分けられ、前記入力アナログ信号
が前記複数のコンパレータ対でリファレンス信号と比較
された時、各コンパレータ対は、前記２つのリファレン
ス信号を基準に前記入力アナログ信号が高、中、低の電
圧レベルであることを示す３種の制御信号のうちいずれ
か１つを活性化し、前記複数のコンパレータ対は活性化
された制御信号を前記上位桁のディジタル信号として出
力し、前記Ｄ／Ａ変換部は、前記複数のコンパレータ対
の各々に対応して設けられたキャパシタを有し、各キャ
パシタは、対応するコンパレータ対から前記活性化され
た制御信号を受けて、前記入力アナログ信号が高の電圧
レベルであることを示す前記活性化された制御信号を受
けた場合は、第１の電圧レベルを保持し、前記入力アナ
ログ信号が中の電圧レベルであることを示す前記活性化
された制御信号を受けた場合は、前記第１の電圧レベル
よりも低い第２の電圧レベルを保持し、前記入力アナロ
グ信号が低の電圧レベルであることを示す前記活性化さ
れた制御信号を受けた場合は、前記第２の電圧レベルよ
りも低い第３の電圧レベルを保持し、前記キャパシタは
保持した値を前記粗のアナログ信号として出力すること
を特徴とするＡ／Ｄ変換回路が得られる。
ナログ信号を粗Ａ／Ｄ変換して上位桁のディジタル信号
を出力する粗Ａ／Ｄ変換部と、この上位桁のディジタル
信号を変換して粗のアナログ信号を出力するＤ／Ａ変換
部と、前記入力アナログ信号より前記粗のアナログ信号
を減算した差分信号をＡ／Ｄ変換して下位桁のディシタ
ル信号を出力する密Ａ／Ｄ変換部とを有するＡ／Ｄ変換
器において、前記粗Ａ／Ｄ変換部は、粗Ａ／Ｄ変換の変
換レベルに応じたリファレンス信号が各々入力されたコ
ンパレータを前記上位桁のディジタル信号の作成に必要
な数有し、これらコンパレータは、前記変換レベルが互
いに隣り合う２つのリファレンス信号がそれぞれ入力さ
れた２つのコンパレータとがコンパレータ対となった複
数のコンパレータ対に分けられ、前記入力アナログ信号
が前記複数のコンパレータ対でリファレンス信号と比較
された時、各コンパレータ対は、前記２つのリファレン
ス信号を基準に前記入力アナログ信号が高、中、低の電
圧レベルであることを示す３種の制御信号のうちいずれ
か１つを活性化し、前記複数のコンパレータ対は活性化
された制御信号を前記上位桁のディジタル信号として出
力し、前記Ｄ／Ａ変換部は、前記複数のコンパレータ対
の各々に対応して設けられたキャパシタを有し、各キャ
パシタは、対応するコンパレータ対から前記活性化され
た制御信号を受けて、前記入力アナログ信号が高の電圧
レベルであることを示す前記活性化された制御信号を受
けた場合は、第１の電圧レベルを保持し、前記入力アナ
ログ信号が中の電圧レベルであることを示す前記活性化
された制御信号を受けた場合は、前記第１の電圧レベル
よりも低い第２の電圧レベルを保持し、前記入力アナロ
グ信号が低の電圧レベルであることを示す前記活性化さ
れた制御信号を受けた場合は、前記第２の電圧レベルよ
りも低い第３の電圧レベルを保持し、前記キャパシタは
保持した値を前記粗のアナログ信号として出力すること
を特徴とするＡ／Ｄ変換回路が得られる。
【００１０】
【００１１】
【実施例】次の本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は、本発明の第１の実施例を表す構成
図であり、図４と同様に、粗Ａ／Ｄ変換からＤ／Ａ変換
を行う部分を示しており、同様の参照符号で示された同
様の部分を含んでいる。コンパレータ（第１コンパレー
タ）３０は、図４のコンパレータ３０と同様に、入力端
子１のアナログ入力信号ＶINとリファレンス入力端子４
のリファレンス信号ＶREF(i)とをラッチ信号入力端子３
のラッチ信号φL の立上り時に比較し、コンパレータ出
力φi 及びコンパレータ反転出力φi （バー）を出力す
る。コンパレータ（第２コンパレータ）３１は、入力端
子１の入力アナログ信号ＶINとリファレンス入力端子５
´のリファレンス信号ＶREF(i-1)（＜ＶREF(i)）とをラ
ッチ信号入力端子３´のラッチ信号φL （ラッチ信号入
力端子３のラッチ信号φL と同じ信号）の立上り時に比
較し、コンパレータ出力φi-1 及びコンパレータ反転出
力φi-1 （バー）を出力する。このように構成として
は、それぞれ、リファレンス入力端子４，５´に入力さ
れ、変換レベルが互に隣り合う２つのリファレンス信号
であるＶREF(i)，ＶREF(i-1)に対して、２つのコンパレ
ータ３０，３１があり、その比較結果の信号φi ，φi
（バー）、φi-1 ，及びφi-1 （バー）を用いて、１つ
のキャパシタ２０（Ｃi ）に“Ｈｉｇｈ”，“Ｍｉ
ｄ”，“Ｌｏｗ”の３値の何れかを保持させる。
図であり、図４と同様に、粗Ａ／Ｄ変換からＤ／Ａ変換
を行う部分を示しており、同様の参照符号で示された同
様の部分を含んでいる。コンパレータ（第１コンパレー
タ）３０は、図４のコンパレータ３０と同様に、入力端
子１のアナログ入力信号ＶINとリファレンス入力端子４
のリファレンス信号ＶREF(i)とをラッチ信号入力端子３
のラッチ信号φL の立上り時に比較し、コンパレータ出
力φi 及びコンパレータ反転出力φi （バー）を出力す
る。コンパレータ（第２コンパレータ）３１は、入力端
子１の入力アナログ信号ＶINとリファレンス入力端子５
´のリファレンス信号ＶREF(i-1)（＜ＶREF(i)）とをラ
ッチ信号入力端子３´のラッチ信号φL （ラッチ信号入
力端子３のラッチ信号φL と同じ信号）の立上り時に比
較し、コンパレータ出力φi-1 及びコンパレータ反転出
力φi-1 （バー）を出力する。このように構成として
は、それぞれ、リファレンス入力端子４，５´に入力さ
れ、変換レベルが互に隣り合う２つのリファレンス信号
であるＶREF(i)，ＶREF(i-1)に対して、２つのコンパレ
ータ３０，３１があり、その比較結果の信号φi ，φi
（バー）、φi-1 ，及びφi-1 （バー）を用いて、１つ
のキャパシタ２０（Ｃi ）に“Ｈｉｇｈ”，“Ｍｉ
ｄ”，“Ｌｏｗ”の３値の何れかを保持させる。
【００１３】図１では、“Ｈｉｇｈ”を選択するために
φi 信号が、“Ｍｉｄ”を選択するために、φi （バ
ー）とφi-1 とをＡＮＤゲート４０で論理積を行ったφ
i （バー）・φi-1 信号が、“Ｌｏｗ”を選択するため
にφi-1 （バー）信号が用いられている。詳細には、φ
i 、φi （バー）・φi-1 信号、及びφi （バー）の信
号を制御信号としてスイッチ１０、１１、及び１２´を
オン、オフし、キャパシタ２０（Ｃi ）に、スイッチ１
２及び１３においてサンプルクロックφS 及びホールド
クロックφH によってサンプルホールドする。
φi 信号が、“Ｍｉｄ”を選択するために、φi （バ
ー）とφi-1 とをＡＮＤゲート４０で論理積を行ったφ
i （バー）・φi-1 信号が、“Ｌｏｗ”を選択するため
にφi-1 （バー）信号が用いられている。詳細には、φ
i 、φi （バー）・φi-1 信号、及びφi （バー）の信
号を制御信号としてスイッチ１０、１１、及び１２´を
オン、オフし、キャパシタ２０（Ｃi ）に、スイッチ１
２及び１３においてサンプルクロックφS 及びホールド
クロックφH によってサンプルホールドする。
【００１４】即ち、キャパシタ２０（Ｃi ）には、“Ｈ
ｉｇｈ”に相当するＶREF(p)−ＶREF(c)、“Ｍｉｄ”に
相当するＶREF(c)−ＶREF(c)＝０、“Ｌｏｗ”に相当す
るＶREF(m)−ＶREF(c)が保持されることになる。なお、
ＶREF(p)はスイッチ１０に接続されるリファレンス入力
端子５のリファレンス信号であり、ＶREF(c)はスイッチ
１３に接続されるリファレンス入力端子９のリファレン
ス信号である。このＶREF(c)はスイッチ１１に接続され
るリファレンス入力端子７にもリファレンス信号として
入力されている。ＶREF(m)はスイッチ１２´に接続され
るリファレンス入力端子６のリファレンス信号である。
なお、ＶREF(p)＞ＶREF(c)＞REF(m)である。
ｉｇｈ”に相当するＶREF(p)−ＶREF(c)、“Ｍｉｄ”に
相当するＶREF(c)−ＶREF(c)＝０、“Ｌｏｗ”に相当す
るＶREF(m)−ＶREF(c)が保持されることになる。なお、
ＶREF(p)はスイッチ１０に接続されるリファレンス入力
端子５のリファレンス信号であり、ＶREF(c)はスイッチ
１３に接続されるリファレンス入力端子９のリファレン
ス信号である。このＶREF(c)はスイッチ１１に接続され
るリファレンス入力端子７にもリファレンス信号として
入力されている。ＶREF(m)はスイッチ１２´に接続され
るリファレンス入力端子６のリファレンス信号である。
なお、ＶREF(p)＞ＶREF(c)＞REF(m)である。
【００１５】次に動作について図２のタイムチャート図
を用いて説明する。アナログ入力信号ＶINとリファイレ
ンス信号ＶREF(i)、ＶREF(i-1)が図２のような関係にあ
る場合、ラッチ信号φL の３つのサイクルのうち、第１
のサイクルでは、（φi ，φi-1 ）＝（Ｈｉｇｈ，Ｈｉ
ｇｈ）、第２のサイクルでは（φi ，φi-1 ）＝（Ｌｏ
ｗ，Ｈｉｇｈ）、第３のサイクルでは（φi ，φi-1 ）
＝（Ｌｏｗ，Ｌｏｗ）となる。従って、φi ，φi （バ
ー）・φi-1 、φi-1 （バー）は順に“Ｈｉｇｈ”、
“Ｍｉｄ”、“Ｌｏｗ”を選択する信号となる。それぞ
れが、スイッチ１０，１１，１２´をオンオフし、キャ
パシタ２０（Ｃi ）に、スイッチ１２及び１３において
サンプルクロックφS 及びホールドクロックφH によっ
てサンプルホールドし、出力端子２（ＯＵＴ）からは、
ホールドクロックφH に従って、順に、 “Ｈｉｇｈ”に相当する電荷 ｑH ＝｛ＶREF(p)−ＶREF(c)｝Ｃi 、 “Ｍｉｄ”に相当する電荷 ｑM ＝｛ＶREF(c)−ＶREF(c)｝Ｃi ＝０ “Ｌｏｗ”に相当する電荷 ｑL ＝｛ＶREF(m)−ＶREF(c)｝Ｃi が出力される。
を用いて説明する。アナログ入力信号ＶINとリファイレ
ンス信号ＶREF(i)、ＶREF(i-1)が図２のような関係にあ
る場合、ラッチ信号φL の３つのサイクルのうち、第１
のサイクルでは、（φi ，φi-1 ）＝（Ｈｉｇｈ，Ｈｉ
ｇｈ）、第２のサイクルでは（φi ，φi-1 ）＝（Ｌｏ
ｗ，Ｈｉｇｈ）、第３のサイクルでは（φi ，φi-1 ）
＝（Ｌｏｗ，Ｌｏｗ）となる。従って、φi ，φi （バ
ー）・φi-1 、φi-1 （バー）は順に“Ｈｉｇｈ”、
“Ｍｉｄ”、“Ｌｏｗ”を選択する信号となる。それぞ
れが、スイッチ１０，１１，１２´をオンオフし、キャ
パシタ２０（Ｃi ）に、スイッチ１２及び１３において
サンプルクロックφS 及びホールドクロックφH によっ
てサンプルホールドし、出力端子２（ＯＵＴ）からは、
ホールドクロックφH に従って、順に、 “Ｈｉｇｈ”に相当する電荷 ｑH ＝｛ＶREF(p)−ＶREF(c)｝Ｃi 、 “Ｍｉｄ”に相当する電荷 ｑM ＝｛ＶREF(c)−ＶREF(c)｝Ｃi ＝０ “Ｌｏｗ”に相当する電荷 ｑL ＝｛ＶREF(m)−ＶREF(c)｝Ｃi が出力される。
【００１６】図３は本発明の第２の実施例を表す構成図
である。図３は図１の構成を全差動構成にした場合の例
である。全差動構成にした場合については、電源雑音の
相殺作用があり、ＰＳＲＲ（Ｐｏｗｅｒ Ｓｕｐｐｌｙ
Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）が大きくとれる効
果がある。本発明の技術が全差動構成に対してもそのま
ま適応できることを本実施例で示すことができる。動作
については、第１の実施例と同様なもので、キャパシタ
８０（Ｃi ＋）と８１（Ｃi −）に保持される電荷が常
に逆極性となっていることが違うのみである。なお、図
３において、５０及び５１はアナログ入力信号ＶIN＋及
びＶIN−の入力端子、５２及び５３は出力信号ＯＵＴ＋
及びＯＵＴ−の出力端子、６０はリファイレンス信号Ｖ
REF(c)のリファイレンス入力端子、６１はリファイレン
ス信号ＶREF(p)のリファイレンス入力端子、６２はリフ
ァイレンス信号ＶREF(m)のリファイレンス入力端子、６
３はリファイレンス信号ＶREF(p)のリファイレンス入力
端子、６４はリファイレンス信号ＶREF(m)のリファイレ
ンス入力端子、６５はリファイレンス信号ＶREF(c)のリ
ファイレンス入力端子、６６はリファイレンス信号Ｖ
REF(p)のリファイレンス入力端子、６７はリファイレン
ス信号ＶREF(m)のリファイレンス入力端子、６８はリフ
ァイレンス信号ＶREF(c)のリファイレンス入力端子であ
る。また、７０〜７８はそれぞれスイッチ、５４及び５
４´はラッチ信号入力端子、９０は抵抗ストリングであ
る。
である。図３は図１の構成を全差動構成にした場合の例
である。全差動構成にした場合については、電源雑音の
相殺作用があり、ＰＳＲＲ（Ｐｏｗｅｒ Ｓｕｐｐｌｙ
Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）が大きくとれる効
果がある。本発明の技術が全差動構成に対してもそのま
ま適応できることを本実施例で示すことができる。動作
については、第１の実施例と同様なもので、キャパシタ
８０（Ｃi ＋）と８１（Ｃi −）に保持される電荷が常
に逆極性となっていることが違うのみである。なお、図
３において、５０及び５１はアナログ入力信号ＶIN＋及
びＶIN−の入力端子、５２及び５３は出力信号ＯＵＴ＋
及びＯＵＴ−の出力端子、６０はリファイレンス信号Ｖ
REF(c)のリファイレンス入力端子、６１はリファイレン
ス信号ＶREF(p)のリファイレンス入力端子、６２はリフ
ァイレンス信号ＶREF(m)のリファイレンス入力端子、６
３はリファイレンス信号ＶREF(p)のリファイレンス入力
端子、６４はリファイレンス信号ＶREF(m)のリファイレ
ンス入力端子、６５はリファイレンス信号ＶREF(c)のリ
ファイレンス入力端子、６６はリファイレンス信号Ｖ
REF(p)のリファイレンス入力端子、６７はリファイレン
ス信号ＶREF(m)のリファイレンス入力端子、６８はリフ
ァイレンス信号ＶREF(c)のリファイレンス入力端子であ
る。また、７０〜７８はそれぞれスイッチ、５４及び５
４´はラッチ信号入力端子、９０は抵抗ストリングであ
る。
【００１７】
【発明の効果】以上説明したように本発明は２つの隣り
合うリファレンスに対して、２つのコンパレータがあ
り、その比較結果の信号から１つの容量に“Ｈｉｇ
ｈ”、“Ｍｉｄ”、“Ｌｏｗ”の３値を保持させるよう
にしたので、キャパシタの数を２分の１に減らすことが
可能となり、従って、回路規模が小さくなることと、前
後の回路に対する負荷が小さくでき高速化に寄与できる
こと等の効果を有する。
合うリファレンスに対して、２つのコンパレータがあ
り、その比較結果の信号から１つの容量に“Ｈｉｇ
ｈ”、“Ｍｉｄ”、“Ｌｏｗ”の３値を保持させるよう
にしたので、キャパシタの数を２分の１に減らすことが
可能となり、従って、回路規模が小さくなることと、前
後の回路に対する負荷が小さくでき高速化に寄与できる
こと等の効果を有する。
【図１】本発明の第１の実施例を表すブロック図。
【図２】図１の動作を表すタイムチャート図。
【図３】本発明の第２の実施例を表すブロック図。
【図４】従来例を表すブロック図。
【図５】図４の動作を表すチイムチャート図。
１，５０，５１ 入力端子 ２，５２，５３ 出力端子 ３，３′，５４，５４′ ラッチ信号入力端子 ４，５´，５，６，７，９，６０〜６８ リフィレン
ス入力端子 １０，１１，１２，１２´，１３，７０〜７８ スイ
ッチ ２０，８０，８１ キャパシタ ３０，３１ コンパレータ ４０ ＡＮＤゲート ９０ 抵抗ストリング
ス入力端子 １０，１１，１２，１２´，１３，７０〜７８ スイ
ッチ ２０，８０，８１ キャパシタ ３０，３１ コンパレータ ４０ ＡＮＤゲート ９０ 抵抗ストリング
Claims (1)
- 【請求項１】 入力アナログ信号を粗Ａ／Ｄ変換して上
位桁のディジタル信号を出力する粗Ａ／Ｄ変換部と、こ
の上位桁のディジタル信号を変換して粗のアナログ信号
を出力するＤ／Ａ変換部と、前記入力アナログ信号より
前記粗のアナログ信号を減算した差分信号をＡ／Ｄ変換
して下位桁のディシタル信号を出力する密Ａ／Ｄ変換部
とを有するＡ／Ｄ変換器において、 前記粗Ａ／Ｄ変換部は、粗Ａ／Ｄ変換の変換レベルに応
じたリファレンス信号が各々入力されたコンパレータを
前記上位桁のディジタル信号の作成に必要な数有し、こ
れらコンパレータは、前記変換レベルが互いに隣り合う
２つのリファレンス信号がそれぞれ入力された２つのコ
ンパレータとがコンパレータ対となった複数のコンパレ
ータ対に分けられ、前記入力アナログ信号が前記複数の
コンパレータ対でリファレンス信号と比較された時、各
コンパレータ対は、前記２つのリファレンス信号を基準
に前記入力アナログ信号が高、中、低の電圧レベルであ
ることを示す３種の制御信号のうちいずれか１つを活性
化し、前記複数のコンパレータ対は活性化された制御信
号を前記上位桁のディジタル信号として出力し、 前記Ｄ／Ａ変換部は、前記複数のコンパレータ対の各々
に対応して設けられたキャパシタを有し、各キャパシタ
は、対応するコンパレータ対から前記活性化された制御
信号を受けて、前記入力アナログ信号が高の電圧レベル
であることを示す前記活性化された制御信号を受けた場
合は、第１の電圧レベルを保持し、前記入力アナログ信
号が中の電圧レベルであることを示す前記活性化された
制御信号を受けた場合は、前記第１の電圧レベルよりも
低い第２の電圧レベルを保持し、前記入力アナログ信号
が低の電圧レベルであることを示す前記活性化された制
御信号を受けた場合は、前記第２の電圧レベルよりも低
い第３の電圧レベルを保持し、前記キャパシタは保持し
た値を前記粗のアナログ信号として出力することを特徴
とするＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3337131A JP2904239B2 (ja) | 1991-12-19 | 1991-12-19 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3337131A JP2904239B2 (ja) | 1991-12-19 | 1991-12-19 | Ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175843A JPH05175843A (ja) | 1993-07-13 |
| JP2904239B2 true JP2904239B2 (ja) | 1999-06-14 |
Family
ID=18305739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3337131A Expired - Lifetime JP2904239B2 (ja) | 1991-12-19 | 1991-12-19 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2904239B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58133030A (ja) * | 1982-02-02 | 1983-08-08 | Toshiba Corp | Ｄａ変換回路 |
-
1991
- 1991-12-19 JP JP3337131A patent/JP2904239B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05175843A (ja) | 1993-07-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990224 |