JP2988418B2 - クロック同期化システム - Google Patents
クロック同期化システムInfo
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- 230000005540 biological transmission Effects 0.000 claims description 12
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- 238000000034 method Methods 0.000 claims description 7
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- 238000010586 diagram Methods 0.000 description 6
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- 101001024120 Homo sapiens Nipped-B-like protein Proteins 0.000 description 2
- 102100035377 Nipped-B-like protein Human genes 0.000 description 2
- 101100365087 Arabidopsis thaliana SCRA gene Proteins 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/181—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a numerical count result being used for locking the loop, the counter counting during fixed time intervals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はクロック同期化シス
テムに関し、特に標本化クロックにより画像音声等の情
報を標本化することによって符号化された符号化情報に
対して、当該クロックを計数した計数情報を間欠的に多
重化して伝送する伝送方式における受信側のクロック同
期化システムに関するものである。
テムに関し、特に標本化クロックにより画像音声等の情
報を標本化することによって符号化された符号化情報に
対して、当該クロックを計数した計数情報を間欠的に多
重化して伝送する伝送方式における受信側のクロック同
期化システムに関するものである。
【０００２】
【従来の技術】従来のこの種のクロック同期化システム
の例を図３のブロック図に示している。図３（Ａ）は送
信側ブロックであり、標本化クロックであるシステムク
ロック１０２により標本化されて符号化された符号化デ
ータ１０１は、多重化部８の一入力となっている。ま
た、当該システムクロック１０２を計数するカウンタ９
が設けられており、この計数出力１０３はシステムクロ
ックリファレンス情報ＳＣＲn （受信側でのクロック回
復情報として使用される）として多重化部８の他入力と
なっている。
の例を図３のブロック図に示している。図３（Ａ）は送
信側ブロックであり、標本化クロックであるシステムク
ロック１０２により標本化されて符号化された符号化デ
ータ１０１は、多重化部８の一入力となっている。ま
た、当該システムクロック１０２を計数するカウンタ９
が設けられており、この計数出力１０３はシステムクロ
ックリファレンス情報ＳＣＲn （受信側でのクロック回
復情報として使用される）として多重化部８の他入力と
なっている。
【０００３】尚、ＳＣＲn の“ｎ”は、多重化部８で間
欠的に符号化データ１０１と多重化されるＳＣＲの時系
列的な数（番号）を示すもので最初のＳＣＲをｎ＝１と
すると、ｎは１以上の整数をとることになる。
欠的に符号化データ１０１と多重化されるＳＣＲの時系
列的な数（番号）を示すもので最初のＳＣＲをｎ＝１と
すると、ｎは１以上の整数をとることになる。
【０００４】多重化部８では、符号化データ１０１とカ
ウンタ計数情報であるＳＣＲn １０３とが多重化される
もので、送信フレームのヘッダ部の所定箇所に挿入され
て、多重化データ１０４として伝送される。
ウンタ計数情報であるＳＣＲn １０３とが多重化される
もので、送信フレームのヘッダ部の所定箇所に挿入され
て、多重化データ１０４として伝送される。
【０００５】図３（Ｂ）を参照すると、受信側ブロック
を示しており、受信された多重化データ１０４は分離部
１へ供給されて符号化データ１０５とＳＣＲn １０６と
に夫々分離される。ＳＣＲn １０６は差分器２の一入力
となり、その他入力にはデータラッチ用のＦＦ（フリッ
プフロップ）７のラッチ出力が供給され、両者の差分値
が導出される。
を示しており、受信された多重化データ１０４は分離部
１へ供給されて符号化データ１０５とＳＣＲn １０６と
に夫々分離される。ＳＣＲn １０６は差分器２の一入力
となり、その他入力にはデータラッチ用のＦＦ（フリッ
プフロップ）７のラッチ出力が供給され、両者の差分値
が導出される。
【０００６】この差分値はデジタル信号であるから、Ｄ
／Ａ変換器３にてアナログ信号に変換され、このアナロ
グ信号を平滑化するＬＰＦ（ローパスフィルタ）４を介
してＶＣＸＯ（電圧制御型発振器）５の制御電圧とな
る。このＶＣＸＯ５はシステムクロック１０２と同一の
周波数の発振を行うように構成されており、この発振出
力が受信側での標本化クロック１０９として使用される
ものである。
／Ａ変換器３にてアナログ信号に変換され、このアナロ
グ信号を平滑化するＬＰＦ（ローパスフィルタ）４を介
してＶＣＸＯ（電圧制御型発振器）５の制御電圧とな
る。このＶＣＸＯ５はシステムクロック１０２と同一の
周波数の発振を行うように構成されており、この発振出
力が受信側での標本化クロック１０９として使用される
ものである。
【０００７】この発振出力１０９はカウンタ６へ入力さ
れ順次計数される。このカウンタ６の初期値は差分器２
からの初期ロード値１０８がロードされる。この計数出
力ＳＣＣn はシステムクロックカウンタ値（ＳＣＣ）と
してＦＦ７へ、分離部１からのＳＣＲラッチパルス１０
７のタイミング毎にラッチされ、当該ラッチ出力が差分
器２の他入力となるのである。
れ順次計数される。このカウンタ６の初期値は差分器２
からの初期ロード値１０８がロードされる。この計数出
力ＳＣＣn はシステムクロックカウンタ値（ＳＣＣ）と
してＦＦ７へ、分離部１からのＳＣＲラッチパルス１０
７のタイミング毎にラッチされ、当該ラッチ出力が差分
器２の他入力となるのである。
【０００８】第１回目の受信されたＳＣＲ1 はカウンタ
６へ初期値としてロードされる。第２回目以後に到着す
るＳＣＲn は差分器２にてカウンタ６の計数値ＳＣＣ2
と夫々比較され、その差分に応じてＶＣＸＯ５が制御さ
れ、受信されたＳＣＲ2 とＳＣＣ2 とが一致するよう制
御される。かかる制御により、ＶＣＸＯ５の発振出力の
位相が送信側の標本化クロックと同期したクロックが受
信側で得られることになり、受信側でのクロック回復が
可能である。
６へ初期値としてロードされる。第２回目以後に到着す
るＳＣＲn は差分器２にてカウンタ６の計数値ＳＣＣ2
と夫々比較され、その差分に応じてＶＣＸＯ５が制御さ
れ、受信されたＳＣＲ2 とＳＣＣ2 とが一致するよう制
御される。かかる制御により、ＶＣＸＯ５の発振出力の
位相が送信側の標本化クロックと同期したクロックが受
信側で得られることになり、受信側でのクロック回復が
可能である。
【０００９】尚、かかるクロック回復（同期）方式につ
いては、規格書ＩＳＯ／ＩＥＣ １３８１８−１のＡＮ
ＮＥＸ（付録）として示されている。
いては、規格書ＩＳＯ／ＩＥＣ １３８１８−１のＡＮ
ＮＥＸ（付録）として示されている。
【００１０】
【発明が解決しようとする課題】かかる従来技術では、
受信側でのクロック回復（同期）方式では、クロック回
復情報ＳＣＲn と、電圧制御可能なＶＣＸＯの自走クロ
ックを計数するカウンタの計数値との差分をとり、その
差分に応じてこのＶＣＸＯを制御しており、定期的に制
御電圧の更新が可能なようになっている。
受信側でのクロック回復（同期）方式では、クロック回
復情報ＳＣＲn と、電圧制御可能なＶＣＸＯの自走クロ
ックを計数するカウンタの計数値との差分をとり、その
差分に応じてこのＶＣＸＯを制御しており、定期的に制
御電圧の更新が可能なようになっている。
【００１１】しかしながら、伝送方式のフォーマットに
よる制約、画像の符号化データの伝送効率の高能率化等
の要因により、クロック回復情報であるＳＣＲn の送出
間隔が可変となる場合がある。このように、時間軸上で
局所的に周波数変動がある場合、従来方式では、その周
波数変動に追従できず、その結果クロック回復処理（同
期処理）が遅くなるという欠点がある。
よる制約、画像の符号化データの伝送効率の高能率化等
の要因により、クロック回復情報であるＳＣＲn の送出
間隔が可変となる場合がある。このように、時間軸上で
局所的に周波数変動がある場合、従来方式では、その周
波数変動に追従できず、その結果クロック回復処理（同
期処理）が遅くなるという欠点がある。
【００１２】本発明の目的は、クロック回復情報ＳＣＲ
n の送出間隔が可変となっても、回復処理における再生
クロックが送信側のクロックと周波数とが同期しない状
態（引き込み状態）から、同期する安定状態へ移行する
時間（引き込み時間）を小とし得るようにしたクロック
同期システムを提供することである。
n の送出間隔が可変となっても、回復処理における再生
クロックが送信側のクロックと周波数とが同期しない状
態（引き込み状態）から、同期する安定状態へ移行する
時間（引き込み時間）を小とし得るようにしたクロック
同期システムを提供することである。
【００１３】
【課題を解決するための手段】本発明によれば、標本化
クロックにより伝送すべき情報を標本化することによっ
て符号化された符号化情報に対して、前記標本化クロッ
クを計数した計数情報を間欠的に多重化して伝送する伝
送方式における受信側のクロック同期化システムであっ
て、多重化受信情報から前記計数情報（ＳＣＲ）を分離
する分離手段と、前記標本化クロックの周波数と同一周
波数で動作する電圧制御発振手段と、この電圧制御発振
手段の発振クロックを計数する計数手段と、前記計数情
報の分離時における前記計数手段の計数値（ＳＣＣ）と
前記分離手段により分離された前記計数情報とにより、
前記ＳＣＣの前記ＳＣＲに対する単位時間当たりの周波
数変動量を算出してこの算出結果に応じて前記電圧制御
発振手段の制御電圧を生成する制御手段とを含むことを
特徴とするクロック同期化システムが得られる。
クロックにより伝送すべき情報を標本化することによっ
て符号化された符号化情報に対して、前記標本化クロッ
クを計数した計数情報を間欠的に多重化して伝送する伝
送方式における受信側のクロック同期化システムであっ
て、多重化受信情報から前記計数情報（ＳＣＲ）を分離
する分離手段と、前記標本化クロックの周波数と同一周
波数で動作する電圧制御発振手段と、この電圧制御発振
手段の発振クロックを計数する計数手段と、前記計数情
報の分離時における前記計数手段の計数値（ＳＣＣ）と
前記分離手段により分離された前記計数情報とにより、
前記ＳＣＣの前記ＳＣＲに対する単位時間当たりの周波
数変動量を算出してこの算出結果に応じて前記電圧制御
発振手段の制御電圧を生成する制御手段とを含むことを
特徴とするクロック同期化システムが得られる。
【００１４】そして、前記計数手段は、前記分離手段に
よる最初の前記計数情報の分離タイミングに応答して、
この最初の計数情報を前記計数手段へロードするよう構
成されていることを特徴としており、前記制御手段は、
前記周波数変動量を算出する算出手段と、この算出結果
をアナログ量に変換する手段と、このアナログ量を前記
制御電圧として前記電圧制御発振手段へ出力する手段と
を有することを特徴としている。
よる最初の前記計数情報の分離タイミングに応答して、
この最初の計数情報を前記計数手段へロードするよう構
成されていることを特徴としており、前記制御手段は、
前記周波数変動量を算出する算出手段と、この算出結果
をアナログ量に変換する手段と、このアナログ量を前記
制御電圧として前記電圧制御発振手段へ出力する手段と
を有することを特徴としている。
【００１５】本発明の作用を述べる。クロック回復情報
ＳＣＲn とＶＣＸＯの出力計数値との差分値により、単
位時間当たりの周波数偏差を算出して、この単位時間当
たりの周波数偏差でＶＣＸＯを制御しているので、ＳＣ
Ｒn の送出間隔に依存しないことになり、よって従来の
様な、ＳＣＲn の不等送出間隔による同期引き込み時間
が長くなることを防止する。
ＳＣＲn とＶＣＸＯの出力計数値との差分値により、単
位時間当たりの周波数偏差を算出して、この単位時間当
たりの周波数偏差でＶＣＸＯを制御しているので、ＳＣ
Ｒn の送出間隔に依存しないことになり、よって従来の
様な、ＳＣＲn の不等送出間隔による同期引き込み時間
が長くなることを防止する。
【００１６】
【発明の実施の形態】以下に、図面を参照しつつ本発明
の実施例を説明する。
の実施例を説明する。
【００１７】図１は本発明の実施例のブロック図であ
り、図３と同等部分は同一符号により示している。図１
（Ａ）は送信側ブロック図であり、図３（Ａ）と同等で
あり、その説明は省略する。
り、図３と同等部分は同一符号により示している。図１
（Ａ）は送信側ブロック図であり、図３（Ａ）と同等で
あり、その説明は省略する。
【００１８】図１（Ａ）は受信側ブロック図であり、図
３（Ｂ）と相違する部分につき述べる。図３（Ｂ）の差
分器２に代えて、本実施例では、図２に示す動作制御を
なすＣＰＵ（制御電圧計算のためのプロセッサ）１１を
使用しており、入力は、従来同様に、ＳＣＲn とＦＦ７
によるラッチ出力ＳＣＣn である。
３（Ｂ）と相違する部分につき述べる。図３（Ｂ）の差
分器２に代えて、本実施例では、図２に示す動作制御を
なすＣＰＵ（制御電圧計算のためのプロセッサ）１１を
使用しており、入力は、従来同様に、ＳＣＲn とＦＦ７
によるラッチ出力ＳＣＣn である。
【００１９】図２のフローチャートを参照しつつ動作説
明を行う。先ず、受信ＳＣＲの番号ｎの初期設定、ＶＣ
ＸＯ５の制御電圧値Ｖの初期化（ｎ＝０，Ｖ＝Ｖo ）を
行い（２１）、ＳＣＲの到着待ちとなる（２２）。
明を行う。先ず、受信ＳＣＲの番号ｎの初期設定、ＶＣ
ＸＯ５の制御電圧値Ｖの初期化（ｎ＝０，Ｖ＝Ｖo ）を
行い（２１）、ＳＣＲの到着待ちとなる（２２）。
【００２０】第１回目に到着したＳＣＲ0 はカウンタ６
に初期値としてロードされる（２３〜２５）。よって、
第２回目以降に到着したＳＣＲn からＣＰＵ１１は計算
を行うことになる。すなわち、カウンタ６のＳＣＣn
を、ＳＣＲn の分離タイミングでＦＦ７にラッチして
（２３，２４）、計算がなされる（２６，２８）。
に初期値としてロードされる（２３〜２５）。よって、
第２回目以降に到着したＳＣＲn からＣＰＵ１１は計算
を行うことになる。すなわち、カウンタ６のＳＣＣn
を、ＳＣＲn の分離タイミングでＦＦ７にラッチして
（２３，２４）、計算がなされる（２６，２８）。
【００２１】この計算は、図２（Ｂ）にその詳細を示す
如く、 ［｛（ＳＣＣn −ＳＣＲn ）−（ＳＣＣn-1 −ＳＣＲn-1 ）｝／ （ＳＣＲn −ＳＣＲn-1 ）］×１０6 …（１） なる式の計算がなされる。この（１）式の分母はＳＣＲ
の受信間隔を示し、よって、この（１）式は単位時間当
たりのＳＣＣのＳＣＲに対する周波数変動量Δｆを表し
ている。
如く、 ［｛（ＳＣＣn −ＳＣＲn ）−（ＳＣＣn-1 −ＳＣＲn-1 ）｝／ （ＳＣＲn −ＳＣＲn-1 ）］×１０6 …（１） なる式の計算がなされる。この（１）式の分母はＳＣＲ
の受信間隔を示し、よって、この（１）式は単位時間当
たりのＳＣＣのＳＣＲに対する周波数変動量Δｆを表し
ている。
【００２２】この周波数変動量Δｆに応じてＶＣＸＯ５
の制御電圧Ｖn が生成されてＶＣＸＯ５の周波数位相制
御がなされるのである（２９）。この場合、使用するＶ
ＣＸＯ５の特性がＳ（ppm/Voltage ）であるとすると、
この制御電圧Ｖn は現在の値にΔＶ＝Δｆ／Ｓを加えた
値になる。
の制御電圧Ｖn が生成されてＶＣＸＯ５の周波数位相制
御がなされるのである（２９）。この場合、使用するＶ
ＣＸＯ５の特性がＳ（ppm/Voltage ）であるとすると、
この制御電圧Ｖn は現在の値にΔＶ＝Δｆ／Ｓを加えた
値になる。
【００２３】尚、ＳＣＲの到着時間差が所定値Ｑより小
であれば、受信側のカウンタ６のＳＣＣ、受信ＳＣＲの
誤差が周波数変動に影響を及ぼすので、この場合は、計
算を行わずに次回受信のＳＣＲを使用して計算がなされ
る（２６，２７）。
であれば、受信側のカウンタ６のＳＣＣ、受信ＳＣＲの
誤差が周波数変動に影響を及ぼすので、この場合は、計
算を行わずに次回受信のＳＣＲを使用して計算がなされ
る（２６，２７）。
【００２４】
【発明の効果】以上述べた様に、本発明によれば、ＳＣ
Ｒが不等間隔で到着する様な場合に、従来のＳＣＲとＳ
ＣＣとの差分情報を積分して制御する方式に比して、短
時間当たりの周波数変動量を算出して制御する方式とし
たので、クロックの周波数引き込み時間を早くすること
が可能になるという効果がある。
Ｒが不等間隔で到着する様な場合に、従来のＳＣＲとＳ
ＣＣとの差分情報を積分して制御する方式に比して、短
時間当たりの周波数変動量を算出して制御する方式とし
たので、クロックの周波数引き込み時間を早くすること
が可能になるという効果がある。
【００２５】また、常時、周波数変動量を計算している
ので、国際規格等に規定されている周波数範囲を満たし
ているか、また周波数が異常となっていないか等がリア
ルタイムで監視できるという効果もある。
ので、国際規格等に規定されている周波数範囲を満たし
ているか、また周波数が異常となっていないか等がリア
ルタイムで監視できるという効果もある。
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例の動作を示すフローチャートで
ある。
ある。
【図３】従来のクロック同期方式を説明する図である。
１ 分離部 ３ Ｄ／Ａ変換器 ４ ＬＰＦ ５ ＶＣＸＯ ６，９ カウンタ ７ ＦＦ ８ 多重部
Claims (4)
- 【請求項１】 標本化クロックにより伝送すべき情報を
標本化することによって符号化された符号化情報に対し
て、前記標本化クロックを計数した計数情報を間欠的に
多重化して伝送する伝送方式における受信側のクロック
同期化システムであって、 多重化受信情報から前記計数情報（ＳＣＲ）を分離する
分離手段と、 前記標本化クロックの周波数と同一周波数で動作する電
圧制御発振手段と、 この電圧制御発振手段の発振クロックを計数する計数手
段と、 前記計数情報の分離時における前記計数手段の計数値
（ＳＣＣ）と前記分離手段により分離された前記計数情
報とにより、前記ＳＣＣの前記ＳＣＲに対する単位時間
当たりの周波数変動量を算出してこの算出結果に応じて
前記電圧制御発振手段の制御電圧を生成する制御手段
と、 を含むことを特徴とするクロック同期化システム。 - 【請求項２】 前記計数手段は、前記分離手段による最
初の前記計数情報の分離タイミングに応答して、この最
初の計数情報を前記計数手段へロードするよう構成され
ていることを特徴とする請求項１記載のクロック同期化
システム。 - 【請求項３】 前記制御手段は、前記周波数変動量を算
出する算出手段と、この算出結果をアナログ量に変換す
る手段と、このアナログ量を前記制御電圧として前記電
圧制御発振手段へ出力する手段とを有することを特徴と
する請求項１または２記載のクロック同期化システム。 - 【請求項４】 前記伝送すべき情報は画像及び音声情報
であることを特徴とする請求項１〜３いずれか記載のク
ロック同期化システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9056762A JP2988418B2 (ja) | 1997-03-12 | 1997-03-12 | クロック同期化システム |
| GB9805216A GB2323225B (en) | 1997-03-12 | 1998-03-11 | Clock synchronizing system and synchronizing method |
| US09/038,967 US6118317A (en) | 1997-03-12 | 1998-03-12 | Clock synchronizing system and synchronizing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9056762A JP2988418B2 (ja) | 1997-03-12 | 1997-03-12 | クロック同期化システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10257038A JPH10257038A (ja) | 1998-09-25 |
| JP2988418B2 true JP2988418B2 (ja) | 1999-12-13 |
Family
ID=13036516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9056762A Expired - Lifetime JP2988418B2 (ja) | 1997-03-12 | 1997-03-12 | クロック同期化システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6118317A (ja) |
| JP (1) | JP2988418B2 (ja) |
| GB (1) | GB2323225B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6747996B2 (en) | 1999-12-08 | 2004-06-08 | Broadcom Corporation | Synchronized transport across non-synchronous networks |
| JP4062504B2 (ja) | 2002-09-09 | 2008-03-19 | ソニー株式会社 | 同期化方法、通信システムおよびデータ受信装置 |
| JP4699250B2 (ja) * | 2006-03-20 | 2011-06-08 | 三菱電機株式会社 | 無線装置 |
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| CN108039886A (zh) * | 2017-12-12 | 2018-05-15 | 晶晨半导体(上海)股份有限公司 | 一种通过中央处理器内部环路来校准晶体频偏的方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56169423A (en) * | 1980-05-31 | 1981-12-26 | Toshiba Corp | Phase synchronizing circuit |
| JPS57185772A (en) * | 1981-05-12 | 1982-11-16 | Fujitsu Ltd | Phase control system for clock signal |
| JPS6072416A (ja) * | 1983-09-29 | 1985-04-24 | Fujitsu Ltd | 標本化クロツク再生方式 |
| JPH0638663B2 (ja) * | 1985-05-22 | 1994-05-18 | 株式会社日立製作所 | デジタルテレビジョン信号処理装置用のクロック発生回路 |
| JPS62171297A (ja) * | 1986-01-23 | 1987-07-28 | Matsushita Electric Ind Co Ltd | デイジタル位相同期信号発生装置 |
| JPS6416142A (en) * | 1987-07-10 | 1989-01-19 | Matsushita Electric Ind Co Ltd | Clock reproducing device |
| JPH02137594A (ja) * | 1988-11-18 | 1990-05-25 | Fujitsu General Ltd | ディジタルタイムベースコレクタのクロック再生方法 |
| JP3241079B2 (ja) * | 1992-02-24 | 2001-12-25 | 株式会社日立製作所 | ディジタル位相同期回路 |
| JP2762852B2 (ja) * | 1992-07-30 | 1998-06-04 | 日本電気株式会社 | 周波数安定化回路 |
| JP2788855B2 (ja) * | 1994-06-22 | 1998-08-20 | 日本電気株式会社 | Ｐｌｌ回路装置 |
| JP2723819B2 (ja) * | 1995-04-11 | 1998-03-09 | 日本電気エンジニアリング株式会社 | 標本化クロック再生装置 |
| JPH09113654A (ja) * | 1995-10-16 | 1997-05-02 | Nec Ic Microcomput Syst Ltd | 間欠受信制御器 |
| JPH09312567A (ja) * | 1996-05-20 | 1997-12-02 | Sony Corp | Ｐｌｌ周波数シンセサイザの制御回路 |
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