JPH0683058B2 - 出力回路 - Google Patents
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- JPH0683058B2 JPH0683058B2 JP1261577A JP26157789A JPH0683058B2 JP H0683058 B2 JPH0683058 B2 JP H0683058B2 JP 1261577 A JP1261577 A JP 1261577A JP 26157789 A JP26157789 A JP 26157789A JP H0683058 B2 JPH0683058 B2 JP H0683058B2
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- mos transistor
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- circuit
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、バスドライバー用集積回路等に内蔵される
出力回路に係り、特にバイポーラトランジスタとMOSト
ランジスタとを混載したBi−MOS型集積回路内に形成さ
れる出力回路に関する。
出力回路に係り、特にバイポーラトランジスタとMOSト
ランジスタとを混載したBi−MOS型集積回路内に形成さ
れる出力回路に関する。
（従来の技術） TTL（トランジスタ・トランジスタ・ロジック）レベル
の信号を出力するBi−MOS型の出力回路は、出力段のバ
イポーラトランジスタをMOSトランジスタを用いて導通
制御しており、その従来の構成を第４図に示す。この出
力回路では、信号入力ノード41に供給される入力信号IN
が“H"レベルのときにはＮチャネルのMOSトランジスタ4
2がオンし、抵抗43を介して電源電位VCCからショットキ
ー接合型のnpn型のバイポーラトランジスタ44にベース
電流が供給され、この後、このトランジスタ44がオンす
ることによって信号出力ノード45が接地電位GNDに放電
され、この信号出力ノード45の信号OUTが“L"レベルに
設定される。
の信号を出力するBi−MOS型の出力回路は、出力段のバ
イポーラトランジスタをMOSトランジスタを用いて導通
制御しており、その従来の構成を第４図に示す。この出
力回路では、信号入力ノード41に供給される入力信号IN
が“H"レベルのときにはＮチャネルのMOSトランジスタ4
2がオンし、抵抗43を介して電源電位VCCからショットキ
ー接合型のnpn型のバイポーラトランジスタ44にベース
電流が供給され、この後、このトランジスタ44がオンす
ることによって信号出力ノード45が接地電位GNDに放電
され、この信号出力ノード45の信号OUTが“L"レベルに
設定される。
一方、入力信号INが“L"レベルのときには上記MOSトラ
ンジスタ42がオフする。このとき、上記抵抗43を介して
電源電位VCCからnpn型のバイポーラトランジスタ46にベ
ース電流が供給され、この後、このトランジスタ46がオ
ンすることによって信号出力ノード45が電源電位VCCに
よって充電され、信号OUTが“H"レベルに設定される。
ンジスタ42がオフする。このとき、上記抵抗43を介して
電源電位VCCからnpn型のバイポーラトランジスタ46にベ
ース電流が供給され、この後、このトランジスタ46がオ
ンすることによって信号出力ノード45が電源電位VCCに
よって充電され、信号OUTが“H"レベルに設定される。
なお、図中のプルダウン回路47は、トランジスタ42がオ
フし、トランジスタ44のベースが電位的にフローティン
グ状態になる際に、トランジスタ44のベース電位を接地
電位GNDに放電させ、このトランジスタ44を早くオフさ
せるために設けられている。
フし、トランジスタ44のベースが電位的にフローティン
グ状態になる際に、トランジスタ44のベース電位を接地
電位GNDに放電させ、このトランジスタ44を早くオフさ
せるために設けられている。
ところで、上記従来の出力回路において、信号OUTを
“L"レベルに設定する際の出力シンク電流能力を上げる
ためには、トランジスタ44のベース電流を増加させれば
よく、そのためには抵抗43の値を下げればよい。従っ
て、この回路では出力電流の能力に比例して消費電力が
増加する。一方、集積回路パッケージのリード等にはイ
ンダクタンス成分が存在しており、この回路で上記イン
ダクタンス成分と容量成分とを含む負荷を駆動する場
合、出力波形にリンギングが生じる恐れがある。しか
し、バイポーラ型のトランジスタ44は信号OUTが0V近辺
では非線形特性を示し、高抵抗状態となるため、出力に
生じるリンギングをこのトランジスタ44で十分に吸収さ
せることができる。すなわち、この出力回路は出力波形
にリンギングが発生しにくいという利点がある。
“L"レベルに設定する際の出力シンク電流能力を上げる
ためには、トランジスタ44のベース電流を増加させれば
よく、そのためには抵抗43の値を下げればよい。従っ
て、この回路では出力電流の能力に比例して消費電力が
増加する。一方、集積回路パッケージのリード等にはイ
ンダクタンス成分が存在しており、この回路で上記イン
ダクタンス成分と容量成分とを含む負荷を駆動する場
合、出力波形にリンギングが生じる恐れがある。しか
し、バイポーラ型のトランジスタ44は信号OUTが0V近辺
では非線形特性を示し、高抵抗状態となるため、出力に
生じるリンギングをこのトランジスタ44で十分に吸収さ
せることができる。すなわち、この出力回路は出力波形
にリンギングが発生しにくいという利点がある。
第５図は上記とは異なる従来の出力回路の構成を示すも
のである。この出力回路では、信号入力ノード51に供給
される入力信号INが“L"レベルのときはインバータ52の
出力が“H"レベルとなり、npn型のバイポーラトランジ
スタ53がオンすることによって信号出力ノード54が電源
電位VCCによって充電され、信号OUTが“H"レベルに設定
される。
のである。この出力回路では、信号入力ノード51に供給
される入力信号INが“L"レベルのときはインバータ52の
出力が“H"レベルとなり、npn型のバイポーラトランジ
スタ53がオンすることによって信号出力ノード54が電源
電位VCCによって充電され、信号OUTが“H"レベルに設定
される。
一方、入力信号INが“H"レベルのときには、Ｎチャネル
のMOSトランジスタ55がオンし、信号出力ノード54からn
pn型のバイポーラトランジスタ56にベース電流が供給さ
れ、この後、このトランジスタ56がオンして信号出力ノ
ード54が接地電位GNDに放電される。また、入力信号IN
が“H"レベルのときには、ＮチャネルのMOSトランジス
タ57もオンし、このMOSトランジスタ57を介して信号出
力ノード54が接地電位GNDに放電される。従って、信号
出力ノード54の信号OUTは２個のトランジスタによる電
流経路によって“L"レベルに放電される。
のMOSトランジスタ55がオンし、信号出力ノード54からn
pn型のバイポーラトランジスタ56にベース電流が供給さ
れ、この後、このトランジスタ56がオンして信号出力ノ
ード54が接地電位GNDに放電される。また、入力信号IN
が“H"レベルのときには、ＮチャネルのMOSトランジス
タ57もオンし、このMOSトランジスタ57を介して信号出
力ノード54が接地電位GNDに放電される。従って、信号
出力ノード54の信号OUTは２個のトランジスタによる電
流経路によって“L"レベルに放電される。
なお、図中のプルダウン回路58は、第４図回路の場合と
同様に、トランジスタ56のベースが電位的にフローティ
ング状態になる際に、そのベース電位を接地電位GNDに
放電させて、トランジスタ56を早くオフさせるために設
けられている。
同様に、トランジスタ56のベースが電位的にフローティ
ング状態になる際に、そのベース電位を接地電位GNDに
放電させて、トランジスタ56を早くオフさせるために設
けられている。
この第５図の従来回路では、信号OUTを“L"レベルに設
定する際にはバイポーラトランジスタ56とMOSトランジ
スタ57とからなる２つの電流経路で電流がシンクされ
る。また、この回路は、第４図の回路とは異なり、電源
電位VCCと接地電位GNDとの間には定常的な電流が流れな
いため、CMOS論理集積回路と同様の低消費電力化を図る
ことができる。しかも、信号OUTを“L"レベルに設定す
る際の出力シンク電流能力を上げるためには、MOSトラ
ンジスタ57の素子サイズを大きくし、そのオン抵抗値を
下げることによって実現でき、第４図回路のように消費
電力が増加する恐れはない。しかし、この回路で、イン
ダクタンス成分と容量成分とを含む負荷を駆動する場
合、信号OUTが0V近辺ではMOSトランジスタ57のオン抵抗
が小さくなるため、出力に生じるリンギングをトランジ
スタ56に吸収させることができない。すなわち、この出
力回路の場合には出力波形にリンギングが発生し易くな
る。
定する際にはバイポーラトランジスタ56とMOSトランジ
スタ57とからなる２つの電流経路で電流がシンクされ
る。また、この回路は、第４図の回路とは異なり、電源
電位VCCと接地電位GNDとの間には定常的な電流が流れな
いため、CMOS論理集積回路と同様の低消費電力化を図る
ことができる。しかも、信号OUTを“L"レベルに設定す
る際の出力シンク電流能力を上げるためには、MOSトラ
ンジスタ57の素子サイズを大きくし、そのオン抵抗値を
下げることによって実現でき、第４図回路のように消費
電力が増加する恐れはない。しかし、この回路で、イン
ダクタンス成分と容量成分とを含む負荷を駆動する場
合、信号OUTが0V近辺ではMOSトランジスタ57のオン抵抗
が小さくなるため、出力に生じるリンギングをトランジ
スタ56に吸収させることができない。すなわち、この出
力回路の場合には出力波形にリンギングが発生し易くな
る。
（発明が解決しようとする課題） このように従来の出力回路では、負荷駆動能力を高めた
場合に、低消費電力化と出力リンギングの発生抑制とい
う双方の特性を共に満足させることができないという欠
点がある。
場合に、低消費電力化と出力リンギングの発生抑制とい
う双方の特性を共に満足させることができないという欠
点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、負荷駆動能力を高めた場合でも出力
リンギングの発生を抑制することができ、かつCMOS論理
集積回路並の低消費電力化を実現することができる出力
回路を提供することにある。
あり、その目的は、負荷駆動能力を高めた場合でも出力
リンギングの発生を抑制することができ、かつCMOS論理
集積回路並の低消費電力化を実現することができる出力
回路を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の出力回路は、信号入力ノード及び信号出力ノ
ードと、上記信号出力ノードと基準電位との間にコレク
タ・エミッタ間が挿入された第１極性の第１のバイポー
ラトランジスタと、上記信号出力ノードと上記バイポー
ラトランジスタのベースとの間にソース・ドレイン間が
挿入され、上記信号入力ノードの信号に応じて導通制御
される第１極性の第１のMOSトランジスタと、上記信号
出力ノードと基準電位との間にソース・ドレイン間が挿
入された第１極性の第２のMOSトランジスタと、上記信
号入力ノードの信号が供給され、その出力端に上記第２
のMOSトランジスタのゲートが接続されたCMOS反転回路
と、上記CMOS反転回路と電源電位との間にソース・ドレ
イン間が挿入され、上記信号出力ノードにゲートが接続
された第２極性の第３のMOSトランジスタとを具備して
いる。
ードと、上記信号出力ノードと基準電位との間にコレク
タ・エミッタ間が挿入された第１極性の第１のバイポー
ラトランジスタと、上記信号出力ノードと上記バイポー
ラトランジスタのベースとの間にソース・ドレイン間が
挿入され、上記信号入力ノードの信号に応じて導通制御
される第１極性の第１のMOSトランジスタと、上記信号
出力ノードと基準電位との間にソース・ドレイン間が挿
入された第１極性の第２のMOSトランジスタと、上記信
号入力ノードの信号が供給され、その出力端に上記第２
のMOSトランジスタのゲートが接続されたCMOS反転回路
と、上記CMOS反転回路と電源電位との間にソース・ドレ
イン間が挿入され、上記信号出力ノードにゲートが接続
された第２極性の第３のMOSトランジスタとを具備して
いる。
（作 用） 制御信号発生回路によって信号出力ノードの信号が検出
され、信号出力ノードの信号が高レベルから低レベルに
変化する際の信号レベル遷移時には第２のMOSトランジ
スタが非導通状態にされ、低レベルに安定した後は第２
のMOSトランジスタが導通状態にされる。これにより、
出力にリンギングが発生し易いレベル遷移時には第１の
バイポーラトランジスタのみによって信号出力ノードが
放電されることにより、出力に発生するリンギングがこ
の第１のバイポーラトランジスタによって吸収される。
一方、信号出力ノードの信号が低レベルに安定した後は
第２のMOSトランジスタが導通するため、出力シンク電
流能力を上げるために第２のMOSトランジスタの素子サ
イズを大きくし、そのオン抵抗値を下げることによって
シンク時における負荷駆動能力を高めることができる。
され、信号出力ノードの信号が高レベルから低レベルに
変化する際の信号レベル遷移時には第２のMOSトランジ
スタが非導通状態にされ、低レベルに安定した後は第２
のMOSトランジスタが導通状態にされる。これにより、
出力にリンギングが発生し易いレベル遷移時には第１の
バイポーラトランジスタのみによって信号出力ノードが
放電されることにより、出力に発生するリンギングがこ
の第１のバイポーラトランジスタによって吸収される。
一方、信号出力ノードの信号が低レベルに安定した後は
第２のMOSトランジスタが導通するため、出力シンク電
流能力を上げるために第２のMOSトランジスタの素子サ
イズを大きくし、そのオン抵抗値を下げることによって
シンク時における負荷駆動能力を高めることができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明の出力回路を、バスドライバー用集積
回路等に内蔵され、バイポーラトランジスタとMOSトラ
ンジスタとを混載したBi−MOS型のものに実施した場合
の構成を示す回路図である。
回路等に内蔵され、バイポーラトランジスタとMOSトラ
ンジスタとを混載したBi−MOS型のものに実施した場合
の構成を示す回路図である。
図において、正極性の電源電圧VCCにはnpn型のバイポー
ラトランジスタ11のコレクタが接続されている。このト
ランジスタ11のエミッタは信号出力ノード12に接続され
ており、さらにこのトランジスタ11のベースには信号入
力ノード13の信号IN（以下、入力信号と称する）がイン
バータ14を介して供給される。上記信号出力ノード12に
はnpn型のバイポーラトランジスタ15のコレクタが接続
されている。このトランジスタ15のエミッタは接地電位
GNDに接続されている。上記信号出力ノード12にはＮチ
ャネルのMOSトランジスタ16のドレインが接続されお
り、このトランジスタ16のソースは上記トランジスタ15
のベースに接続されている。上記MOSトランジスタ16の
ゲートには上記信号入力ノード13の信号INが供給され
る。また、上記トランジスタ15のベースと接地電位GND
との間にはプルダウン回路17が接続されている。このプ
ルダウン回路17は、上記トランジスタ15がオン状態から
オフ状態に切り替わった後に、そのベース電位を接地電
位GNDに放電するために設けられている。
ラトランジスタ11のコレクタが接続されている。このト
ランジスタ11のエミッタは信号出力ノード12に接続され
ており、さらにこのトランジスタ11のベースには信号入
力ノード13の信号IN（以下、入力信号と称する）がイン
バータ14を介して供給される。上記信号出力ノード12に
はnpn型のバイポーラトランジスタ15のコレクタが接続
されている。このトランジスタ15のエミッタは接地電位
GNDに接続されている。上記信号出力ノード12にはＮチ
ャネルのMOSトランジスタ16のドレインが接続されお
り、このトランジスタ16のソースは上記トランジスタ15
のベースに接続されている。上記MOSトランジスタ16の
ゲートには上記信号入力ノード13の信号INが供給され
る。また、上記トランジスタ15のベースと接地電位GND
との間にはプルダウン回路17が接続されている。このプ
ルダウン回路17は、上記トランジスタ15がオン状態から
オフ状態に切り替わった後に、そのベース電位を接地電
位GNDに放電するために設けられている。
上記信号出力ノード12にはＮチャネルのMOSトランジス
タ18のドレインが接続されおり、このトランジスタ18の
ソースは接地電位GNDに接続されており、このトランジ
スタ18のゲートには検出回路19からの検出信号が供給さ
れる。この検出回路19には上記信号出力ノード12の信号
OUT（以下、出力信号と称する）と信号出力ノード13の
信号INとが供給されており、この検出回路19は信号出力
ノード12の信号OUTが“H"レベルから“L"レベルに変化
する際の信号レベル遷移時には高インピーダンス状態、
信号OUTが“L"レベルに安定した後は、“H"レベル、さ
らに信号出力ノード13の信号INが“L"レベルから“H"レ
ベルに変化した後は“L"レベルとなるような制御信号を
発生する。
タ18のドレインが接続されおり、このトランジスタ18の
ソースは接地電位GNDに接続されており、このトランジ
スタ18のゲートには検出回路19からの検出信号が供給さ
れる。この検出回路19には上記信号出力ノード12の信号
OUT（以下、出力信号と称する）と信号出力ノード13の
信号INとが供給されており、この検出回路19は信号出力
ノード12の信号OUTが“H"レベルから“L"レベルに変化
する際の信号レベル遷移時には高インピーダンス状態、
信号OUTが“L"レベルに安定した後は、“H"レベル、さ
らに信号出力ノード13の信号INが“L"レベルから“H"レ
ベルに変化した後は“L"レベルとなるような制御信号を
発生する。
次に上記構成でなる回路の動作を説明する。
いま、入力信号INは“L"レベルであり、かつ出力信号OU
Tは“H"レベルで安定しているとする。この状態から入
力信号INが“L"レベルから“H"レベルに変化したとす
る。入力信号INが“H"レベルに変化すると、インバータ
14の出力は“L"レベルに変化し、いままでオンしていた
トランジスタ11はオフ状態になる。一方、入力信号INが
“H"レベルになることによりMOSトランジスタ16がオン
し、いままで“H"レベルであった信号出力ノード12から
このMOSトランジスタ16を介してトランジスタ15にベー
ス電流が流れる。従って、この後、トランジスタ15がオ
ンし、信号出力ノード12が接地電位GNDに放電されるこ
とにより、いままで“H"レベルであった出力信号OUTは
“L"レベルに低下する。
Tは“H"レベルで安定しているとする。この状態から入
力信号INが“L"レベルから“H"レベルに変化したとす
る。入力信号INが“H"レベルに変化すると、インバータ
14の出力は“L"レベルに変化し、いままでオンしていた
トランジスタ11はオフ状態になる。一方、入力信号INが
“H"レベルになることによりMOSトランジスタ16がオン
し、いままで“H"レベルであった信号出力ノード12から
このMOSトランジスタ16を介してトランジスタ15にベー
ス電流が流れる。従って、この後、トランジスタ15がオ
ンし、信号出力ノード12が接地電位GNDに放電されるこ
とにより、いままで“H"レベルであった出力信号OUTは
“L"レベルに低下する。
一方、出力信号OUTが“H"レベルから“L"レベルに低下
するレベル遷移時に、検出回路19の出力端は高インピー
ダンス状態になる。このため、トランジスタ18はオフし
ており、出力信号OUTが“H"レベルから“L"レベルに低
下するレベル遷移時には上記バイポーラトランジスタ15
のみによって信号出力ノード12の放電が行われる。この
とき、トランジスタ15は電流シンク能力が高いバイポー
ラトランジスタであるため、急速に放電を行うことがで
きる。しかも、MOSトランジスタ118はオフしているた
め、出力に発生するリンギングはトランジスタ15によっ
て吸収される。
するレベル遷移時に、検出回路19の出力端は高インピー
ダンス状態になる。このため、トランジスタ18はオフし
ており、出力信号OUTが“H"レベルから“L"レベルに低
下するレベル遷移時には上記バイポーラトランジスタ15
のみによって信号出力ノード12の放電が行われる。この
とき、トランジスタ15は電流シンク能力が高いバイポー
ラトランジスタであるため、急速に放電を行うことがで
きる。しかも、MOSトランジスタ118はオフしているた
め、出力に発生するリンギングはトランジスタ15によっ
て吸収される。
次に出力信号OUTが“L"レベルに安定したとき、検出回
路19は“H"レベルの制御信号を発生するため、信号出力
ノード12の放電経路はいままでのトランジスタ15に対し
新たにトランジスタ18よりものが加わる。従って、この
場合には極めて大きなシンク電流で信号出力ノード12の
放電を行うことができる。
路19は“H"レベルの制御信号を発生するため、信号出力
ノード12の放電経路はいままでのトランジスタ15に対し
新たにトランジスタ18よりものが加わる。従って、この
場合には極めて大きなシンク電流で信号出力ノード12の
放電を行うことができる。
次に入力信号INが“L"レベルに変化すると、インバータ
14の出力が“H"レベルに反転し、トランジスタ11がオン
して、信号出力ノード12が電源電位VCCで充電されるこ
とにより、出力信号OUTは“H"レベルに上昇し始める。
このとき、トランジスタ16はオフし、さらに検出回路19
が“L"レベルの制御信号を発生するため、トランジスタ
18もオフする。従って、トランジスタ15,18による信号
出力ノード12の放電は停止する。なお上記トランジスタ
16がオフした後は、プルダウン回路17によってトランジ
スタ15のベースが速やかに接地電位GNDに放電されるの
で、トランジスタ15は直ちにオフ状態になり、トランジ
スタ11,15を介して流れる直流電流の発生が抑制され
る。
14の出力が“H"レベルに反転し、トランジスタ11がオン
して、信号出力ノード12が電源電位VCCで充電されるこ
とにより、出力信号OUTは“H"レベルに上昇し始める。
このとき、トランジスタ16はオフし、さらに検出回路19
が“L"レベルの制御信号を発生するため、トランジスタ
18もオフする。従って、トランジスタ15,18による信号
出力ノード12の放電は停止する。なお上記トランジスタ
16がオフした後は、プルダウン回路17によってトランジ
スタ15のベースが速やかに接地電位GNDに放電されるの
で、トランジスタ15は直ちにオフ状態になり、トランジ
スタ11,15を介して流れる直流電流の発生が抑制され
る。
このように上記実施例回路によれば、信号出力ノード12
を“L"レベルに放電する際にはバイポーラトランジスタ
15をオン状態にして行うようにしたので、出力リンギン
グの発生を抑制することができる。しかも、出力信号OU
Tが“L"レベルに安定した後は、バイポーラトランジス
タ15の他にMOSトランジスタ18もオン状態にさせて信号
出力ノード12を放電するようにしたので、定常的な負荷
駆動能力は十分に高いものにすることができる。さら
に、電源電位VCCと接地電位GNDとの間には定常的な直流
電流が流れないため、通常のCMOS論理集積回路並の低消
費電力化を実現することができる。
を“L"レベルに放電する際にはバイポーラトランジスタ
15をオン状態にして行うようにしたので、出力リンギン
グの発生を抑制することができる。しかも、出力信号OU
Tが“L"レベルに安定した後は、バイポーラトランジス
タ15の他にMOSトランジスタ18もオン状態にさせて信号
出力ノード12を放電するようにしたので、定常的な負荷
駆動能力は十分に高いものにすることができる。さら
に、電源電位VCCと接地電位GNDとの間には定常的な直流
電流が流れないため、通常のCMOS論理集積回路並の低消
費電力化を実現することができる。
第２図は上記第１図の実施例回路におけるプルダウン回
路17及び検出回路19を具体的に示した回路図である。な
お、この具体回路の場合、信号入力ノード13には前記入
力信号INの反転信号▲▼が印加されるようになって
いる。従って、前記バイポーラトランジスタ11のベース
には信号入力ノード13の信号▲▼が直接に供給さ
れ、反対に前記MOSトランジスタ16のゲートには信号▲
▼がインバータ20を介して供給される点が第１図の
場合とは異なっている。
路17及び検出回路19を具体的に示した回路図である。な
お、この具体回路の場合、信号入力ノード13には前記入
力信号INの反転信号▲▼が印加されるようになって
いる。従って、前記バイポーラトランジスタ11のベース
には信号入力ノード13の信号▲▼が直接に供給さ
れ、反対に前記MOSトランジスタ16のゲートには信号▲
▼がインバータ20を介して供給される点が第１図の
場合とは異なっている。
前記プルダウン回路17は例えば図示のように、ドレイン
が前記トランジスタ15のベースに、ソースが接地電位GN
Dにそれぞれ接続され、ゲートに前記入力ノード13の信
号▲▼が供給されるＮチャネルのMOSトランジスタ2
1で構成されている。また、検出回路19は、ソースが電
源電位VCCに接続され、ゲートが前記信号出力ノード12
に接続されたＰチャネルのMOSトランジスタ22、ソース
が上記トランジスタ22のドレインに、ドレインが前記MO
Sトランジスタ18のゲートにそれぞれ接続され、ゲート
が前記信号入力ノード13に接続されたＰチャネルのMOS
トランジスタ23及びドレインが前記MOSトランジスタ18
のゲートに、ソースが接地電位GNDにそれぞれ接続さ
れ、ゲートが前記信号入力ノード13に接続されたＮチャ
ネルのMOSトランジスタ24とを備えており、この検出回
路19はトランジスタ23,24でCMOSインバータ25を構成
し、このインバータ25と電源電位VCCとの間にＰチャネ
ルのMOSトランジスタ22のソース・ドレイン間を挿入し
た構成となっている。
が前記トランジスタ15のベースに、ソースが接地電位GN
Dにそれぞれ接続され、ゲートに前記入力ノード13の信
号▲▼が供給されるＮチャネルのMOSトランジスタ2
1で構成されている。また、検出回路19は、ソースが電
源電位VCCに接続され、ゲートが前記信号出力ノード12
に接続されたＰチャネルのMOSトランジスタ22、ソース
が上記トランジスタ22のドレインに、ドレインが前記MO
Sトランジスタ18のゲートにそれぞれ接続され、ゲート
が前記信号入力ノード13に接続されたＰチャネルのMOS
トランジスタ23及びドレインが前記MOSトランジスタ18
のゲートに、ソースが接地電位GNDにそれぞれ接続さ
れ、ゲートが前記信号入力ノード13に接続されたＮチャ
ネルのMOSトランジスタ24とを備えており、この検出回
路19はトランジスタ23,24でCMOSインバータ25を構成
し、このインバータ25と電源電位VCCとの間にＰチャネ
ルのMOSトランジスタ22のソース・ドレイン間を挿入し
た構成となっている。
このような構成において、入力信号▲▼が“H"レベ
ルになりトランジスタ16がオフする際にはトランジスタ
21がオンし、トランジスタ15のベース電位が接地電位GN
Dに放電される。このため、上記トランジスタ21はプル
ダウン回路として作用する。
ルになりトランジスタ16がオフする際にはトランジスタ
21がオンし、トランジスタ15のベース電位が接地電位GN
Dに放電される。このため、上記トランジスタ21はプル
ダウン回路として作用する。
一方、信号出力ノード12における信号OUTが“H"レベル
のときは検出回路19内のトランジスタ22がオフする。こ
のため、入力信号▲▼が“L"レベルに反転し、トラ
ンジスタ23がオンしても、検出回路19の出力は高インピ
ーダンス状態になる。そして、トランジスタ15による放
電により信号OUTのレベルが電源電位VCCよりも低下し、
トランジスタ22の閾値電圧の絶対値以下になると、始め
てこのトランジスタ22がオンし、検出回路19からの制御
信号が“H"レベルとなり、トランジスタ18がオンする。
また、入力信号▲▼が“H"レベルから“L"レベルに
反転するときは、検出回路19内のトランジスタ24が直ち
にオンするため、制御信号は“L"レベルとなり、この
後、トランジスタ18がオフして信号出力ノード12の放電
が停止される。
のときは検出回路19内のトランジスタ22がオフする。こ
のため、入力信号▲▼が“L"レベルに反転し、トラ
ンジスタ23がオンしても、検出回路19の出力は高インピ
ーダンス状態になる。そして、トランジスタ15による放
電により信号OUTのレベルが電源電位VCCよりも低下し、
トランジスタ22の閾値電圧の絶対値以下になると、始め
てこのトランジスタ22がオンし、検出回路19からの制御
信号が“H"レベルとなり、トランジスタ18がオンする。
また、入力信号▲▼が“H"レベルから“L"レベルに
反転するときは、検出回路19内のトランジスタ24が直ち
にオンするため、制御信号は“L"レベルとなり、この
後、トランジスタ18がオフして信号出力ノード12の放電
が停止される。
なお、上記第２図の具体回路において、信号出力ノード
12の放電時にトランジスタ18をオンさせる時期を調整す
る必要があるときは、トランジスタ23のドレイン側（図
中の矢印ａで示すノード）に抵抗素子を直列に挿入する
ことにより、トランジスタ18がオンする時の速度は遅く
なり、逆にオフするときの速度は速くすることができ
る。
12の放電時にトランジスタ18をオンさせる時期を調整す
る必要があるときは、トランジスタ23のドレイン側（図
中の矢印ａで示すノード）に抵抗素子を直列に挿入する
ことにより、トランジスタ18がオンする時の速度は遅く
なり、逆にオフするときの速度は速くすることができ
る。
第３図は上記第１図の実施例回路におけるプルダウン回
路17及び検出回路19を具体的に示した回路図である。前
記第１図の実施例回路において、負荷の駆動能力を上げ
る場合にはMOSトランジスタ18の素子サイズ（ゲート
幅）を大きくすればよい。さらに、MOSトランジスタ18
の素子サイズを大きくした場合には、これに比例して、
検出回路19の負荷駆動能力も上げる必要がある。上記第
２図の回路において、検出回路19内のCMOSインバータ25
の負荷駆動能力を単純に上げるためには、トランジスタ
23,24それぞれの素子サイズを大きくすればよい。しか
し、この場合には集積回路化する場合にチップ面積が増
大する。そこで、この具体回路では、検出回路19として
図示のようなBi−CMOS構成のインバータを用いたものを
使用することにより、素子サイズの増加を抑えつつ、高
速化を図るようにしたものである。すなわち、この回路
では新たにＰチャネルのMOSトランジスタ26及びＮチャ
ネルのMOSトランジスタ27とからなるCMOSインバータ28
と、npn型のバイポーラトランジスタ29が追加されてい
る。上記CMOSインバータ28は前記ＰチャネルのMOSトラ
ンジスタ22と接地電位GNDとの間に挿入されており、そ
の入力として入力信号▲▼が供給される。また、上
記トランジスタ29のエミッタ・コレクタ間は電源電位V
CCと前記トランジスタ18のゲートとの間に挿入されてお
り、そのベースには上記CMOSインバータ28の出力が供給
される。
路17及び検出回路19を具体的に示した回路図である。前
記第１図の実施例回路において、負荷の駆動能力を上げ
る場合にはMOSトランジスタ18の素子サイズ（ゲート
幅）を大きくすればよい。さらに、MOSトランジスタ18
の素子サイズを大きくした場合には、これに比例して、
検出回路19の負荷駆動能力も上げる必要がある。上記第
２図の回路において、検出回路19内のCMOSインバータ25
の負荷駆動能力を単純に上げるためには、トランジスタ
23,24それぞれの素子サイズを大きくすればよい。しか
し、この場合には集積回路化する場合にチップ面積が増
大する。そこで、この具体回路では、検出回路19として
図示のようなBi−CMOS構成のインバータを用いたものを
使用することにより、素子サイズの増加を抑えつつ、高
速化を図るようにしたものである。すなわち、この回路
では新たにＰチャネルのMOSトランジスタ26及びＮチャ
ネルのMOSトランジスタ27とからなるCMOSインバータ28
と、npn型のバイポーラトランジスタ29が追加されてい
る。上記CMOSインバータ28は前記ＰチャネルのMOSトラ
ンジスタ22と接地電位GNDとの間に挿入されており、そ
の入力として入力信号▲▼が供給される。また、上
記トランジスタ29のエミッタ・コレクタ間は電源電位V
CCと前記トランジスタ18のゲートとの間に挿入されてお
り、そのベースには上記CMOSインバータ28の出力が供給
される。
このようにBi−CMOS構成による検出回路を用いることに
より、バイポーラトランジスタが持つ高電流シンク能力
を利用して素子サイズの増加を抑えることができる。
より、バイポーラトランジスタが持つ高電流シンク能力
を利用して素子サイズの増加を抑えることができる。
なお、この場合も前記プルダウン回路17は第２図の場合
と同様にMOSトランジスタ21で構成されている。
と同様にMOSトランジスタ21で構成されている。
［発明の効果］ 以上説明したようにこの発明によれば、負荷駆動能力を
高めた場合でも出力リンギングの発生を抑制することが
でき、かつCMOS論理集積回路並の低消費電力化が実現で
きる出力回路を提供することができる。
高めた場合でも出力リンギングの発生を抑制することが
でき、かつCMOS論理集積回路並の低消費電力化が実現で
きる出力回路を提供することができる。
第１図はこの発明の出力回路の一実施例による構成を示
す回路図、第２図は上記実施例回路の一部を具体的にし
た回路図、第３図は上記実施例回路の一部を具体的にし
た回路図、第４図及び第５図はそれぞれ従来回路の回路
図である。 11,15,29……npn型のバイポーラトランジスタ、12……
信号出力ノード、13……信号入力ノード、14,20……イ
ンバータ、16,18,21,24,27……ＮチャネルのMOSトラン
ジスタ、17……プルダウン回路、19……検出回路、22,2
3,26……ＰチャネルのMOSトランジスタ、25,28……CMOS
インバータ。
す回路図、第２図は上記実施例回路の一部を具体的にし
た回路図、第３図は上記実施例回路の一部を具体的にし
た回路図、第４図及び第５図はそれぞれ従来回路の回路
図である。 11,15,29……npn型のバイポーラトランジスタ、12……
信号出力ノード、13……信号入力ノード、14,20……イ
ンバータ、16,18,21,24,27……ＮチャネルのMOSトラン
ジスタ、17……プルダウン回路、19……検出回路、22,2
3,26……ＰチャネルのMOSトランジスタ、25,28……CMOS
インバータ。
Claims (4)
- 【請求項１】信号入力ノード及び信号出力ノードと、 上記信号出力ノードと基準電位との間にコレクタ・エミ
ッタ間が挿入された第１極性の第１のバイポーラトラン
ジスタと、 上記信号出力ノードと上記バイポーラトランジスタのベ
ースとの間にソース・ドレイン間が挿入され、上記信号
入力ノードの信号に応じて導通制御される第１極性の第
１のMOSトランジスタと、 上記信号出力ノードと基準電位との間にソース・ドレイ
ン間が挿入された第１極性の第２のMOSトランジスタ
と、 上記信号入力ノードの信号が供給され、その出力端に上
記第２のMOSトランジスタのゲートが接続されたCMOS反
転回路と、 上記CMOS反転回路と電源電位との間にソース・ドレイン
間が挿入され、上記信号出力ノードにゲートが接続され
た第２極性の第３のMOSトランジスタ とを具備したことを特徴とする出力回路。 - 【請求項２】電源電位と前記信号出力ノードとの間にコ
レクタ・エミッタ間が挿入され、前記信号入力ノードの
信号に応じて導通制御される第１極性の第２のバイポー
ラトランジスタをさらに具備した請求項１に記載の出力
回路。 - 【請求項３】前記CMOS反転回路が、 ゲートが前記信号入力ノードに接続され、ソースが前記
第３のMOSトランジスタのドレインに接続された第２極
性の第４のMOSトランジスタと、 ゲートが前記信号入力ノードに、ソースが基準電位に、
ドレインが前記第２のMOSトランジスタのゲートにそれ
ぞれ接続された第１極性の第５のMOSトランジスタと、 上記第５のMOSトランジスタのドレインと前記第２のMOS
トランジスタのゲートとの間に接続された抵抗素子とか
ら構成されている請求項１に記載の出力回路。 - 【請求項４】前記CMOS反転回路が、 ゲートが前記信号入力ノードに接続され、ソースが前記
第３のMOSトランジスタのドレインに接続された第２極
性の第６のMOSトランジスタと、 ゲートが前記信号入力ノードに、ソースが基準電位に、
ドレインが上記第６のMOSトランジスタのドレインにそ
れぞれ接続された第１極性の第７のMOSトランジスタ
と、 ゲートが前記信号入力ノードに、ソースが前記第３のMO
Sトランジスタのドレインに、ドレインが前記第２のMOS
トランジスタのゲートにそれぞれ接続された第２極性の
第８のMOSトランジスタと、 ゲートが前記信号入力ノードに、ソースが基準電位に、
ドレインが前記第２のMOSトランジスタのゲートにそれ
ぞれ接続された第１極性の第９のMOSトランジスタと、 コレクタが電源電位に、エミッタが前記第２のMOSトラ
ンジスタのゲートに、ベースが上記第６及び第７のMOS
トランジスタの共通ドレインにそれぞれ接続された第１
極性の第３のバイポーラトランジスタとから構成されて
いる請求項１に記載の出力回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261577A JPH0683058B2 (ja) | 1989-10-06 | 1989-10-06 | 出力回路 |
| US07/592,236 US5066875A (en) | 1989-10-06 | 1990-10-03 | Signal output circuit having bipolar transistors at output, for use in a mos semiconductor integrated circuit |
| EP90119103A EP0421448B1 (en) | 1989-10-06 | 1990-10-05 | Signal output circuit having bipolar transistors at output, for use in a MOS semiconductor integrated circuit |
| DE69025844T DE69025844T2 (de) | 1989-10-06 | 1990-10-05 | Ausgangsschaltung mit bipolaren Transistoren im Ausgang, zur Verwendung in einem MOS-IC |
| KR1019900015892A KR930007560B1 (ko) | 1989-10-06 | 1990-10-06 | 출력회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261577A JPH0683058B2 (ja) | 1989-10-06 | 1989-10-06 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03123220A JPH03123220A (ja) | 1991-05-27 |
| JPH0683058B2 true JPH0683058B2 (ja) | 1994-10-19 |
Family
ID=17363852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1261577A Expired - Lifetime JPH0683058B2 (ja) | 1989-10-06 | 1989-10-06 | 出力回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5066875A (ja) |
| EP (1) | EP0421448B1 (ja) |
| JP (1) | JPH0683058B2 (ja) |
| KR (1) | KR930007560B1 (ja) |
| DE (1) | DE69025844T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2978302B2 (ja) * | 1991-01-28 | 1999-11-15 | 三菱電機株式会社 | 出力バッファ回路 |
| US5331224A (en) * | 1992-08-19 | 1994-07-19 | National Semiconductor Corporation | Icct leakage current interrupter |
| US5534811A (en) * | 1993-06-18 | 1996-07-09 | Digital Equipment Corporation | Integrated I/O bus circuit protection for multiple-driven system bus signals |
| US5748022A (en) * | 1995-10-31 | 1998-05-05 | Texas Instruments Incorporated | Input circuit |
| US6300815B1 (en) * | 2000-01-31 | 2001-10-09 | Texas Instruments Incorporated | Voltage reference overshoot protection circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0433271A3 (en) * | 1985-07-22 | 1991-11-06 | Hitachi, Ltd. | Semiconductor device |
| JPS62221219A (ja) * | 1986-03-22 | 1987-09-29 | Toshiba Corp | 論理回路 |
| JPS63202126A (ja) * | 1987-02-17 | 1988-08-22 | Toshiba Corp | 論理回路 |
| US4933574A (en) * | 1989-01-30 | 1990-06-12 | Integrated Device Technology, Inc. | BiCMOS output driver |
| EP0387461A1 (en) * | 1989-03-14 | 1990-09-19 | International Business Machines Corporation | Improved BICMOS logic circuit with full swing operation |
-
1989
- 1989-10-06 JP JP1261577A patent/JPH0683058B2/ja not_active Expired - Lifetime
-
1990
- 1990-10-03 US US07/592,236 patent/US5066875A/en not_active Expired - Lifetime
- 1990-10-05 DE DE69025844T patent/DE69025844T2/de not_active Expired - Fee Related
- 1990-10-05 EP EP90119103A patent/EP0421448B1/en not_active Expired - Lifetime
- 1990-10-06 KR KR1019900015892A patent/KR930007560B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03123220A (ja) | 1991-05-27 |
| US5066875A (en) | 1991-11-19 |
| DE69025844D1 (de) | 1996-04-18 |
| EP0421448A2 (en) | 1991-04-10 |
| KR910008959A (ko) | 1991-05-31 |
| EP0421448B1 (en) | 1996-03-13 |
| KR930007560B1 (ko) | 1993-08-12 |
| DE69025844T2 (de) | 1996-08-22 |
| EP0421448A3 (en) | 1991-08-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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