JPH0519328B2 - - Google Patents
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- JPH0519328B2 JPH0519328B2 JP62071874A JP7187487A JPH0519328B2 JP H0519328 B2 JPH0519328 B2 JP H0519328B2 JP 62071874 A JP62071874 A JP 62071874A JP 7187487 A JP7187487 A JP 7187487A JP H0519328 B2 JPH0519328 B2 JP H0519328B2
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- Japan
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- potential
- stq2
- collector
- output signal
- switching control
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- 238000010586 diagram Methods 0.000 description 12
- 230000003071 parasitic effect Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
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- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、高速性が要求される回路に用いら
れる論理回路に関する。
れる論理回路に関する。
(従来の技術)
高速性が要求される論理回路にあつては、従来
より例えばTTL、バイポーラトランジスタと
CMOSとを組み合わせたパイCMOS(Bi−
CMOS)等の各種の回路形式が用いられており、
その一例を第6図に示す。
より例えばTTL、バイポーラトランジスタと
CMOSとを組み合わせたパイCMOS(Bi−
CMOS)等の各種の回路形式が用いられており、
その一例を第6図に示す。
第6図はTTL形式のNAND(否定論理積)ゲ
ートの構成を示す回路図である。
ートの構成を示す回路図である。
第6図に示すNANDゲートは、入力端子A,
Bに与えられる入力信号の論理をとる入力部
と、入力部の出力により入力信号の否定論理積
出力を制御する制御部と、制御部により制御
されて入力信号の否定論理積を出力する出力部
とから構成されている 入力部は、ダイオードD1,D2及びNPN
型のシヨツトキートランジスタ(以下「ST」と
略記する)Q1を有している。
Bに与えられる入力信号の論理をとる入力部
と、入力部の出力により入力信号の否定論理積
出力を制御する制御部と、制御部により制御
されて入力信号の否定論理積を出力する出力部
とから構成されている 入力部は、ダイオードD1,D2及びNPN
型のシヨツトキートランジスタ(以下「ST」と
略記する)Q1を有している。
STQ1は、そのベース端子がダイオードD1
を介して入力端子Aに接続されているととともに
ダイオードD2を介して入力端子Bに接続されて
おり、さらに、抵抗R1を介して電圧源(Vcc)
に接続されている。また、STQ1のコレクタ端
子は抵抗R2を介してVccに接続され、エミツタ
端子は抵抗R3を介してグランドに接続されてお
り、さらに、シヨツトキーバリヤ形のダイオード
D3を介して入力端子Aに接続されているととも
にシヨツトキーバリヤ形のダイオードD4を介し
て入力端子Bに接続されている。
を介して入力端子Aに接続されているととともに
ダイオードD2を介して入力端子Bに接続されて
おり、さらに、抵抗R1を介して電圧源(Vcc)
に接続されている。また、STQ1のコレクタ端
子は抵抗R2を介してVccに接続され、エミツタ
端子は抵抗R3を介してグランドに接続されてお
り、さらに、シヨツトキーバリヤ形のダイオード
D3を介して入力端子Aに接続されているととも
にシヨツトキーバリヤ形のダイオードD4を介し
て入力端子Bに接続されている。
制御部はSTQ2と抵抗R4を有している。
STQ2は、そのベース端子がSTQ1のエミツタ
端子に接続され、コレクタ端子が抵抗R4を介し
てVccに接続されているとともにシヨツトキーバ
リヤ形のダイオードD5,D6の一端に接続され
ており、エミツタ端子がそれぞれ抵抗R5,R6
を介してエミツタ端子がグランドに接続された
STQ3のベース端子、コレクタ端子に接続され
ている。
STQ2は、そのベース端子がSTQ1のエミツタ
端子に接続され、コレクタ端子が抵抗R4を介し
てVccに接続されているとともにシヨツトキーバ
リヤ形のダイオードD5,D6の一端に接続され
ており、エミツタ端子がそれぞれ抵抗R5,R6
を介してエミツタ端子がグランドに接続された
STQ3のベース端子、コレクタ端子に接続され
ている。
出力部は、ダーリントン接続されたSTQ4
及びNPN型のバイポーラトランジスタ(以下
「BT」と略記する)Q5とSTQ6を有している。
このダーリントン接続されたSTQ4及びBTQ5
とSTQ6とは、Vccとグランドの間にトーテム
ポール形に接続されており、BTQ5とSTQ6の
接続点を入力信号の否定論理積(出力信号)を与
える出力端子OUTに接続されている。そして、
STQ4のベース端子はSTQ2のコレクタ端子に
接続され、STQ6のベース端子はSTQ2のエミ
ツタ端子に接続されている。
及びNPN型のバイポーラトランジスタ(以下
「BT」と略記する)Q5とSTQ6を有している。
このダーリントン接続されたSTQ4及びBTQ5
とSTQ6とは、Vccとグランドの間にトーテム
ポール形に接続されており、BTQ5とSTQ6の
接続点を入力信号の否定論理積(出力信号)を与
える出力端子OUTに接続されている。そして、
STQ4のベース端子はSTQ2のコレクタ端子に
接続され、STQ6のベース端子はSTQ2のエミ
ツタ端子に接続されている。
次に、このような構成において、出力信号がロ
ウレベル状態からハイレベルに状態に立ち上がる
場合を説明する。
ウレベル状態からハイレベルに状態に立ち上がる
場合を説明する。
例えば、ハイレベル状態にある入力端子Aにロ
ウレベルの入力信号が与えられると、STQ1,
Q2は導通状態から非導通状態となり、これによ
りSTQ6は導通状態から非導通状態となる。そ
して、STQ2のコレクタ電位は、抵抗R4の抵
抗値とSTQ2,Q4及びダイオードD5,D6
に存在する寄生容量の容量値とで決定される時定
数にしたがつて上昇する。コレクタ電位がSTQ
4のVBE(ベース・エミツタ間電位)を越えると
STQ4が導通状態となり、さらに、STQ5も導
通状態となり、出力信号はロウレベルからハイレ
ベルに立ち上がる。
ウレベルの入力信号が与えられると、STQ1,
Q2は導通状態から非導通状態となり、これによ
りSTQ6は導通状態から非導通状態となる。そ
して、STQ2のコレクタ電位は、抵抗R4の抵
抗値とSTQ2,Q4及びダイオードD5,D6
に存在する寄生容量の容量値とで決定される時定
数にしたがつて上昇する。コレクタ電位がSTQ
4のVBE(ベース・エミツタ間電位)を越えると
STQ4が導通状態となり、さらに、STQ5も導
通状態となり、出力信号はロウレベルからハイレ
ベルに立ち上がる。
したがつて、このような出力信号の立ち上がり
において、出力信号の単位時間当たりの電位上昇
率(dV/dt、Tr)は、出力信号の立ち上げを行
うSTQ4のベース電位となるSTQ2のコレクタ
電位のTrに依存することになる。このコレクタ
電位のTrは、抵抗R4の抵抗値とSTQ2のコレ
クタ端子に付加される各種の寄生容量に依存す
る。したがつて、出力信号のTrは抵抗R4の抵
抗値とSTQ2のコレクタ端子に付加される寄生
容量に依存することになる。
において、出力信号の単位時間当たりの電位上昇
率(dV/dt、Tr)は、出力信号の立ち上げを行
うSTQ4のベース電位となるSTQ2のコレクタ
電位のTrに依存することになる。このコレクタ
電位のTrは、抵抗R4の抵抗値とSTQ2のコレ
クタ端子に付加される各種の寄生容量に依存す
る。したがつて、出力信号のTrは抵抗R4の抵
抗値とSTQ2のコレクタ端子に付加される寄生
容量に依存することになる。
ここで、立ち上がりの緩やかな出力信号を必要
とする場合に、回路定数を最適化するという観点
から抵抗R4の抵抗値を小さくすると、この抵抗
値と寄生容量との時定数が小さくなり、STQ2
のコレクタ電位変化と出力信号の電位変化はそれ
ぞれ第7図の、に示すようになる。したがつ
て、出力信号の立ち上がりは急峻になる。
とする場合に、回路定数を最適化するという観点
から抵抗R4の抵抗値を小さくすると、この抵抗
値と寄生容量との時定数が小さくなり、STQ2
のコレクタ電位変化と出力信号の電位変化はそれ
ぞれ第7図の、に示すようになる。したがつ
て、出力信号の立ち上がりは急峻になる。
一方、抵抗R4の抵抗値を大きくすると、時定
数が大きくなるため、STQ2のコレクタ電位の
変化は第7図ので示すようにその立ち上がりが
緩やかとなり、これにより、出力信号の立ち上が
りも第7図ので示すように緩やかとなる。しか
しながら、抵抗R4の抵抗値を大きくすることに
より、STQ2のコレクタ電位のTrが小さくなり、
出力信号の立ち上がりの応答点は、第7図に示す
ように、AからBに遅れることになる。
数が大きくなるため、STQ2のコレクタ電位の
変化は第7図ので示すようにその立ち上がりが
緩やかとなり、これにより、出力信号の立ち上が
りも第7図ので示すように緩やかとなる。しか
しながら、抵抗R4の抵抗値を大きくすることに
より、STQ2のコレクタ電位のTrが小さくなり、
出力信号の立ち上がりの応答点は、第7図に示す
ように、AからBに遅れることになる。
(発明が解決しようとする問題点)
以上説明したように、第6図に示したように、
コレクタ端子に抵抗が接続されたSTQ2の導通
制御により出力部のトラジスタをスイツチング
動作させて出力信号を得るような構成において
は、出力信号のTrは、STQ2のコレクタ電位の
Trすなわちコレクタ端子に接続される抵抗R4
の抵抗値及び寄生容量からなる時定数で決定され
る。
コレクタ端子に抵抗が接続されたSTQ2の導通
制御により出力部のトラジスタをスイツチング
動作させて出力信号を得るような構成において
は、出力信号のTrは、STQ2のコレクタ電位の
Trすなわちコレクタ端子に接続される抵抗R4
の抵抗値及び寄生容量からなる時定数で決定され
る。
したがつて、このような構成において、立ち上
がりの緩やかな出力信号を必要とする場合に、抵
抗R4を小さくすると時定数は小さくなり、出力
信号の立ち上がりは急峻となり、立ち上がりの緩
やかな出力信号を得ることはできない。
がりの緩やかな出力信号を必要とする場合に、抵
抗R4を小さくすると時定数は小さくなり、出力
信号の立ち上がりは急峻となり、立ち上がりの緩
やかな出力信号を得ることはできない。
一方、抵抗を大きくすると時定数は小さくな
り、出力信号の立ち上がりは緩やかになるが、そ
の反面、立ち上がりの応答点が遅れることにな
り、伝達性の悪化を招くという問題が生じる。
り、出力信号の立ち上がりは緩やかになるが、そ
の反面、立ち上がりの応答点が遅れることにな
り、伝達性の悪化を招くという問題が生じる。
そこで、この発明は、上記に鑑みてなされたも
のであり、その目的とするところは、立ち上がり
の緩やかな出力信号の立ち上がり時における伝達
特性を向上させた論理回路を提供することにあ
る。
のであり、その目的とするところは、立ち上がり
の緩やかな出力信号の立ち上がり時における伝達
特性を向上させた論理回路を提供することにあ
る。
[発明の構成]
(問題点を解決するための手段)
上記目的を達成するために、この発明は、入力
信号を受ける入力部と、前記入力部の出力により
導通制御されるスイツチング制御トランジスタの
コレクタ端子が、第1の負荷と前記スイツチング
制御トランジスタのコレクタ電位により負荷の値
が可変する第2の負荷とが並列接続されてなる負
荷回路を介して高位電源に接続されてなる制御部
と、ダーリントン接続されたバイポーラトランジ
スタ及びこれらのバイポーラトランジスタの一方
とトーテムポール形に接続されたバイポーラトラ
ンジスタを、前記スイツチング制御トラジスタの
コレクタ電位又はエミツタ電位によりスイツチン
グ制御して、入力信号に対する論理演算信号を出
力する出力部とから構成される。
信号を受ける入力部と、前記入力部の出力により
導通制御されるスイツチング制御トランジスタの
コレクタ端子が、第1の負荷と前記スイツチング
制御トランジスタのコレクタ電位により負荷の値
が可変する第2の負荷とが並列接続されてなる負
荷回路を介して高位電源に接続されてなる制御部
と、ダーリントン接続されたバイポーラトランジ
スタ及びこれらのバイポーラトランジスタの一方
とトーテムポール形に接続されたバイポーラトラ
ンジスタを、前記スイツチング制御トラジスタの
コレクタ電位又はエミツタ電位によりスイツチン
グ制御して、入力信号に対する論理演算信号を出
力する出力部とから構成される。
(作用)
上記構成において、この発明は、スイツチング
制御トランジスタにおけるコレクタ電位の電位上
昇率を、スイツチング制御トランジスタのコレク
タ電位に基づいて第2の負荷により可変制御し、
出力信号の立ち上がりにおける応答点を遅らせる
ことなく、立ち上がりの緩やかな出力信号を得る
ようにしている。
制御トランジスタにおけるコレクタ電位の電位上
昇率を、スイツチング制御トランジスタのコレク
タ電位に基づいて第2の負荷により可変制御し、
出力信号の立ち上がりにおける応答点を遅らせる
ことなく、立ち上がりの緩やかな出力信号を得る
ようにしている。
(実施例)
以下、図面を用いてこの発明の実施例を説明す
る。
る。
第1図はこの発明の第1の実施例に係る論理回
路の構成を示す回路図である。同図に示す論理回
路は、第6図に示した従来の論理回路に対して、
制御部を構成するSTQ2のコレクタ端子に、
このコレクタ端子から見た負荷抵抗をSTQ2の
コレクタ電位に応じて変化させる可変抵抗回路1
を接続して、立ち上がりの緩やかな出力信号を得
るようにしたものであり、他の構成は第6図に示
したと同一構成である。なお、第1図において第
6図と同符号を付したものは同一物であり、その
説明は省略する。
路の構成を示す回路図である。同図に示す論理回
路は、第6図に示した従来の論理回路に対して、
制御部を構成するSTQ2のコレクタ端子に、
このコレクタ端子から見た負荷抵抗をSTQ2の
コレクタ電位に応じて変化させる可変抵抗回路1
を接続して、立ち上がりの緩やかな出力信号を得
るようにしたものであり、他の構成は第6図に示
したと同一構成である。なお、第1図において第
6図と同符号を付したものは同一物であり、その
説明は省略する。
第1図において、可変抵抗回路1は、3つのダ
イオードD7,D8,D9と抵抗R9とから構成
されている。ダイオードD7,D8,D9は直列
に接続されており、この直前に接続されたダイオ
ードD7の一端がVccに接続され、ダイオードD
9の一端が抵抗R9を介してSTQ2のコレクタ
端子に接続されている。
イオードD7,D8,D9と抵抗R9とから構成
されている。ダイオードD7,D8,D9は直列
に接続されており、この直前に接続されたダイオ
ードD7の一端がVccに接続され、ダイオードD
9の一端が抵抗R9を介してSTQ2のコレクタ
端子に接続されている。
次に、この可変抵抗回路1の動作及び出力信号
の立ち上がりについて説明する。
の立ち上がりについて説明する。
まず、入力端子A,Bがともにハイレベル状態
にあつては、STQ2,Q6は導通状態となり、
出力信号はロウレベル状態にある。この時に、動
作電流を無視すれば、STQ2のコレクタ端子か
ら見た負荷抵抗は、R4,R9/(R4+R9)
となる。
にあつては、STQ2,Q6は導通状態となり、
出力信号はロウレベル状態にある。この時に、動
作電流を無視すれば、STQ2のコレクタ端子か
ら見た負荷抵抗は、R4,R9/(R4+R9)
となる。
次に、このような状態にあつて、例えば入力端
子Aがハイレベル状態からロウレベル状態に変化
すると、STQ2は導通状態から非導通状態とな
り、STQ2のコレクタ電位は、上述したコレク
タ端子の負荷抵抗と寄生容量とで決まる時定数に
したがつて上昇する。そして、STQ2のコレク
タ電位が2VF(VFはSTQ4,Q5のベース・エミ
ツタ間電圧とする)+出力電位に達すると、STQ
4,Q5は導通状態となり、出力電位は上昇し始
める。出力電位が上昇するとともにSTQ2のコ
レクタ電位が上昇すると、可変抵抗回路1を流れ
る電流は徐々に減少し、出力電位が(Vcc−
5VF)に達してSTQ2のコレクタ電位が(Vcc−
3VF)になると、可変抵抗回路1に電流は流れな
くなる。すなわち、可変抵抗回路1の抵抗値は無
限大となり、STQ2のコレクタ端子から見た負
荷抵抗は抵抗R4の抵抗値のみとなり、抵抗値が
増加することになる。これにより、第2図の及
びに示すようにSTQ2のコネクタ電位の上昇
は緩やかとなり、出力電位の上昇も緩やかとな
る。
子Aがハイレベル状態からロウレベル状態に変化
すると、STQ2は導通状態から非導通状態とな
り、STQ2のコレクタ電位は、上述したコレク
タ端子の負荷抵抗と寄生容量とで決まる時定数に
したがつて上昇する。そして、STQ2のコレク
タ電位が2VF(VFはSTQ4,Q5のベース・エミ
ツタ間電圧とする)+出力電位に達すると、STQ
4,Q5は導通状態となり、出力電位は上昇し始
める。出力電位が上昇するとともにSTQ2のコ
レクタ電位が上昇すると、可変抵抗回路1を流れ
る電流は徐々に減少し、出力電位が(Vcc−
5VF)に達してSTQ2のコレクタ電位が(Vcc−
3VF)になると、可変抵抗回路1に電流は流れな
くなる。すなわち、可変抵抗回路1の抵抗値は無
限大となり、STQ2のコレクタ端子から見た負
荷抵抗は抵抗R4の抵抗値のみとなり、抵抗値が
増加することになる。これにより、第2図の及
びに示すようにSTQ2のコネクタ電位の上昇
は緩やかとなり、出力電位の上昇も緩やかとな
る。
したがつて、このように、STQ2のコレクタ
電位に応じてSTQ2のコレクタ端子の負荷抵抗
を、可変抵抗回路1で変化させるようにして、立
ち上がりの緩やかな出力信号の応答点を速めてい
るので、伝達遅延時間が短くなり、入出力信号の
伝達特性を改善することができるようになる。な
お、抵抗R4,R9の抵抗値及びこの抵抗値に応
じて直列に接続されるダイオードの個数を適宜調
整することによつて、出力信号の立ち上がりの応
答点及び立ち上がりの電位上昇率を所望のものと
することができる。
電位に応じてSTQ2のコレクタ端子の負荷抵抗
を、可変抵抗回路1で変化させるようにして、立
ち上がりの緩やかな出力信号の応答点を速めてい
るので、伝達遅延時間が短くなり、入出力信号の
伝達特性を改善することができるようになる。な
お、抵抗R4,R9の抵抗値及びこの抵抗値に応
じて直列に接続されるダイオードの個数を適宜調
整することによつて、出力信号の立ち上がりの応
答点及び立ち上がりの電位上昇率を所望のものと
することができる。
また、出力信号の電位上昇率の程度を決める電
位上昇率の変化点は、STQ2のコレクタ電位に
よつて設定可能となるので、変化点の調節を容易
に行うことができる。
位上昇率の変化点は、STQ2のコレクタ電位に
よつて設定可能となるので、変化点の調節を容易
に行うことができる。
第3図はこの発明の第2の実施例に係る論理回
路の構成を示す回路図である。同図に示す論理回
路は、第1図に示した論理回路の入力部の入力
端子B及びダイオードD2,D4を省略して第1
図に示したNANDゲートをインバータ回路とし
たものであり、他の構成は第1図と同様である。
したがつて、このような構成にあつても第1の実
施と同様の効果を得られることは勿論である。
路の構成を示す回路図である。同図に示す論理回
路は、第1図に示した論理回路の入力部の入力
端子B及びダイオードD2,D4を省略して第1
図に示したNANDゲートをインバータ回路とし
たものであり、他の構成は第1図と同様である。
したがつて、このような構成にあつても第1の実
施と同様の効果を得られることは勿論である。
第4図はこの発明の第3の実施例に係る論理回
路の構成を示す回路図である。同図に示す論理回
路は、第1図に示した論理回路の人力部をPチ
ヤンネルMOS型トランジスタ(以下「PMOS」
と呼ぶ)P1とNチヤンネルMOS型トランジス
タ(以下「NMOS」と呼ぶ)N1とからなるイ
ンバータ回路で構成し、制御部のSTQ2を
NMOSN2で構成して、第1図に示したNAND
ゲートを、Bi−CMOS構成のバツフア回路とし
たものであり、他の構成は第1図と同様である。
したがつて、このような構成にあつても、第1の
実施例と同様の効果を得ることができる。
路の構成を示す回路図である。同図に示す論理回
路は、第1図に示した論理回路の人力部をPチ
ヤンネルMOS型トランジスタ(以下「PMOS」
と呼ぶ)P1とNチヤンネルMOS型トランジス
タ(以下「NMOS」と呼ぶ)N1とからなるイ
ンバータ回路で構成し、制御部のSTQ2を
NMOSN2で構成して、第1図に示したNAND
ゲートを、Bi−CMOS構成のバツフア回路とし
たものであり、他の構成は第1図と同様である。
したがつて、このような構成にあつても、第1の
実施例と同様の効果を得ることができる。
第5図はこの発明の第4の実施例に係る論理回
路の構成を示す回路図である。同図に示す論理回
路は、バイポーラトランジスタとCMOSとでバ
ツフア回路を構成して、立ち上がりの急峻な出力
信号における立ち上がりの応答点を速めるように
したものである。
路の構成を示す回路図である。同図に示す論理回
路は、バイポーラトランジスタとCMOSとでバ
ツフア回路を構成して、立ち上がりの急峻な出力
信号における立ち上がりの応答点を速めるように
したものである。
第5図において、入力部はインバータにより構
成され、制御部は第1図に示した論理回路に対
して、STQ2をNMON3に、また、抵抗R5,
R6及びSTQ3をNMOSN4に換え、ゲート端
子が入力端子Aに接続されたPMOS2を抵抗R
4の両端に並列に接続して構成され、出力部は
第1図に示したものと同一に構成されており、こ
の実施例の特徴とするところは、抵抗R4と並列
にPMOSP2を接続したことにある。したがつ
て、このような構成にあつても、前述したように
STQ4のベース電位すなわちNMOSN3のドレ
イン電位は、NMOSN3のドレイン端子に接続
される抵抗R4及び寄生容量とで決まる時定数に
依存することになる。
成され、制御部は第1図に示した論理回路に対
して、STQ2をNMON3に、また、抵抗R5,
R6及びSTQ3をNMOSN4に換え、ゲート端
子が入力端子Aに接続されたPMOS2を抵抗R
4の両端に並列に接続して構成され、出力部は
第1図に示したものと同一に構成されており、こ
の実施例の特徴とするところは、抵抗R4と並列
にPMOSP2を接続したことにある。したがつ
て、このような構成にあつても、前述したように
STQ4のベース電位すなわちNMOSN3のドレ
イン電位は、NMOSN3のドレイン端子に接続
される抵抗R4及び寄生容量とで決まる時定数に
依存することになる。
そこで、第5図に示すバツフア回路は、入力端
子がハイレベル状態からロウレベル状態にかわ
り、NMOSN3が非導通状態になつた時に、
PMOSP2を導通状態にさせて、NMOSN3のド
レイン電位の上昇を速めている。これにより、
NMOSN3が非導通状態になつてからSTQ4の
ベース電位がVccまで上昇する時間が短くなる。
したがつて、このような構成においては、立ち上
がりの急峻な出力信号における応答点を速めるこ
とが可能となり、入出力信号の伝達特性を改善す
ることができる。なお、抵抗R4に並列に接続さ
れるトランジスタはPMOSP2に限定されるもの
ではなく、例えばPNP型のパイポーラトランジ
スタであつてもよい。
子がハイレベル状態からロウレベル状態にかわ
り、NMOSN3が非導通状態になつた時に、
PMOSP2を導通状態にさせて、NMOSN3のド
レイン電位の上昇を速めている。これにより、
NMOSN3が非導通状態になつてからSTQ4の
ベース電位がVccまで上昇する時間が短くなる。
したがつて、このような構成においては、立ち上
がりの急峻な出力信号における応答点を速めるこ
とが可能となり、入出力信号の伝達特性を改善す
ることができる。なお、抵抗R4に並列に接続さ
れるトランジスタはPMOSP2に限定されるもの
ではなく、例えばPNP型のパイポーラトランジ
スタであつてもよい。
また、上述したそれぞれの実施例において、こ
の第4の実施例の特徴であるPMOSP2と第1乃
至第3の実施例の特徴である可変抵抗回路1を入
れ換えても、よいことは勿論であり、このような
場合には、第1乃至第3の実施例で述べた効果を
第4の実施例の構成において得ることができ、第
4の実施例で述べた効果を第1乃至第3の実施例
の構成において得ることができる。
の第4の実施例の特徴であるPMOSP2と第1乃
至第3の実施例の特徴である可変抵抗回路1を入
れ換えても、よいことは勿論であり、このような
場合には、第1乃至第3の実施例で述べた効果を
第4の実施例の構成において得ることができ、第
4の実施例で述べた効果を第1乃至第3の実施例
の構成において得ることができる。
[発明の効果]
以上説明したように、この発明によれば、出力
信号を立ち上げるトランジスタを導通制御するス
イツチング制御トランジスタのコレクタ電位の電
位上昇率を、スイツチング制御トラジスタのコレ
クタ電位に基づいて負荷値が可変する第2の負荷
により調節するようにしたので、出力信号の立ち
上がりにおける応答点の遅延を抑制できる。これ
により、立ち上がりの緩やかな出力信号における
立ち上がり時の伝達特性を向上させることができ
るようになる。
信号を立ち上げるトランジスタを導通制御するス
イツチング制御トランジスタのコレクタ電位の電
位上昇率を、スイツチング制御トラジスタのコレ
クタ電位に基づいて負荷値が可変する第2の負荷
により調節するようにしたので、出力信号の立ち
上がりにおける応答点の遅延を抑制できる。これ
により、立ち上がりの緩やかな出力信号における
立ち上がり時の伝達特性を向上させることができ
るようになる。
第1図は、この発明の第1の実施例に係る論理
回路の構成を示す回路図、第2図は第1図の動作
波形図、第3図はこの発明の第2の実施例に係る
論理回路の構成を示す回路図、第4図はこの発明
の第3の実施例に係る論理回路の構成を示す回路
図、第5図はこの発明の第4の実施例に係る論理
回路の構成を示す回路図、第6図は従来の論理回
路の構成を示す回路図、第7図は第6図の動作波
形図である。 (図の主要な部分を表わす符号の説明)、…
…入力部、……制御部、……出力部、STQ
2……シヨツトキーバリヤトランジスタ、R4,
R9……抵抗、D7,D8,D9……ダイオー
ド。
回路の構成を示す回路図、第2図は第1図の動作
波形図、第3図はこの発明の第2の実施例に係る
論理回路の構成を示す回路図、第4図はこの発明
の第3の実施例に係る論理回路の構成を示す回路
図、第5図はこの発明の第4の実施例に係る論理
回路の構成を示す回路図、第6図は従来の論理回
路の構成を示す回路図、第7図は第6図の動作波
形図である。 (図の主要な部分を表わす符号の説明)、…
…入力部、……制御部、……出力部、STQ
2……シヨツトキーバリヤトランジスタ、R4,
R9……抵抗、D7,D8,D9……ダイオー
ド。
Claims (1)
- 【特許請求の範囲】 1 入力信号を受ける入力部と、 前記入力部の出力により導通制御されるスイツ
チング制御トラジンスタのコレクタ端子が、第1
の負荷と前記スイツチング制御トランジスタのコ
レクタ電位により負荷の値が可変する第2の負荷
とが並列接続されてなる負荷回路を介して高位電
源に接続されてなる制御部と、 ダーリントン接続されたバイポーラトランジス
タ及びこれらのバイポーラトランジスタの一方と
トーテムポール形に接続されたバイポーラトラン
ジスタを、前記スイツチング制御トランジスタの
コレクタ電位又はエミツタ電位によりスイツチン
グ制御して、入力信号に対する論理演算信号を出
力する出力部と、 を有することを特徴とする論理回路。 2 前記第2の負荷回路は、直列に接続されたダ
イオードと抵抗からなることを特徴とする特許請
求の範囲第1項に記載の論理回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62071874A JPS63240128A (ja) | 1987-03-27 | 1987-03-27 | 論理回路 |
US07/173,668 US4877975A (en) | 1987-03-27 | 1988-03-25 | Logic circuit having an output signal with a gentle leading edge |
KR1019880003320A KR910001383B1 (ko) | 1987-03-27 | 1988-03-26 | 논리회로 |
EP88104986A EP0285068A3 (en) | 1987-03-27 | 1988-03-28 | Logic circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62071874A JPS63240128A (ja) | 1987-03-27 | 1987-03-27 | 論理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63240128A JPS63240128A (ja) | 1988-10-05 |
JPH0519328B2 true JPH0519328B2 (ja) | 1993-03-16 |
Family
ID=13473097
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62071874A Granted JPS63240128A (ja) | 1987-03-27 | 1987-03-27 | 論理回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4877975A (ja) |
EP (1) | EP0285068A3 (ja) |
JP (1) | JPS63240128A (ja) |
KR (1) | KR910001383B1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2635805B2 (ja) * | 1990-07-31 | 1997-07-30 | 株式会社東芝 | 低ノイズ型出力バッファ回路 |
US5218243A (en) * | 1991-11-20 | 1993-06-08 | National Semiconductor Corporation | Bicmos ttl output buffer circuit with reduced power dissipation |
JP3142018B2 (ja) * | 1992-03-12 | 2001-03-07 | 日本テキサス・インスツルメンツ株式会社 | 負荷駆動回路 |
US5343092A (en) * | 1992-04-27 | 1994-08-30 | International Business Machines Corporation | Self-biased feedback-controlled active pull-down signal switching |
JP3338783B2 (ja) * | 1998-09-24 | 2002-10-28 | エヌイーシーアクセステクニカ株式会社 | トランジスタ回路 |
US9018986B2 (en) * | 2013-01-21 | 2015-04-28 | Via Technologies, Inc. | Output buffers |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5720027A (en) * | 1980-06-25 | 1982-02-02 | Nec Corp | Logical gate circuit |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4409498A (en) * | 1980-12-30 | 1983-10-11 | International Business Machines Corporation | Transient controlled current switch |
US4605870A (en) * | 1983-03-25 | 1986-08-12 | Ibm Corporation | High speed low power current controlled gate circuit |
US4567378A (en) * | 1984-06-13 | 1986-01-28 | International Business Machines Corporation | Driver circuit for controlling signal rise and fall in field effect transistor processors |
US4737665A (en) * | 1985-01-15 | 1988-04-12 | Texas Instruments Incorporated | Adjustable speed up circuit for TTL-type gates |
JPH0720060B2 (ja) * | 1985-08-14 | 1995-03-06 | 株式会社東芝 | 出力回路装置 |
US4622482A (en) * | 1985-08-30 | 1986-11-11 | Motorola, Inc. | Slew rate limited driver circuit which minimizes crossover distortion |
US4746817A (en) * | 1987-03-16 | 1988-05-24 | International Business Machines Corporation | BIFET logic circuit |
-
1987
- 1987-03-27 JP JP62071874A patent/JPS63240128A/ja active Granted
-
1988
- 1988-03-25 US US07/173,668 patent/US4877975A/en not_active Expired - Lifetime
- 1988-03-26 KR KR1019880003320A patent/KR910001383B1/ko not_active IP Right Cessation
- 1988-03-28 EP EP88104986A patent/EP0285068A3/en not_active Ceased
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5720027A (en) * | 1980-06-25 | 1982-02-02 | Nec Corp | Logical gate circuit |
Also Published As
Publication number | Publication date |
---|---|
JPS63240128A (ja) | 1988-10-05 |
EP0285068A2 (en) | 1988-10-05 |
EP0285068A3 (en) | 1990-06-13 |
KR910001383B1 (ko) | 1991-03-04 |
US4877975A (en) | 1989-10-31 |
KR880012011A (ko) | 1988-10-31 |
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Legal Events
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