JP2659414B2 - 半導体出力回路 - Google Patents
半導体出力回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体出力回路に係り、特にバイポーラトラ
ンジスタとCMOSトランジスタとを共存させたデバイス
（以下、Bi−CMOSという。）を用いた出力バッファ回路
の改良に関する。
ンジスタとCMOSトランジスタとを共存させたデバイス
（以下、Bi−CMOSという。）を用いた出力バッファ回路
の改良に関する。
Bi−CMOSデバイスは、CMOSトランジスタの高集積性お
よび低消費電力性と、バイポーラトランジスタの高駆動
力性および高速性を共存させたものである。
よび低消費電力性と、バイポーラトランジスタの高駆動
力性および高速性を共存させたものである。
特に重い負荷を駆動する場合、バイポーラトランジス
タの高駆動力および高速性の点と、CMOSトランジスタの
高集積性を考慮した場合単なるCMOSトランジスタを用い
るよりBi−CMOSトランジスタの方が優利である。
タの高駆動力および高速性の点と、CMOSトランジスタの
高集積性を考慮した場合単なるCMOSトランジスタを用い
るよりBi−CMOSトランジスタの方が優利である。
かかるBi−CMOSトランジスタは各積論理回路の出力回
路、バッファあるいはその他の変換回路等に用いられて
いる。
路、バッファあるいはその他の変換回路等に用いられて
いる。
第６図にBi−CMOSデバイスによる出力回路の概略を示
す。この第６図に示すように、出力回路100は、１つの
ボード101内の論理回路102の出力を出力パッド103を介
して他のボード200内の負荷回路201に入力パッド202を
介して伝え、負荷回路201を駆動するために用いられ
る。出力パッド103と入力パッド202との間はボード配線
300により結線される。
す。この第６図に示すように、出力回路100は、１つの
ボード101内の論理回路102の出力を出力パッド103を介
して他のボード200内の負荷回路201に入力パッド202を
介して伝え、負荷回路201を駆動するために用いられ
る。出力パッド103と入力パッド202との間はボード配線
300により結線される。
次に、第７図に従来のBi−CMOS技術を用いた出力回路
100の例を示す。出力回路100は大別して論理部104と駆
動部105とからなる。論理部104はｐチャネル型MOSトラ
ンジスタ（以下、PMOSトランジスタという。）TP3とｎ
チャネル型MOSトランジスタ（以下NMOSトランジスタと
いう。）TN3からなるCMOSインバータと、制御用のNMOS
トランジスタTN5とからなる。駆動部105は２個縦列接続
されたバイポーラ型npnトランジスタ（以下、駆動トラ
ンジスタという。）Q1,Q2からなる。CMOSインバータのP
MOSトランジスタTP3とNMOSトランジスタTN3のゲート共
通接続点から入力端子INが導出され、この入力端子INか
ら駆動トランジスタQ1のベースに接続されている。PMOS
トランジスタTP3のソースＳとNMOSトランジスタTN3のド
レインＤとの接続点P1とNMOSトランジスタTN5のゲート
Ｇとが接続されている。NMOSトランジスタTN5のドレイ
ンＤは駆動トランジスタQ1のエミッタＥと駆動トランジ
スタQ2のコレクタＣとの接続点P2に接続され、NMOSトラ
ンジスタTN5のソースＳは駆動トランジスタQ2のベース
Ｂに接続されている。駆動トランジスタQ1と駆動トラン
ジスタQ2の接続点P2からは出力が導出され、出力パッド
103に接続されている。この出力パッド103に前述の負荷
回路201が接続され、その負荷容量をｃとして破線で示
しておく。VDDは電源電圧、VEEはGND電圧である。
100の例を示す。出力回路100は大別して論理部104と駆
動部105とからなる。論理部104はｐチャネル型MOSトラ
ンジスタ（以下、PMOSトランジスタという。）TP3とｎ
チャネル型MOSトランジスタ（以下NMOSトランジスタと
いう。）TN3からなるCMOSインバータと、制御用のNMOS
トランジスタTN5とからなる。駆動部105は２個縦列接続
されたバイポーラ型npnトランジスタ（以下、駆動トラ
ンジスタという。）Q1,Q2からなる。CMOSインバータのP
MOSトランジスタTP3とNMOSトランジスタTN3のゲート共
通接続点から入力端子INが導出され、この入力端子INか
ら駆動トランジスタQ1のベースに接続されている。PMOS
トランジスタTP3のソースＳとNMOSトランジスタTN3のド
レインＤとの接続点P1とNMOSトランジスタTN5のゲート
Ｇとが接続されている。NMOSトランジスタTN5のドレイ
ンＤは駆動トランジスタQ1のエミッタＥと駆動トランジ
スタQ2のコレクタＣとの接続点P2に接続され、NMOSトラ
ンジスタTN5のソースＳは駆動トランジスタQ2のベース
Ｂに接続されている。駆動トランジスタQ1と駆動トラン
ジスタQ2の接続点P2からは出力が導出され、出力パッド
103に接続されている。この出力パッド103に前述の負荷
回路201が接続され、その負荷容量をｃとして破線で示
しておく。VDDは電源電圧、VEEはGND電圧である。
次に動作を説明する。
入力端子INに論理“H"レベルの信号が入力されると、
PMOSトランジスタTP3はOFFでNMOSトランジスタTN3がON
となる。よって、NMOSトランジスタTN5のゲートＧが
“L"レベルとなるからNMOSトランジスタTN5はOFFとな
り、駆動トランジスタQ2にはベースＢ電位が与えられな
いので駆動トランジスタQ2はOFFである。このとき、入
力信号が“H"レベルであるから駆動トランジスタQ1はON
となる。駆動トランジスタQ1がONすると、電源電圧VDD
から駆動トランジスタQ1、接続点P2、出力パッド103の
経路で負荷容量Ｃに充電電流icが流れ、負荷容量Ｃが充
電されて負荷回路201が“H"レベルに駆動される。
PMOSトランジスタTP3はOFFでNMOSトランジスタTN3がON
となる。よって、NMOSトランジスタTN5のゲートＧが
“L"レベルとなるからNMOSトランジスタTN5はOFFとな
り、駆動トランジスタQ2にはベースＢ電位が与えられな
いので駆動トランジスタQ2はOFFである。このとき、入
力信号が“H"レベルであるから駆動トランジスタQ1はON
となる。駆動トランジスタQ1がONすると、電源電圧VDD
から駆動トランジスタQ1、接続点P2、出力パッド103の
経路で負荷容量Ｃに充電電流icが流れ、負荷容量Ｃが充
電されて負荷回路201が“H"レベルに駆動される。
一方、入力端子INに論理“L"レベルの信号が入力され
ると、PMOSトランジスタTP3がONでNMOSトランジスタTN3
はOFFとなる。よって、NMOSトランジスタTN5のゲートＧ
が“H"レベルとなるからNMOSトランジスタTN5がONとな
る。NMOSトランジスタTN5がONになると、接続点P2からN
MOSトランジスタTN5を介して駆動トランジスタQ2のベー
スＢに接続点P2の電位“H"レベルが供給され、駆動トラ
ンジスタQ2がONとなる。駆動トランジスタQ2がONになる
と、負荷容量Ｃから放電電流idが出力パッド103、接続
点P2、駆動トランジスタQ2、GND電圧VEEの経路で流れ、
負荷容量Ｃのチャージが放電されて負荷回路201は“L"
レベルに引き下げられるよう駆動される。
ると、PMOSトランジスタTP3がONでNMOSトランジスタTN3
はOFFとなる。よって、NMOSトランジスタTN5のゲートＧ
が“H"レベルとなるからNMOSトランジスタTN5がONとな
る。NMOSトランジスタTN5がONになると、接続点P2からN
MOSトランジスタTN5を介して駆動トランジスタQ2のベー
スＢに接続点P2の電位“H"レベルが供給され、駆動トラ
ンジスタQ2がONとなる。駆動トランジスタQ2がONになる
と、負荷容量Ｃから放電電流idが出力パッド103、接続
点P2、駆動トランジスタQ2、GND電圧VEEの経路で流れ、
負荷容量Ｃのチャージが放電されて負荷回路201は“L"
レベルに引き下げられるよう駆動される。
このように、駆動部105では入力端子INに与えられる
入力信号の論理に対応して論理部104の制御により駆動
トランジスタQ1と駆動トランジスタQ2とが交互にON−OF
F動作し、いわゆるプッシュプル動作により負荷回路201
を強力に高速駆動する。
入力信号の論理に対応して論理部104の制御により駆動
トランジスタQ1と駆動トランジスタQ2とが交互にON−OF
F動作し、いわゆるプッシュプル動作により負荷回路201
を強力に高速駆動する。
上記出力回路100の第１の問題点は、出力パッド103の
出力信号を“L"レベルに立下げる際に電源配線（GND電
圧VEEの配線）にラッシュカレント（Rush Current）が
流れ込んで誤動作を引き起こす可能性がある点である。
これは、駆動トランジスタQ2がスイッチング（ON）の際
に、負荷容量Ｃから放電電流idがGND電圧VEEに流れ込む
のであるが、この放電電流idがラッシュカレントとして
作用し、GND電圧VEEが変動（上昇）してしまい、電源電
圧VDDとGND電圧VEE相互間の電圧が小さくなることから
しきい値の変動を招くことになるからである。
出力信号を“L"レベルに立下げる際に電源配線（GND電
圧VEEの配線）にラッシュカレント（Rush Current）が
流れ込んで誤動作を引き起こす可能性がある点である。
これは、駆動トランジスタQ2がスイッチング（ON）の際
に、負荷容量Ｃから放電電流idがGND電圧VEEに流れ込む
のであるが、この放電電流idがラッシュカレントとして
作用し、GND電圧VEEが変動（上昇）してしまい、電源電
圧VDDとGND電圧VEE相互間の電圧が小さくなることから
しきい値の変動を招くことになるからである。
上記出力回路100の第２の問題点は、上記ラッシュカ
レントの発生に伴なって第４図（ｃ）の波線で示すよう
に、GND電圧VEEにアンダーシュート、リンギング波形が
生じる点である。これは出力回路100の出力インピーダ
ンスや負荷回路201の入力インピーダンスとボード配線3
00の特性インピーダンスとの整合がとれていない場合
に、信号の反射が起こるからである。
レントの発生に伴なって第４図（ｃ）の波線で示すよう
に、GND電圧VEEにアンダーシュート、リンギング波形が
生じる点である。これは出力回路100の出力インピーダ
ンスや負荷回路201の入力インピーダンスとボード配線3
00の特性インピーダンスとの整合がとれていない場合
に、信号の反射が起こるからである。
以上の問題はMOSトランジスタ回路においても問題と
なるが、負荷駆動能力が高く、高速性を有するBi−CMOS
トランジスタ回路においては一層大きな問題となる。
なるが、負荷駆動能力が高く、高速性を有するBi−CMOS
トランジスタ回路においては一層大きな問題となる。
そこで、本願第１の発明は出力信号の立下り時に生じ
るGND電圧の変動ノイズを抑制しうる半導体出力回路を
提供することを目的とし、本願第２の発明は上記GND電
圧の変動ノイズを抑制できると共に、出力信号の立下が
り時に生じるアンダーシュートやリンギングをも抑制し
得る半導体出力回路を提供することを目的とする。
るGND電圧の変動ノイズを抑制しうる半導体出力回路を
提供することを目的とし、本願第２の発明は上記GND電
圧の変動ノイズを抑制できると共に、出力信号の立下が
り時に生じるアンダーシュートやリンギングをも抑制し
得る半導体出力回路を提供することを目的とする。
上記の課題を解決するために、請求項１に記載の発明
は、第１図に示すように、相互に縦列接続され、入力端
子INからの入力信号の論理レベルに対応して負荷201を
駆動するプルアップトランジスタQ1及びプルダウントラ
ンジスタQ2とを有し、当該両トランジスタの接続点P2が
出力端子103に接続されている駆動回路105と、前記プル
アップトランジスタQ1又は前記プルダウントランジスタ
Q2のいずれか一方に前記入力信号に対応した駆動制御信
号を出力するCMOSトランジスタインバータ（TP3、TN3）
と、当該CMOSトランジスタインバータ（TP3、TN3）の出
力端P1にゲート端子が接続されていると共に、ドレイン
端子が前記接続点P2に接続され、更にソース端子が前記
プルアップトランジスタQ1と前記プルダウントランジス
タQ2のいずれか一方のベース端子に接続されたMOSトラ
ンジスタTN5と、を備える論理回路104と、前記MOSトラ
ンジスタTN5のドレイン端子とゲート端子との間に接続
されたキャパシタ回路TNCと、を備える。
は、第１図に示すように、相互に縦列接続され、入力端
子INからの入力信号の論理レベルに対応して負荷201を
駆動するプルアップトランジスタQ1及びプルダウントラ
ンジスタQ2とを有し、当該両トランジスタの接続点P2が
出力端子103に接続されている駆動回路105と、前記プル
アップトランジスタQ1又は前記プルダウントランジスタ
Q2のいずれか一方に前記入力信号に対応した駆動制御信
号を出力するCMOSトランジスタインバータ（TP3、TN3）
と、当該CMOSトランジスタインバータ（TP3、TN3）の出
力端P1にゲート端子が接続されていると共に、ドレイン
端子が前記接続点P2に接続され、更にソース端子が前記
プルアップトランジスタQ1と前記プルダウントランジス
タQ2のいずれか一方のベース端子に接続されたMOSトラ
ンジスタTN5と、を備える論理回路104と、前記MOSトラ
ンジスタTN5のドレイン端子とゲート端子との間に接続
されたキャパシタ回路TNCと、を備える。
また、請求項２に記載の発明は、第２図に示すよう
に、請求項１に記載の半導体出力回路において、前記出
力端子103と接地端子VEEとの間に、前記負荷201への配
線300の特性インピーダンスＺと同等のオン抵抗RONを有
し、出力電圧が低レベルのとき導通するMOSトランジス
タTN6を更に接続して構成される。
に、請求項１に記載の半導体出力回路において、前記出
力端子103と接地端子VEEとの間に、前記負荷201への配
線300の特性インピーダンスＺと同等のオン抵抗RONを有
し、出力電圧が低レベルのとき導通するMOSトランジス
タTN6を更に接続して構成される。
（作用） 請求項１に記載の発明の構成によれは、MOSトランジ
スタTN5は入力信号の論理レベルに対応して駆動回路105
を駆動制御するが、その際、当該MOSトランジスタTN5の
出力信号がキャパシタ回路TNCを介して当該MOSトランジ
スタTN5のゲート端子に入力される。この構成により、
駆動回路105からの出力信号を逆に変化させるようにMOS
トランジスタTN5を制御することとなる。より具体的に
は、当該出力信号が立ち下がろうとするとき、当該立ち
下がりを遅延させるようにMOSトランジスタTN5が動作す
る。
スタTN5は入力信号の論理レベルに対応して駆動回路105
を駆動制御するが、その際、当該MOSトランジスタTN5の
出力信号がキャパシタ回路TNCを介して当該MOSトランジ
スタTN5のゲート端子に入力される。この構成により、
駆動回路105からの出力信号を逆に変化させるようにMOS
トランジスタTN5を制御することとなる。より具体的に
は、当該出力信号が立ち下がろうとするとき、当該立ち
下がりを遅延させるようにMOSトランジスタTN5が動作す
る。
よって、当該出力信号の立ち下がり時の放電電流idの
放電速度が遅くなり、これにより上記ラッシュカレント
が抑制される。その結果、接地電位VEEが変動すること
によるノイズの発生を防止できる。
放電速度が遅くなり、これにより上記ラッシュカレント
が抑制される。その結果、接地電位VEEが変動すること
によるノイズの発生を防止できる。
請求項２に記載の発明の構成によれば、請求項１に記
載の発明の作用に加えて、駆動回路105の出力端子103に
接続されたMOSトランジスタTN6により配線300の特性イ
ンピーダンスＺとの整合が取られるので、配線300から
の信号の反射が防止され、且つ上記出力信号の立ち下が
り時の放電電流idをプルダウントランジスタQ2との相互
作用により引き抜くこととなるため、アンダーシュート
及びリンギングが抑制される。
載の発明の作用に加えて、駆動回路105の出力端子103に
接続されたMOSトランジスタTN6により配線300の特性イ
ンピーダンスＺとの整合が取られるので、配線300から
の信号の反射が防止され、且つ上記出力信号の立ち下が
り時の放電電流idをプルダウントランジスタQ2との相互
作用により引き抜くこととなるため、アンダーシュート
及びリンギングが抑制される。
次に、本発明に係る実施例を図面に基づいて説明す
る。
る。
第１実施例 第４図に第１実施例を示す。この第３図において、第
７図（従来例）と重複する部分には同一の符号を附して
以下説明する。
７図（従来例）と重複する部分には同一の符号を附して
以下説明する。
第３図において第７図と異なる部分は、NMOSトランジ
スタTN5のドレインＤとゲートＧとの間にMOSキャパシタ
ンスTNCを接続した点、接続点P2とGND電圧VEEと間にプ
ルダウンMOSトランジスタ（Ｎチャネル型）TN6を接続し
た点、このプルダウンMOSトランジスタTN6と入力端子IN
との間にPMOSトランジスタTP1およびNMOSトランジスタT
N1からなるCMOSインバータを接続した点、このCMOSイン
バータと駆動トランジスタQ2のベースＢとの間にPMOSト
ランジスタTP2およびNMOSトランジスタTN2からなるCMOS
インバータを接続した点、および、NMOSトランジスタTN
3とゲートＧ共通のNMOSトランジスタTN4をそのドレイン
ＤをNMOSトランジスタTN5のソースＳ（すなわち、駆動
トランジスタQ1のベースＢ）に接続するとともにそのソ
ースＳをGND電圧VEEに接続した点である。
スタTN5のドレインＤとゲートＧとの間にMOSキャパシタ
ンスTNCを接続した点、接続点P2とGND電圧VEEと間にプ
ルダウンMOSトランジスタ（Ｎチャネル型）TN6を接続し
た点、このプルダウンMOSトランジスタTN6と入力端子IN
との間にPMOSトランジスタTP1およびNMOSトランジスタT
N1からなるCMOSインバータを接続した点、このCMOSイン
バータと駆動トランジスタQ2のベースＢとの間にPMOSト
ランジスタTP2およびNMOSトランジスタTN2からなるCMOS
インバータを接続した点、および、NMOSトランジスタTN
3とゲートＧ共通のNMOSトランジスタTN4をそのドレイン
ＤをNMOSトランジスタTN5のソースＳ（すなわち、駆動
トランジスタQ1のベースＢ）に接続するとともにそのソ
ースＳをGND電圧VEEに接続した点である。
MOSキャパシタンスTNCはMOSトランジスタのゲート・
ソース間容量およびゲート・ドレイン容量を利用したキ
ャパシタンスである。このMOSキャパシタンスTNCは出力
パッド103の出力信号を立下げるためのNMOSトランジス
タTN5のON動作を妨げるようNMOSトランジスタTN5のゲー
トＧとドレインＤ間をバイパスさせてゲートＧの電位の
立下がりを遅くする機能を有する（詳細は後述する。） CMOSインバータ（TP1,TN1）はプルダウンMOSトランジ
スタTN6を入力端子INへの入力信号論理に対応させ、出
力パッド103の出力信号の立下がり時にプルダウンMOSト
ランジスタTN6をONさせるものである。
ソース間容量およびゲート・ドレイン容量を利用したキ
ャパシタンスである。このMOSキャパシタンスTNCは出力
パッド103の出力信号を立下げるためのNMOSトランジス
タTN5のON動作を妨げるようNMOSトランジスタTN5のゲー
トＧとドレインＤ間をバイパスさせてゲートＧの電位の
立下がりを遅くする機能を有する（詳細は後述する。） CMOSインバータ（TP1,TN1）はプルダウンMOSトランジ
スタTN6を入力端子INへの入力信号論理に対応させ、出
力パッド103の出力信号の立下がり時にプルダウンMOSト
ランジスタTN6をONさせるものである。
プルダウンMOSトランジスタTN6はON抵抗として出力パ
ッド103と入力パッド202間のボード配線300の特性イン
ピーダンスに適合するインピーダンス（数十〜数百Ω）
を有し、出力回路100の出力インピーダンスと特性イン
ピーダンスとの整合をとるためのものであり、出力パッ
ド103の出力信号の“L"レベルの時にONとなって作用す
る。
ッド103と入力パッド202間のボード配線300の特性イン
ピーダンスに適合するインピーダンス（数十〜数百Ω）
を有し、出力回路100の出力インピーダンスと特性イン
ピーダンスとの整合をとるためのものであり、出力パッ
ド103の出力信号の“L"レベルの時にONとなって作用す
る。
PMOSトランジスタTP2とNMOSトランジスタTN2からなる
CMOSインバータは、PMOSトランジスタTP1とNMOSトラン
ジスタTN2からなるCMOSインバータを挿入したので駆動
トランジスタQ2に与える信号論理を戻すためである。
CMOSインバータは、PMOSトランジスタTP1とNMOSトラン
ジスタTN2からなるCMOSインバータを挿入したので駆動
トランジスタQ2に与える信号論理を戻すためである。
NMOSトランジスタTN4はPMOSトランジスタTP1とNMOSト
ランジスタTN1を挿入したことによる信号論理の変化に
応じて正しく駆動トランジスタQ1を駆動するためのもの
である。
ランジスタTN1を挿入したことによる信号論理の変化に
応じて正しく駆動トランジスタQ1を駆動するためのもの
である。
次に動作を説明する。
第４図に各部の信号のタイムチャートを示す。入力端
子INの入力信号が“H"レベルに立上ると（第４図
（ａ））、PMOSトランジスタTP3はOFFでNMOSトランジス
タTN3はON、接続点P1は“L"レベルとなり、NMOSトラン
ジスタTN5はOFFでNMOSトランジスタTN4はONとなる。よ
って、駆動トランジスタQ2はOFFである。このときNMOS
トランジスタTN1はONであり、プルダウンMOSトランジス
タTN6はOFFとなる。NMOSトランジスタTN1がONだとPMOS
トランジスタTP2がONとなり、駆動トランジスタQ1のベ
ースＢに電源電圧VDDが与えられるので駆動トランジス
タQ1はONとなる。駆動トランジスタQ1のONにより電源電
圧VDDが駆動トランジスタQ1、接続点P2、出力パッド10
3、負荷容量Ｃの経路で充電電流icが流れ、負荷容量Ｃ
は充電される。このように、出力回路100は入力端子IN
が“H"レベルのとき出力パッド103に“H"レベルの出力
信号を出力し、負荷回路201を“H"レベルに駆動する。
子INの入力信号が“H"レベルに立上ると（第４図
（ａ））、PMOSトランジスタTP3はOFFでNMOSトランジス
タTN3はON、接続点P1は“L"レベルとなり、NMOSトラン
ジスタTN5はOFFでNMOSトランジスタTN4はONとなる。よ
って、駆動トランジスタQ2はOFFである。このときNMOS
トランジスタTN1はONであり、プルダウンMOSトランジス
タTN6はOFFとなる。NMOSトランジスタTN1がONだとPMOS
トランジスタTP2がONとなり、駆動トランジスタQ1のベ
ースＢに電源電圧VDDが与えられるので駆動トランジス
タQ1はONとなる。駆動トランジスタQ1のONにより電源電
圧VDDが駆動トランジスタQ1、接続点P2、出力パッド10
3、負荷容量Ｃの経路で充電電流icが流れ、負荷容量Ｃ
は充電される。このように、出力回路100は入力端子IN
が“H"レベルのとき出力パッド103に“H"レベルの出力
信号を出力し、負荷回路201を“H"レベルに駆動する。
一方、入力端子INの入力信号が“L"レベルに立下がる
と（第４図（ａ））、PMOSトランジスタTP3がONとな
る。PMOSトランジスタTP3がONになると、接続点P1の電
位は“H"レベルに立上ろうとする（第４図（ｂ））。し
かし、電源電圧VDDからPMOSトランジスタTP3を介してMO
SキャパシタンスTNCに充電電流iTNCが流れ、MOSキャパ
シタンスTNCの充電が完了するまで接続点P1は“H"レベ
ルにならない。つまり、MOSキャパシタンスTNCの充電時
定数分だけ接続点P1の信号の立上りが遅れることになる
（第４図（ｂ）、Vp1参照。）その結果、NMOSトランジ
スタTN5のゲートＧ電位の“H"レベルへの立上がりが遅
れ、その遅れ時間だけ遅れてNMOSトランジスタTN5がON
となり、これに追従して駆動トランジスタQ2がONとな
る。この駆動トランジスタQ2のONにより負荷容量Ｃの充
電電荷が出力パッド103、接続点P2、駆動トランジスタQ
2、GND電圧VEEの経路で放電され、放電電流idが流れ
る。このように、出力回路100は入力端子INが“L"レベ
ルになるとき、出力パッド103に“L"レベルの出力信号
を出力、つまり、“L"レベルに立下げて負荷回路201を
“L"レベルに駆動する。しかし、この立下がり時には、
MOSキャパシタンスTNCの作用により立下がり速度をなだ
らかなものとするため、放電電流idがラッシュカレント
のように急峻に立下がることがなく、それによってGND
電圧VEEの変動を抑制することができる。
と（第４図（ａ））、PMOSトランジスタTP3がONとな
る。PMOSトランジスタTP3がONになると、接続点P1の電
位は“H"レベルに立上ろうとする（第４図（ｂ））。し
かし、電源電圧VDDからPMOSトランジスタTP3を介してMO
SキャパシタンスTNCに充電電流iTNCが流れ、MOSキャパ
シタンスTNCの充電が完了するまで接続点P1は“H"レベ
ルにならない。つまり、MOSキャパシタンスTNCの充電時
定数分だけ接続点P1の信号の立上りが遅れることになる
（第４図（ｂ）、Vp1参照。）その結果、NMOSトランジ
スタTN5のゲートＧ電位の“H"レベルへの立上がりが遅
れ、その遅れ時間だけ遅れてNMOSトランジスタTN5がON
となり、これに追従して駆動トランジスタQ2がONとな
る。この駆動トランジスタQ2のONにより負荷容量Ｃの充
電電荷が出力パッド103、接続点P2、駆動トランジスタQ
2、GND電圧VEEの経路で放電され、放電電流idが流れ
る。このように、出力回路100は入力端子INが“L"レベ
ルになるとき、出力パッド103に“L"レベルの出力信号
を出力、つまり、“L"レベルに立下げて負荷回路201を
“L"レベルに駆動する。しかし、この立下がり時には、
MOSキャパシタンスTNCの作用により立下がり速度をなだ
らかなものとするため、放電電流idがラッシュカレント
のように急峻に立下がることがなく、それによってGND
電圧VEEの変動を抑制することができる。
また、入力端子INが“L"レベルに立下がると、PMOSト
ランジスタTP1がONとなるため、電源電圧VDDがプルダウ
ンMOSトランジスタTN6のゲートＧに供給され、プルダウ
ンMOSトランジスタTN6がONとなる。したがって、放電電
流idはこのプルダウンMOSトランジスタTN6を経由してGN
D電圧VEEに落ちる成分と、駆動トランジスタQ2を介して
GND電圧VEEに落ちる成分とに分流される。このことは、
駆動トランジスタQ2経由の放電電流idとプルダウンMOS
トランジスタTN6経由の放電電流idとのタイミングを異
ならしめてGND電圧VEEへの放電電流idの突入速度の緩衝
に寄与することとなる。したがって、出力信号のアンダ
ーシュートを防止できる。
ランジスタTP1がONとなるため、電源電圧VDDがプルダウ
ンMOSトランジスタTN6のゲートＧに供給され、プルダウ
ンMOSトランジスタTN6がONとなる。したがって、放電電
流idはこのプルダウンMOSトランジスタTN6を経由してGN
D電圧VEEに落ちる成分と、駆動トランジスタQ2を介して
GND電圧VEEに落ちる成分とに分流される。このことは、
駆動トランジスタQ2経由の放電電流idとプルダウンMOS
トランジスタTN6経由の放電電流idとのタイミングを異
ならしめてGND電圧VEEへの放電電流idの突入速度の緩衝
に寄与することとなる。したがって、出力信号のアンダ
ーシュートを防止できる。
一方、出力端子OUTがＬレベル付近にある状態では、
駆動トランジスタQ2のベース端子−エミッタ端子間には
バイアスが印加されず、駆動トランジスタQ2はオフとな
っている。このときプルダウンMOSトランジスタTN6のON
抵抗はボード配線300の特性インピーダンスとマッチン
グがとられているため、インピーダンスのミスマッチン
グによるボード配線300上での信号の反射をなくすこと
ができ、立下がり信号のリンギングの発生を防止でき
る。
駆動トランジスタQ2のベース端子−エミッタ端子間には
バイアスが印加されず、駆動トランジスタQ2はオフとな
っている。このときプルダウンMOSトランジスタTN6のON
抵抗はボード配線300の特性インピーダンスとマッチン
グがとられているため、インピーダンスのミスマッチン
グによるボード配線300上での信号の反射をなくすこと
ができ、立下がり信号のリンギングの発生を防止でき
る。
次に、プルダウンMOSトランジスタTN6のON抵抗RONを
ボード配線300の特性インピーダンスＺにマッチングさ
せるために必要なトランジスタサイズ（チャネル長
Leff、チャネル幅Weffの決定手法について説明する。
ボード配線300の特性インピーダンスＺにマッチングさ
せるために必要なトランジスタサイズ（チャネル長
Leff、チャネル幅Weffの決定手法について説明する。
長チャネル条件でのVDS、VGSとIDを結びつける関係式
は、VDSが十分小さいという条件下で となる。ここに、 （１）式において、VDSは十分小さいという条件から
右辺第２項（1/2・VDS 2）を省略し、またVG＝VDDである
からON抵抗RONは となる。ここに、βは である。
は、VDSが十分小さいという条件下で となる。ここに、 （１）式において、VDSは十分小さいという条件から
右辺第２項（1/2・VDS 2）を省略し、またVG＝VDDである
からON抵抗RONは となる。ここに、βは である。
上記（２）式と（３）式より特性インピーダンスＺは となる。ここに、 である。
上記（４）式を満たすように、チャネル長Leff、チャ
ネル幅Weffを決めればよい。
ネル幅Weffを決めればよい。
第２実施例 第５図に第２実施例を示す。この第６図において第３
図（第１実施例）と重複する部には同一符号を附して以
下説明する。
図（第１実施例）と重複する部には同一符号を附して以
下説明する。
この実施例は、第３図の実施例にトライステート（Tr
istate）コントロール回路を付加したものである。トラ
イステートコントロール回路とは、多数の信号源をバス
に接続した場合に、同一時刻には唯一つの信号源の信号
のみバスに与えないように、他の信号源の出力をバスか
ら切離す（ハイインピーダンス）ようコントロールする
回路である。すなわち、このトライステートコントロー
ル回路を付加した出力回路100は、例えばバスドライバ
等に用いることができる。
istate）コントロール回路を付加したものである。トラ
イステートコントロール回路とは、多数の信号源をバス
に接続した場合に、同一時刻には唯一つの信号源の信号
のみバスに与えないように、他の信号源の出力をバスか
ら切離す（ハイインピーダンス）ようコントロールする
回路である。すなわち、このトライステートコントロー
ル回路を付加した出力回路100は、例えばバスドライバ
等に用いることができる。
したがって、第５図と第３図とで異なる部分は、トラ
イステート入力端子INTri、TN7,TP7,TP8,TN8,TP9,TN9,T
P10,TN10,TP11,TN11を付加した点である。
イステート入力端子INTri、TN7,TP7,TP8,TN8,TP9,TN9,T
P10,TN10,TP11,TN11を付加した点である。
次に動作を説明する。
入力端子INの“H"、“L"のレベル変化時の動作は第３
図と同様なので説明を省略し、以下トライステート動作
のみを説明する。
図と同様なので説明を省略し、以下トライステート動作
のみを説明する。
トライステート入力端子INTriの入力コントロール信
号が“H"レベルの場合、TP7はOFF、TP9がOFFなので駆動
トランジスタQ1,Q2のON−OFFは入力端子INの入力論理に
従うことになる。
号が“H"レベルの場合、TP7はOFF、TP9がOFFなので駆動
トランジスタQ1,Q2のON−OFFは入力端子INの入力論理に
従うことになる。
トライステート入力端子INTriの入力コントロール信
号が“L"レベルの場合、駆動トランジスタQ1,Q2は共にO
FFで高インピーダンス状態となって、出力パッド103は
負荷回路201から切離されることになる。すなわち、ト
ライステート入力端子INTriが“L"レベルの場合、TP9が
ON、TP11がOFF、TN11がONとなり、駆動トランジスタQ1
はOFFで高インピーダンス状態となる。また、TP7はON、
TP3がOFFでTN3がON、TN4がONであるから駆動トランジス
タQ2もOFFとなる。したがって、“L"レベルの場合この
出力回路100は働かない。
号が“L"レベルの場合、駆動トランジスタQ1,Q2は共にO
FFで高インピーダンス状態となって、出力パッド103は
負荷回路201から切離されることになる。すなわち、ト
ライステート入力端子INTriが“L"レベルの場合、TP9が
ON、TP11がOFF、TN11がONとなり、駆動トランジスタQ1
はOFFで高インピーダンス状態となる。また、TP7はON、
TP3がOFFでTN3がON、TN4がONであるから駆動トランジス
タQ2もOFFとなる。したがって、“L"レベルの場合この
出力回路100は働かない。
以上説明したように、請求項１に記載の発明によれ
ば、MOSトランジスタTN5の出力信号がキャパシタ回路TN
Cを介して当該MOSトランジスタTN5のゲート端子に入力
されるので、駆動回路105からの出力信号が立ち下がろ
うとするとき、当該立ち下がりを遅延させるようにMOS
トランジスタTN5が動作することとなる。
ば、MOSトランジスタTN5の出力信号がキャパシタ回路TN
Cを介して当該MOSトランジスタTN5のゲート端子に入力
されるので、駆動回路105からの出力信号が立ち下がろ
うとするとき、当該立ち下がりを遅延させるようにMOS
トランジスタTN5が動作することとなる。
従って、当該出力信号の立ち下がり時の放電電流idの
放電速度が遅くなり、これにより上記ラッシュカレント
が抑制される。その結果、接地電位VEEが変動すること
によるノイズの発生を防止できる。
放電速度が遅くなり、これにより上記ラッシュカレント
が抑制される。その結果、接地電位VEEが変動すること
によるノイズの発生を防止できる。
請求項２に記載の発明によれば、請求項１に記載の発
明の効果に加えて、駆動回路105の出力端子103に接続さ
れたMOSトランジスタTN6により配線300の特性インピー
ダンスＺとの整合が取られるので、配線300からの信号
の反射が防止され、且つ上記出力信号の立ち下がり時の
放電電流idをプルダウントランジスタQ2との相互作用に
より引き抜くこととなるため、アンダーシュート及びリ
ンギングが抑制される。
明の効果に加えて、駆動回路105の出力端子103に接続さ
れたMOSトランジスタTN6により配線300の特性インピー
ダンスＺとの整合が取られるので、配線300からの信号
の反射が防止され、且つ上記出力信号の立ち下がり時の
放電電流idをプルダウントランジスタQ2との相互作用に
より引き抜くこととなるため、アンダーシュート及びリ
ンギングが抑制される。
従って、接地電位VEEの変動が抑制され、ノイズの発
生及びそれに起因する誤動作を防止できる。
生及びそれに起因する誤動作を防止できる。
第１図は第１の発明の原理説明図、 第２図は第２の発明の原理説明図、 第３図は本発明の第１実施例を示す回路図、 第４図は第３図各部の信号の波形図、 第５図は本発明の第２実施例を示す回路図、 第６図は従来の出力回路の概要図、 第７図は従来の出力回路の回路図である。 100……出力回路 101……ボード 102……論理回路 103……出力パッド 200……ボード 201……負荷回路 202……入力パッド IN……入力端子 TP3……PMOSトランジスタ TN3……NMOSトランジスタ TN5……NMOSトランジスタ TNC……MOSキャパシタンス TN6……プルダウンMOSトランジスタ Q1,Q2……駆動トランジスタ P1,P2……接続点
Claims (2)
- 【請求項１】相互に縦列接続され、入力端子（IN）から
の入力信号の論理レベルに対応して負荷（201）を駆動
するプルアップトランジスタ（Q1）及びプルダウントラ
ンジスタ（Q2）とを有し、当該両トランジスタの接続点
（P2）が出力端子（103）に接続されている駆動回路（1
05）と、 前記プルアップトランジスタ（Q1）又は前記プルダウン
トランジスタ（Q2）のいずれか一方に前記入力信号に対
応した駆動制御信号を出力するCMOSトランジスタインバ
ータ（TP3、TN3）と、当該CMOSトランジスタインバータ
（TP3、TN3）の出力端（P1）にゲート端子が接続されて
いると共に、ドレイン端子が前記接続点（P2）に接続さ
れ、更にソース端子が前記プルアップトランジスタ
（Q1）と前記プルダウントランジスタ（Q2）のいずれか
一方のベース端子に接続されたMOSトランジスタ（TN5）
と、を備える論理回路（104）と、 前記MOSトランジスタ（TN5）のドレイン端子とゲート端
子との間に接続されたキャパシタ回路（TNC）と、 を備えることを特徴とする半導体出力回路。 - 【請求項２】請求項１に記載の半導体出力回路におい
て、 前記出力端子（103）と接地端子（VEE）との間に、前記
負荷（201）への配線（300）の特性インピーダンス
（Ｚ）と同等のオン抵抗（RON）を有し、出力電圧が低
レベルのとき導通するMOSトランジスタ（TN6）を更に接
続したことを特徴とする半導体出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63254102A JP2659414B2 (ja) | 1988-10-07 | 1988-10-07 | 半導体出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63254102A JP2659414B2 (ja) | 1988-10-07 | 1988-10-07 | 半導体出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02100516A JPH02100516A (ja) | 1990-04-12 |
| JP2659414B2 true JP2659414B2 (ja) | 1997-09-30 |
Family
ID=17260251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63254102A Expired - Fee Related JP2659414B2 (ja) | 1988-10-07 | 1988-10-07 | 半導体出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659414B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2555299B2 (ja) * | 1990-06-20 | 1996-11-20 | 沖電気工業株式会社 | 出力バッファ回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62102621A (ja) * | 1985-10-29 | 1987-05-13 | Nec Corp | 論理回路 |
| JPS6319915A (ja) * | 1986-07-14 | 1988-01-27 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-10-07 JP JP63254102A patent/JP2659414B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02100516A (ja) | 1990-04-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |