JPS63202126A - 論理回路 - Google Patents

論理回路

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JPS63202126A
JPS63202126A JP62034133A JP3413387A JPS63202126A JP S63202126 A JPS63202126 A JP S63202126A JP 62034133 A JP62034133 A JP 62034133A JP 3413387 A JP3413387 A JP 3413387A JP S63202126 A JPS63202126 A JP S63202126A
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signal
terminal
npn bipolar
bipolar transistor
output
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Hideaki Masuoka
秀昭 桝岡
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、ＣＭＯＳレベルの標準ロジックＩｃに使用
される論理回路に関し、特に高速動作が要求される論理
回路に関する。
（従来の技術） ＣＭＯＳレベルの標準ロジックＩＣに使用される論理回
路としては、例えば第８図に示すようなＣＭＯＳインバ
ータ回路がある。このＣＭＯＳインバータ回路は、電源
電位Ｖｃｃ端子と接地電位Ｖｓｓ端子との間に直列接続
されたＰ型ＭＯＳＦＥＴＩとＮ型ＭＯＳＦＥＴｎ１とに
より構成されるものである。このような０ＭＯ８構成の
論理回路は、その入力しきい値電圧が電源Ｖｃｃと接地
電位ｖＳＳの中間にあることや、その出力振幅が大きい
ことにより耐ノイズ性が高く、しかもスイッチングの過
渡変化以外では電源Ｖｃｃ端子から接地電位Ｖｓｓ端子
に貫通電流が流れないため低消費電力である。
第９図は第８図のＣＭＯＳインバータ回路の”Ｌ”レベ
ル出力時における出力電圧対出力電流特性を示すもので
ある。この図から分るように、このＣＭＯＳインバータ
回路は、出力電圧の低い領域ではほぼ一定の出力抵抗Ｒ
ｏｎを持つ。
また、出力端子ＴｌＩＣは外部回路の入力容量や、配線
の持つ容量などの容量性の負荷ＯＬが接続されるため、
第８図のインバータ回路の出力状態における等何回路は
第１０図のようになる。この図において、抵抗ＲＯｎは
Ｐ型ＭＯＳＦＥＴｐ１またはＮ型ＭＯＳＦＥＴｎ１のオ
ン抵抗、インダクタＬは内部配線のインダクタンスと外
部回路までの配線におけるインダクタンスとの和に相当
するものである。また、ＣＬは外部回路の入力容量を表
わしている。
第１０図の回路において、出力電圧Ｖは、出力信号の立
ち下がり時すなわちスイッチＳＷが位＠ａから位置すに
切替わると、抵抗Ｒｏｎの抵抗値が充分に大きい場合に
は単調な減衰波形となる。しかしながら、高速動作が要
求されるＣＭＯＳインバータにあっては、前述したオン
抵抗Ｒｏｎは充分に小さく設定しなければならないため
、出力電圧Ｖは第１１図のような減衰ＣＯ８波形となり
、リンギングが発生する。
これは、オン抵抗ＲＯｎの抵抗値が小さい場合には、イ
ンダクタＬとキャパシタＣＬから成る直列共振回路に対
して充分な制動が加えられないためである。また、オン
抵抗Ｒｏｎの抵抗値が小さい場合には、出力信号の立上
がり時においても、同様にリンギングが発生する。
さらに、このように動作速度を早めるためにＦＥＴｐｌ
　、ｎｌのオン抵抗を小さく設計すると、ＦＥＴｐｌと
０１が同時にオン状態となるスイッチングの過渡変化時
において、電源電位ＶＣＣ端子から接地電位Ｖｓｓ端子
へ大電流すなわちラッシュカレントが流れ、電源電位Ｖ
ＣＣの瞬間的な低下によるノイズの発生、また消費電力
の増加などの問題が発生する。
（発明が解決しようとする問題点） この発明は上記のような点に鑑みなされたもので、従来
の論理回路では高速動作を実用しようとすると消費電力
の増加や、出力信号におけるリンギングの発生等の問題
が引起こされた点を改善し、動作の高速化と消費電力の
低減とを両立すると共に、出力波形のリンギングを充分
に小さく抑え、出力特性の良好な論理回路を提供するこ
とを目的とする。
［発明の構成］ （問題点を解決するための手段） この発明による論理回路にあっては、信号入力端子およ
び信号出力端子と、電源電位供給端と基準電位供給端と
の間にコレクタ・エミッタ間の電流通路が直列接続され
、その直列接続点が前記信号出力端子に接続される第１
および第２のＮＰＮバイポーラトランジスタと、前記第
１のＮＰＮバイポーラトランジスタのベースに出力端が
接続され、その入力端が前記信号入力端子に接続される
第１のＣＭＯＳ論理回路と、前記信号出力端子に出力端
が接続され、その入力端が前記信号入力端子に接続され
る第２のＣＭＯ３論理回路と、前記信号出力端子と前記
第２のＮＰＮバイポーラトランジスタのベースとの間に
挿入され、入力信号が前記第１のＮＰＮバイポーラトラ
ンジスタをオン状態に制御するレベルにある期間ではオ
フ状態となり、入力信号が前記第１のＮＰＮバイポーラ
トランジスタをオフ状態に制御するレベルにある期間で
はオン状態となる第１のスイッチング回路と、前記第２
のＮＰＮバイポーラトランジスタのベースと前記基準電
位供給端との間に挿入され、前記入力信号が前記第１の
ＮＰＮバイポーラトランジスタをオン状態に制御するレ
ベルにある期間ではオン状態となり、入力信号が前記第
１のＮＰＮバイポーラトランジスタをオフ状態に制御す
るレベルにある期間ではオフ状態となる第２のスイッチ
ング回路とを具備することを特徴する論理回路。
（作用） このような構成の論理回路あっては、出力信号の立上が
りまたは立ち下がり始めの期間では前記第１のＮＰＮバ
イポーラトランジスタまたは第２のＮＰＮバイポーラト
ランジスタの動作により大電流が駆動されて、信号出力
端子の電圧が急速に引上げまたは引下げられる。そして
、信号出力端子の電位が所定の電位に達した後には、前
記第１および第２のＮＰＮバイポーラトランジスタが共
にオフとなり、前記第２のＣＭＯＳ論理回路の出力だけ
により前記信号出力端子の電位は“Ｈ”またはＬ°′の
ＣＭＯＳレベルに設定される。したがって、ＣＭＯＳ論
理回路のオン抵抗を小さくしなくても信号変化の初期に
ＮＰＮバイポーラトランジスタの低いオン抵抗により迅
速な動作が行われ、信号出力端子の電位が所定の電位に
達した後には０Ｍ０８回路のオン抵抗だけになるためリ
ンギングを生じることはない。
さらに、前記第１および第２のＮＰＮバイポーラトラン
ジスタは出力信号が“Ｈ゛または″゛ＬＬパレベル定し
ている時には両方ともオフ状態であるので、スイッチン
グの過渡変化時においてもこれらのトランジスタが同時
にオンすることがなくなる。したがって、高速動作と低
消費電力との両立が可能となる。
（実施例） 以下、図面を参照してこの発明の詳細な説明する。
第１図はこの発明の一実施例に係わる論理回路を示すも
ので、この回路はインバータ回路を構成している。
このインバータ回路には、電Ｉ１１位■ＣＣ端子と接地
電位ＶＳＳ端子との間にそれぞれのコレクタ・エミッタ
間の電流通路が直列接続され、その直列接続点が出力端
子Ｔ２に接続された第１および第２のＮＰＮバイポーラ
トランジスタＱ１およびＱ２が設けられている。プルア
ンプ用となるトランジスタＱ１はＣＭＯＳインバータＩ
１の出力によって駆動制御され、またプルダウン用とな
るトランジスタＱ２は、Ｎ型ＭＯＳＦＥＴＱ３　、Ｑ４
の各導通状態によって駆動制御される。また、このイン
バータ回路に設けられたＣＭＯＳインバータＩ２は、そ
の出力により出力端子Ｔ２の電位を直接駆動するための
ものである。
Ｎ型ＭＯＳＦＥＴＱ３の電流通路は出力端子Ｔ２とトラ
ンジスタＱ２のベースとの間に挿入されており、そのゲ
ートには入力端子Ｔ１が接続されている。また、Ｎ型Ｍ
ＯＳＦＥＴＱ４の電流通路はトランジスタＱ２のベース
と接地電位Ｖｓｓ端子との間に挿入され、そのゲートに
は前記インバータ１１の出力端が接続されている。
ＣＭＯＳインバータ１１は、電源電位Ｖｃｃ端子と接地
電位ＶＳ２間に直列接続されたＰ型ＭＯＳＦＥＴＱ５と
Ｎ型ＭＯＳＦＥＴＱＢより構成されるもので、これらの
ＦＥＴＱ５　、Ｑ６の各ゲートには入力端子Ｔ１が接続
されている。
ＣＭＯＳインバータ回路Ｉ２は、電源電位Ｖｃｃ端子と
接地電位ＶＳＳ端子との間に直列接続されたＰ型ＭＯ３
ＦＥＴＱ７　、！：Ｎ型ＭＯ３ＦＥＴＱ８　より構成さ
れ、このＣＭＯＳインバータＩ１の入力端には入力端子
Ｔ１が接続され、その出力端は出力端子Ｔ２に接続され
ている。
次に、第１図のインバータ回路の動作を説明する。
入力端子Ｔ１に°゛Ｈ″Ｈ″レベル信号が供給されると
、ＦＥＴＱ３　、Ｑ６　、Ｑ８がそれぞれオン状態とな
る。出力端子Ｔ２の電圧がトランジスタＱ２のベース・
エミッタ間電圧ＶＢＥよりも高い時には、オン状態とな
っているＦＥＴＱ３を介して出力端子Ｔ２からトランジ
スタＱ２にベース電流が流れるためＱ２がオンし、これ
により大きな出力電流が流れる。また、出力端子Ｔ２の
電圧がトランジスタＱ２のベース・エミッタ間電圧Ｖｅ
ε以下であれば、Ｑ２はオンしないため、ＦＥＴＱ８に
より小さな出力電流が流れる。したかって、出力信号の
立ち下がり時における出力電流対出力電圧の特性は、第
２図に示すような大きな非線形性を持つ。
つまり、出力信号の立ち下がり始めの期間、すなわち出
力端子Ｔ２の電圧がＶＢＥよりも大きい時にはオン抵抗
が小さく、出力端子Ｔ２に接続されるＣＬの電荷が急速
に放電される。そして、出力端子Ｔ２の電圧がＶＢＥよ
りも小さくなるとオン抵抗が大きくなるため、前述のよ
うなり、ＣＬより成る直列共振回路に大きな制動が加え
られる。
このため、高速スイッチングとリンギングの制動が両立
され、その出力電圧Ｖは第３図のようになる。
入力端子Ｔ１に“Ｌ”レベルの入力信号が供給されると
、ＦＥＴＱ４　、Ｑ５　、Ｑ７がオン状態となる。出力
端子Ｔ２の電圧がＶｃｃ−ＶＩＥより低い時にはトラン
ジスタＱ１がオンして大電流が流れ、ｖｃｃ−ｖａＥ以
上ではトランジスタＱ１がオフするため、小さい電流が
流れる。このため、出力信号の立上がりにおいても、高
速スイッチングとリンギング制動が両立される。
また、このインバータ回路にあっては、出力端子Ｔ２の
電位は最終的にはＣＭＯＳインバータＩ２の出力によっ
て定められるので、ロジックレベルの点で０ＭＯ８の特
徴を保有している。
さらに、出力信号が“Ｈ＋＋または１１　Ｌ　ＩＩレベ
ルに安定した状態では、トランジスタＱ１、Ｑ２は共に
オフしているため、スイッチング過渡変化時にはＱｌ、
Ｑ２のいずれか一方のみがオンするので、トランジスタ
Ｑ１　、Ｑ２を介した貫通電流は流れなくなる。ＣＭＯ
Ｓインバータ１１、Ｉ２には、過渡変化時に貫通電流が
流れるが、電流駆動能力の大きいＮＰＮバイポーラトラ
ンジスタＱ１、Ｑ２を利用しているため、ＦＥＴＱ５〜
Ｑ８の電流駆動能力は小さく設定できるので、高速動作
を目的とした従来のＣＭＯＳインバータ回路に比べその
消費電流はかなり少なくなる。
第４図はこの発明の第２の実施例に係わるインバータ回
路を示すもので、ここでは第１図のＣＭＯＳインバータ
Ｉｔ　、Ｉ２はロジック記号で表わされている。
このインバータ回路はＣＭＯＳインバータ１１、Ｉ２の
他に第３のＣＭＯＳインバータＩ３も備えており、第１
図の回路ではＦＥＴＱ４のゲート制御用としても用いら
れていたインバータ１１の出力は、ここではプルアップ
用トランジスタＱ１のベース電流駆動用としてのみ使用
され、ＦＥＴＱ４のゲート制御は第３のインバータＩ３
の出力で行なう構成となっている。したがって、このイ
ンバータ回路では、トランジスタＱ１とＦ　Ｅ　ＴＱ４
の駆動を第１図の回路よりも高速に行なうことができる
。
第５図はこの発明の第３の実施例に係わるインバータ回
路を示すもので、このインバータ回路は、第１図のイン
バータ回路にダイオードＤ１〜Ｄ４と、抵抗Ｒ１〜Ｒ３
をさらに付加したものである。
ダイオードＤ１およびＤ２は、入力端子Ｔ１と電源電位
Ｖｃｃ端子との間、および入力端子Ｔ１と接地電位ｙｓ
ｓ端子との間にそれぞれ図示極性で挿入され、同様にダ
イオードＤ３およびＤ４は、出力端子Ｔ２と電源電位Ｖ
　ｃｃ＠子との間、および出力端子Ｔ２と接地電位Ｖｓ
ｓ端子との間にそれぞれ図示極性で挿入されている。ま
た、抵抗Ｒ１、Ｒ２、Ｒ３は、入力端子Ｔ１とインバー
タ１１との間、入力端子Ｔ１とインバータＩ２との間、
および入力端子Ｔ１とＮ型ＭＯＳＦＥＴＱ４のゲートと
の間にそれぞれ挿入されている。
このような構成のインバータ回路にあっては、ダイオー
ドＤＩ　、Ｄ２により出力信号のオーバーシュートとア
ンダーシュートをクランプすることができる。また、Ｄ
Ｉ　、Ｄ２および抵抗Ｒ１〜Ｒ３は、入力保護回路とし
て動作するので、このインバータ回路の耐ノイズ性能は
ざらに向上される。尚、保護抵抗をＲ１−Ｒ３に分割し
たのは、保護抵抗とＭＯＳＦＥＴのゲート容量による遅
れを減少させるためであり、この代わりにインバータ■
１、Ｉ２およびＮ型ＭＯＳＦＥＴＱ３の入力側に１つの
保護抵抗を共通に設けてもよい。
第６図はこの発明の第４の実施例を示すもので、２人力
ナンド回路を構成した例を示すものである。
この２人力ナンド回路において、第１の２人力ナンドゲ
ートｎａｌはプルアップ用のＮＰＮバイポーラトランジ
スタＱ１のベース電流を駆動制御し、Ｎ型ＭＯ８Ｆ　Ｅ
　ＴＱ９　、ＱＩＯｌＱｌｌはプルダウン用のＮＰＮバ
イポーラトランジスタＱ２のベース電流を駆動制御する
。このＮ型ＭＯＳＦＥＴＱ９およびＱ１０の各電流通路
は出力端子Ｔ２とトランジスタＱ２のベース間に直列接
続され、またＦＥＴＱ９のゲートは入力端子Ｔ１１に、
ＦＥＴＱ１０のゲートは入力端子ＴＩ２に接続されてい
る。Ｎ型ＭＯＳＦＥＴＱ１１の電流通路はトランジスタ
Ｑ２のベースと接地電位ＶＳ２間に挿入され、そのゲー
トには第１のナンドゲートｎａ１の出力端が接続されて
いる。
入力端子Ｔ１１、Ｔ１２に共にパＬ“レベルの入力信号
が供給された場合には、第１のナンドゲルトｎａｌの出
力が“Ｌ”レベルとなり、プルアップ用トランジスタＱ
２はオフ状態となる。この時、Ｆ　Ｅ　ＴＱ９　、に）
１ｏがオン、Ｑｌｌがオフ状態であるので、出力端子Ｔ
２からトランジスタＱ２にベース電流が供給され、電流
駆動能力の大きいトランジスタＱ２がオン状態となる。
これにより、出力端子Ｔ２の電圧が急速に下げられる。
そして、出力端子Ｔ２の電圧がトランジスタＱ２のベー
ス・エミッタ間電圧Ｖ８Ｅにまで下がると、トランジス
タＱ２がオフとなり、出力端子Ｔ２の電圧は電流駆動能
力の小さい第２のナンドゲートｎａ２の出力のみによっ
て下げられて“Ｌパレベルとなる。
また、入力端子Ｔ１１、ＴＩ２に供給される入力信号の
うち少なくとも一方が゛Ｌ′ルベルの場合には、ＦＥＴ
Ｑ９、Ｑ１０の少なくとも一方は必ずオフとなるのでト
ランジスタＱ２にはベース電流が供給されず、トランジ
スタＱ２はオフ状態となる。
この時、ナンドゲートｎａｌの出力は゛Ｈ″レベルであ
るので、電流駆動能力の大きいトランジスタＱ１がオン
状態となり、出力端子Ｔ２の電圧は急速に上昇される。
そして、出力端子Ｔ２の電圧が電源電位ＶＣＣ−ＶＩＥ
にまで上がると、トランジスタＱ１がオフとなり、出力
端子Ｔ２の電圧は電流駆動能力の小さい第２のナンドゲ
ーｆ−ｎａ２の“Ｈ″レベル出力みによって上昇されて
“Ｈ″レベルなる。
このように、このナンド回路にあっても、第１図のイン
バータ回路と同様に、出力信号の立ち下がり始めの期間
、および立上がり始めの期間ではオン抵抗が小ざく、出
力端子Ｔ２に接続されるＣＬの電荷が急速に放電され、
出力端子Ｔ２の電圧がＶＤＥよりも小さくなるとオン抵
抗が大きくなるためり、ＣＬの共振回路に大きな制動が
加えることができる。
第７図はこの発明の第５の実施例を示すもので、この回
路は２人カノア回路を構成している。
この２人カノア回路は、第６図の第１および第２の２人
力ナンドゲートｎａ１　、ｎａ２の代わりに第１および
第２の２人カッアゲートｎｏ１　、ｎｏ２を設け、Ｎ型
ＭＯＳＦＥＴＱ９　、ＱＩＯを出力端子Ｔ２とプルダウ
ン用トランジスタＱ２のベースとの間に並列に接続した
構成になっている。
このような構成の２人カノア回路にあっても、高速動作
とリンギングの制動を両立することができる。
尚、この実施例では、１人力と２人力の論理回路だけを
説明したが、同様にして３入力以上の論理回路を構成す
ることもできる。
［発明の効果］ 以上のようにこの発明によれば、動作の高速化と消費電
力の低減が可能となり、しかも出力波形のリンギングを
充分に小さく抑えることができる論理回路を提供できる
ようになる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係わる論理回路を説明す
る回路図、第２図は第１図の論理回路の出力電流特性を
説明する図、第３図は第１図の論理回路の出力電圧特性
を説明する図、第４図乃至第７図はそれぞれこの発明の
他の実施例を説明する回路図、第８図は従来の論理回路
を説明する回路図、第９図は第８図の論理回路の出力電
流特性を説明する図、第１０図は第８図の論理回路の出
力状態に対応する等価回路図、第１１図は第８図の論理
回路の出力電圧特性を説明する図である。 Ｑｌ、Ｑ２・・・ＮＰＮバイポーラトランジスタ、１１
．１２・・・インバータ、ｎａｌ　、　ｎａ２・・・２
人力ナンドゲート、ｎｏｌ　、　ｎｏ２・・・２人カッ
アゲート、Ｑ３　、　Ｑ４　、　Ｑ９　、　ＱＩＯ，Ｑ
ｌｌ・・・Ｎ型ＭＯ８ＦＥ出願人代理人　　弁理士　鈴
　江　武　彦第１図 ｍ２図　　　　　　　　　第３図 第４図 第６図

Claims (5)

    【特許請求の範囲】
  1. （１）信号入力端子および信号出力端子と、電源電位供
    給端と基準電位供給端との間にコレクタ・エミッタ間の
    電流通路が直列接続され、その直列接続点が前記信号出
    力端子に接続される第１および第２のＮＰＮバイポーラ
    トランジスタと、 前記第１のＮＰＮバイポーラトランジスタのベースに出
    力端が接続され、その入力端が前記信号入力端子に接続
    される第１のＣＭＯＳ論理回路と、 前記信号出力端子に出力端が接続され、その入力端が前
    記信号入力端子に接続される第２のＣＭＯＳ論理回路と
    、 前記信号出力端子と前記第２のＮＰＮバイポーラトラン
    ジスタのベースとの間に挿入され、入力信号が前記第１
    のＮＰＮバイポーラトランジスタをオン状態に制御する
    レベルにある期間ではオフ状態となり、入力信号が前記
    第１のＮＰＮバイポーラトランジスタをオフ状態に制御
    するレベルにある期間ではオン状態となる第１のスイッ
    チング回路と、 前記第２のＮＰＮバイポーラトランジスタのベースと前
    記基準電位供給端との間に挿入され、前記入力信号が前
    記第１のＮＰＮバイポーラトランジスタをオン状態に制
    御するレベルにある期間ではオン状態となり、入力信号
    が前記第１のＮＰＮバイポーラトランジスタをオフ状態
    に制御するレベルにある期間ではオフ状態となる第２の
    スイッチング回路とを具備することを特徴する論理回路
    。
  2. （２）前記第１および第２のＣＭＯＳ論理回路はそれぞ
    れＣＭＯＳインバータであり、前記第１のスイッチング
    回路は、ドレイン・ソース間が前記信号出力端子と前記
    第２のＮＰＮバイポーラトランジスタのベースとの間に
    挿入され、ゲートが前記信号入力端子に接続されている
    Ｎ型ＭＯＳＦＥＴより構成される特許請求の範囲第１項
    記載の論理回路。
  3. （３）前記第２のスイッチング回路は、ドレイン・ソー
    ス間が前記第２のＮＰＮバイポーラトランジスタのベー
    スと前記基準電位供給端との間に挿入され、ゲートが前
    記第１のＣＭＯＳ論理回路の出力端に接続されているＮ
    型ＭＯＳＦＥＴより構成される特許請求の範囲第１項ま
    たは第２項記載の論理回路。
  4. （４）前記信号入力端子が２個以上設けられ、前記第１
    および第２のＣＭＯＳ論理回路はそれぞれ２入力以上の
    ナンドゲートであり、前記第１のスイッチング回路は、
    前記出力信号端子と前記第２のＮＰＮバイポーラトラン
    ジスタのベースとの間にそれぞれのドレイン・ソース間
    が直列接続され、それらの各ゲートが前記各信号入力端
    子にそれぞれ接続されている２個以上のＮ型ＭＯＳＦＥ
    Ｔより構成される特許請求の範囲第１項記載の論理回路
    。
  5. （５）前記信号入力端子が２個以上設けられ、前記第１
    および第２のＣＭＯＳ論理回路はそれぞれ２入力以上の
    ノアゲートであり、前記第１のスイッチング回路は、前
    記出力信号端子と前記第２のＮＰＮバイポーラトランジ
    スタのベースとの間にそれぞれのドレイン・ソース間が
    並列接続され、それらの各ゲートが前記各信号入力端子
    にそれぞれ接続されている２個以上のＮ型ＭＯＳＦＥＴ
    より構成される特許請求の範囲第１項記載の論理回路。
JP62034133A 1987-02-17 1987-02-17 論理回路 Pending JPS63202126A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
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