JP2946746B2 - 半導体集積装置 - Google Patents
半導体集積装置Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は特に多層の多結晶シリコンもしくは高融点金
属を有する多結晶シリコンを有する半導体集積装置のレ
イアウトパターンに関する。
属を有する多結晶シリコンを有する半導体集積装置のレ
イアウトパターンに関する。
［従来の技術］ 従来、第４図に示されるようなレイアウトパターンが
提案されている。第４図において、第１層目の電源配線
１は、第１層目のAL（以下ALAと称す）が使われてい
る。上記電源配線下にかかって、ゲート電極2,ソース電
極3,ドレイン電極4,ACTIVEFIELD5から成るMOSトランジ
スタが配置され、前記MOSトランジスタのソース電極３
は、上記電源配線１に拡散層とALAのコンタクトC1（以
下コンタクトと称す）を通して接続されている。前記MO
Sトランジスタのドレイン電極４を前記電源配線１を交
差して引き出す際、ドレイン電極４からコンタクトを通
してALA配線６に接続し、さらにALAと多結晶シリコン
（以下ポリシリコンと称す）もしくは高融点金属を有す
る多結晶シリコン（以下ポリサイドと称す）とのコンタ
クトを通しポリシリコン層もしくはポリサイド層に接続
し、ALA電源配線下を前記ポリシリコンもしくはポリサ
イド配線８を通して抜いている。ここで前記ポリシリコ
ンもしくはポリサイド配線層は、前記MOSトランジスタ
のゲート電極２と同一層のポリシリコン層もしくはポリ
サイド層である。
提案されている。第４図において、第１層目の電源配線
１は、第１層目のAL（以下ALAと称す）が使われてい
る。上記電源配線下にかかって、ゲート電極2,ソース電
極3,ドレイン電極4,ACTIVEFIELD5から成るMOSトランジ
スタが配置され、前記MOSトランジスタのソース電極３
は、上記電源配線１に拡散層とALAのコンタクトC1（以
下コンタクトと称す）を通して接続されている。前記MO
Sトランジスタのドレイン電極４を前記電源配線１を交
差して引き出す際、ドレイン電極４からコンタクトを通
してALA配線６に接続し、さらにALAと多結晶シリコン
（以下ポリシリコンと称す）もしくは高融点金属を有す
る多結晶シリコン（以下ポリサイドと称す）とのコンタ
クトを通しポリシリコン層もしくはポリサイド層に接続
し、ALA電源配線下を前記ポリシリコンもしくはポリサ
イド配線８を通して抜いている。ここで前記ポリシリコ
ンもしくはポリサイド配線層は、前記MOSトランジスタ
のゲート電極２と同一層のポリシリコン層もしくはポリ
サイド層である。
［発明が解決しようとする課題及び目的］ 第４図従来例においては、ゲート電極と同一層のポリ
シリコンもしくはポリサイド層を配線として使う為、前
記MOSトランジスタのドレイン電極から前記ポリシリコ
ンもしくはポリサイド配線層まである距離及びポリシリ
コンもしくはポリサイド配線層のある幅が必要となりレ
イアウトパターンの面積に制限を与える。特にALAの電
源配線を交差する配線層がシート抵抗の高いポリシリコ
ンである場合、配線抵抗を低くするためポリシリコン配
線幅を広げる必要があり、レイアウトパターン面積はさ
らに広がるという問題点があった。また前記ポリシリコ
ンもしくはポリサイド配線の寄生容量・寄生抵抗の為遅
延が生じるという欠点があった。本発明は前記問題点を
解決するもので、小面積のレイアウトパターンを可能に
し、チップサイズの小さな半導体集積装置を提供すると
同時に、高速な半導体集積装置を提供することを目的と
する。
シリコンもしくはポリサイド層を配線として使う為、前
記MOSトランジスタのドレイン電極から前記ポリシリコ
ンもしくはポリサイド配線層まである距離及びポリシリ
コンもしくはポリサイド配線層のある幅が必要となりレ
イアウトパターンの面積に制限を与える。特にALAの電
源配線を交差する配線層がシート抵抗の高いポリシリコ
ンである場合、配線抵抗を低くするためポリシリコン配
線幅を広げる必要があり、レイアウトパターン面積はさ
らに広がるという問題点があった。また前記ポリシリコ
ンもしくはポリサイド配線の寄生容量・寄生抵抗の為遅
延が生じるという欠点があった。本発明は前記問題点を
解決するもので、小面積のレイアウトパターンを可能に
し、チップサイズの小さな半導体集積装置を提供すると
同時に、高速な半導体集積装置を提供することを目的と
する。
［課題を解決するための手段］ 本発明の半導体集積装置は、ゲート電極及び基板中に
設けられた第１不純物層及び第２不純物層を構成要素と
するMOSトランジスタを有する半導体集積装置におい
て、 主軸部分と該主軸部分の線幅に比べ幅の狭い枝別れ部
分からなり、該枝別れ部分において前記第１不純物層と
第１コンタクトを介して電気的に接続される電源配線
と、 前記電源配線と同一層に設けられ、かつ前記第２不純
物層の上に設けられたアルミニウムを有する第１配線
と、 前記MOSトランジスタの能動領域内に配置された第２
コンタクトを介して前記第１配線と電気的に接続され、
前記電源配線の主軸部分と交差するように延在し、かつ
前記ゲート電極配線とは異なる層に設けられた多結晶シ
リコンもしくは高融点金属を有する多結晶シリコンから
なる第２配線とを有し、 前記電源配線の主軸部分の少なくとも一部は、前記MO
Sトランジスタの能動領域内に配置されてなることを特
徴とする半導体集積装置。
設けられた第１不純物層及び第２不純物層を構成要素と
するMOSトランジスタを有する半導体集積装置におい
て、 主軸部分と該主軸部分の線幅に比べ幅の狭い枝別れ部
分からなり、該枝別れ部分において前記第１不純物層と
第１コンタクトを介して電気的に接続される電源配線
と、 前記電源配線と同一層に設けられ、かつ前記第２不純
物層の上に設けられたアルミニウムを有する第１配線
と、 前記MOSトランジスタの能動領域内に配置された第２
コンタクトを介して前記第１配線と電気的に接続され、
前記電源配線の主軸部分と交差するように延在し、かつ
前記ゲート電極配線とは異なる層に設けられた多結晶シ
リコンもしくは高融点金属を有する多結晶シリコンから
なる第２配線とを有し、 前記電源配線の主軸部分の少なくとも一部は、前記MO
Sトランジスタの能動領域内に配置されてなることを特
徴とする半導体集積装置。
また本発明の半導体集積装置は、前記第２配線と前記
第２不純物層とを電気的に接続する第３コンタクトを有
することを特徴とする請求項１記載の半導体集積装置。
第２不純物層とを電気的に接続する第３コンタクトを有
することを特徴とする請求項１記載の半導体集積装置。
［実施例］ 以下本発明の実施例を図面を用いて説明する。
第１図は本発明の第１の実施例に係わる図である。第
１図において、ALA電源配線１の下にかかって、ゲート
電極2,ソース電極3,ドレイン電極4,ACTIVE FIELD5から
なるMOSトランジスタが配置され、前記MOSトランジスタ
のソース電極３は、上記ALA電源配線１にコンタクトC1
を通して接続されている。前記MOSトランジスタのドレ
イン電極４を前記ALA電源配線１を交差して引き出す
際、前記MOSトランジスタのALA電源配線下以外のドレイ
ン領域でALA配線６とドレイン拡散層４とのコンタクト
とを取りさらに上記ALA配線６と第２層目のポリシリコ
ンもしくはポリサイド（以下POLYBと称す）とのコンタ
クトC2をとりALA電源配線１を交差するPOLYB配線７に接
続している。ゲート電極２は第１層目のポリシリコンも
しくはポリサイド（以下POLYAと称す）から成る。
１図において、ALA電源配線１の下にかかって、ゲート
電極2,ソース電極3,ドレイン電極4,ACTIVE FIELD5から
なるMOSトランジスタが配置され、前記MOSトランジスタ
のソース電極３は、上記ALA電源配線１にコンタクトC1
を通して接続されている。前記MOSトランジスタのドレ
イン電極４を前記ALA電源配線１を交差して引き出す
際、前記MOSトランジスタのALA電源配線下以外のドレイ
ン領域でALA配線６とドレイン拡散層４とのコンタクト
とを取りさらに上記ALA配線６と第２層目のポリシリコ
ンもしくはポリサイド（以下POLYBと称す）とのコンタ
クトC2をとりALA電源配線１を交差するPOLYB配線７に接
続している。ゲート電極２は第１層目のポリシリコンも
しくはポリサイド（以下POLYAと称す）から成る。
また、第２図実施例では、第１図実施例において、ド
レイン寄生抵抗を低減する為にALA電源配線下のドレイ
ン領域で上記POLYBとドレイン拡散層とのコンタクトC3
をとっている。
レイン寄生抵抗を低減する為にALA電源配線下のドレイ
ン領域で上記POLYBとドレイン拡散層とのコンタクトC3
をとっている。
第３図は本発明の第２の実施例に係わる図である。本
実施例では、MOSトランジスタのドレイン電極４を前記A
LA電源配線１を交差して引き出す際、前記MOSトランジ
スタのドレイン拡散層４からコンタクトを通して第２層
目のポリシリコンもしくはポリサイド（以下POLYBと称
す）に接続しPOLYB層７でALA電源下を配線している。
実施例では、MOSトランジスタのドレイン電極４を前記A
LA電源配線１を交差して引き出す際、前記MOSトランジ
スタのドレイン拡散層４からコンタクトを通して第２層
目のポリシリコンもしくはポリサイド（以下POLYBと称
す）に接続しPOLYB層７でALA電源下を配線している。
以上第1,2,3図の実施例に基づいてゲート電極がPOLYA
であり、ALA電源下の交差配線がPOLYBの場合について述
べてきたが、ALA電源配線下の交差配線が第Ｎ層（Ｎ≧
２）のポリシリコンもしくはポリサイドであっても良
い。
であり、ALA電源下の交差配線がPOLYBの場合について述
べてきたが、ALA電源配線下の交差配線が第Ｎ層（Ｎ≧
２）のポリシリコンもしくはポリサイドであっても良
い。
以下本発明を実施例に基づき具体的に説明してきた
が、本発明は上記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲で種々変更可能であることは言
うまでもない。
が、本発明は上記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲で種々変更可能であることは言
うまでもない。
［発明の効果］ 以上述べてきた様に本発明の半導体集積装置は、第Ｎ
層（Ｎ≧２）のポリシリコンもしくはポリサイドをAL電
源配線を交差して引き出す配線に用い、AL電源配線下の
MOSトランジスタのドレイン電極上の一部を通して配線
する為、ゲート電極と同一層の第１層目のポリシリコン
もしくはポリサイド層を配線として用いる場合に比べ
て、レイアウトパターン面積を小さくできるという効果
がある。また、寄生の配線抵抗及び配線容量が低減され
る為、より高速で低消費電力な半導体集積装置が得られ
るという効果がある。
層（Ｎ≧２）のポリシリコンもしくはポリサイドをAL電
源配線を交差して引き出す配線に用い、AL電源配線下の
MOSトランジスタのドレイン電極上の一部を通して配線
する為、ゲート電極と同一層の第１層目のポリシリコン
もしくはポリサイド層を配線として用いる場合に比べ
て、レイアウトパターン面積を小さくできるという効果
がある。また、寄生の配線抵抗及び配線容量が低減され
る為、より高速で低消費電力な半導体集積装置が得られ
るという効果がある。
第１図は本発明の第１の実施例を示す図。第２図は本発
明の第２の実施例を示す図。第３図は本発明の第３の実
施例を示す。第４図は従来例を示す図。 １……第１層目のAL電源配線。 ２……MOSトランジスタのゲート電極。 ３……MOSトランジスタのソース電極。 ４……MOSトランジスタのドレイン電極。 ５……MOSトランジスタのACTIVE FIELD。 ６……ALAドレイン配線。 ７……POLYBドレイン配線。 ８……POLYAドレイン配線。 C1……ALA−ACTIVE FIELD,ALA−POLYAコンタクト。 C2……ALA−POLYBコンタクト。 C3……POLYB−ACTIVE FIELDコンタクト。
明の第２の実施例を示す図。第３図は本発明の第３の実
施例を示す。第４図は従来例を示す図。 １……第１層目のAL電源配線。 ２……MOSトランジスタのゲート電極。 ３……MOSトランジスタのソース電極。 ４……MOSトランジスタのドレイン電極。 ５……MOSトランジスタのACTIVE FIELD。 ６……ALAドレイン配線。 ７……POLYBドレイン配線。 ８……POLYAドレイン配線。 C1……ALA−ACTIVE FIELD,ALA−POLYAコンタクト。 C2……ALA−POLYBコンタクト。 C3……POLYB−ACTIVE FIELDコンタクト。
Claims (2)
- 【請求項１】ゲート電極及び基板中に設けられた第１不
純物層及び第２不純物層を構成要素とするMOSトランジ
スタを有する半導体集積装置において、 主軸部分と該主軸部分の線幅に比べ幅の狭い枝別れ部分
からなり、該枝別れ部分において前記第１不純物層と第
１コンタクトを介して電気的に接続される電源配線と、 前記電源配線と同一層に設けられ、かつ前記第２不純物
層の上に設けられたアルミニウムを有する第１配線と、 前記MOSトランジスタの能動領域内に配置された第２コ
ンタクトを介して前記第１配線と電気的に接続され、前
記電源配線の主軸部分と交差するように延在し、かつ前
記ゲート電極配線とは異なる層に設けられた多結晶シリ
コンもしくは高融点金属を有する多結晶シリコンからな
る第２配線とを有し、 前記電源配線の主軸部分の少なくとも一部は、前記MOS
トランジスタの能動領域内に配置されてなることを特徴
とする半導体集積装置。 - 【請求項２】前記第２配線と前記第２不純物層とを電気
的に接続する第３コンタクトを有することを特徴とする
請求項１記載の半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32179090A JP2946746B2 (ja) | 1990-11-26 | 1990-11-26 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32179090A JP2946746B2 (ja) | 1990-11-26 | 1990-11-26 | 半導体集積装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04196126A JPH04196126A (ja) | 1992-07-15 |
| JP2946746B2 true JP2946746B2 (ja) | 1999-09-06 |
Family
ID=18136447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32179090A Expired - Fee Related JP2946746B2 (ja) | 1990-11-26 | 1990-11-26 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2946746B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5995508B2 (ja) * | 2012-04-27 | 2016-09-21 | キヤノン株式会社 | 半導体装置および半導体装置の製造方法 |
-
1990
- 1990-11-26 JP JP32179090A patent/JP2946746B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04196126A (ja) | 1992-07-15 |
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Legal Events
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20090702 |
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