JPH08186255A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH08186255A JPH08186255A JP6339633A JP33963394A JPH08186255A JP H08186255 A JPH08186255 A JP H08186255A JP 6339633 A JP6339633 A JP 6339633A JP 33963394 A JP33963394 A JP 33963394A JP H08186255 A JPH08186255 A JP H08186255A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- mos transistor
- integrated circuit
- semiconductor integrated
- gate electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 大電流を安定に高速スイッチングできるＭＯ
Ｓトランジスタを有する半導体集積回路を提供する。 【構成】 シリコン基板内の一つの区画された素子形成
領域１１を横切って複数本のゲート電極１２が配設さ
れ、各ゲート電極１２を挟んで両側にソース及びドレイ
ンとなるｎ+型拡散層１３が形成され、且つ複数本のゲ
ート電極１２の両端部にコンタクトするアルミニウム配
線１５が配設されて、各ゲート電極１２が両端部から同
時に駆動されるようにした出力用ＭＯＳトランジスタを
有する。
Ｓトランジスタを有する半導体集積回路を提供する。 【構成】 シリコン基板内の一つの区画された素子形成
領域１１を横切って複数本のゲート電極１２が配設さ
れ、各ゲート電極１２を挟んで両側にソース及びドレイ
ンとなるｎ+型拡散層１３が形成され、且つ複数本のゲ
ート電極１２の両端部にコンタクトするアルミニウム配
線１５が配設されて、各ゲート電極１２が両端部から同
時に駆動されるようにした出力用ＭＯＳトランジスタを
有する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路に係
り、特に大電流を高速スイッチングする出力回路等に用
いられるＭＯＳトランジスタに関する。
り、特に大電流を高速スイッチングする出力回路等に用
いられるＭＯＳトランジスタに関する。
【０００２】
【従来の技術】半導体集積回路において、大電流を高速
スイッチングすることが要求される出力回路では、ゲー
ト長Ｌが小さく、且つゲート幅Ｗが十分に大きいＭＯＳ
トランジスタが必要となる。しかし、ゲート幅とゲート
長の比Ｗ／Ｌが極端に大きいと、ゲート幅方向の電流の
均一性が損なわれ、電流集中により破壊され易くなる。
また素子レイアウトも難しくなる。
スイッチングすることが要求される出力回路では、ゲー
ト長Ｌが小さく、且つゲート幅Ｗが十分に大きいＭＯＳ
トランジスタが必要となる。しかし、ゲート幅とゲート
長の比Ｗ／Ｌが極端に大きいと、ゲート幅方向の電流の
均一性が損なわれ、電流集中により破壊され易くなる。
また素子レイアウトも難しくなる。
【０００３】そこで、実質的にＷ／Ｌの大きいＭＯＳト
ランジスタを得るために、図３に示すようなＭＯＳトラ
ンジスタ構造とすることが考えられる。即ち一つの素子
形成領域３１を横切るように複数本の多結晶シリコンゲ
ート電極３２1 〜３２6 を配設し、これらゲート電極３
２1 〜３２6 からの一端を金属配線３３で共通接続し
て、実質的に複数のＭＯＳトランジスタが並列接続され
た状態とする。
ランジスタを得るために、図３に示すようなＭＯＳトラ
ンジスタ構造とすることが考えられる。即ち一つの素子
形成領域３１を横切るように複数本の多結晶シリコンゲ
ート電極３２1 〜３２6 を配設し、これらゲート電極３
２1 〜３２6 からの一端を金属配線３３で共通接続し
て、実質的に複数のＭＯＳトランジスタが並列接続され
た状態とする。
【０００４】
【発明が解決しようとする課題】しかし、図３の構造で
は、電流集中の問題はまだ十分に解決されていない。ゲ
ート電極には一端側のみから信号が供給されて、ゲート
電極での信号遅延が無視できないからである。特にゲー
ト電極の幅が例えばサブミクロンの細いものであると、
各ゲート電極の抵抗が大きくなり、信号遅延がそれだけ
大きくなる。その結果、ゲート信号が供給される側の端
部からトランジスタがオンあるいはオフし始め、これが
電流集中の原因となる。また同様の理由でスイッチング
の高速性が損なわれる。
は、電流集中の問題はまだ十分に解決されていない。ゲ
ート電極には一端側のみから信号が供給されて、ゲート
電極での信号遅延が無視できないからである。特にゲー
ト電極の幅が例えばサブミクロンの細いものであると、
各ゲート電極の抵抗が大きくなり、信号遅延がそれだけ
大きくなる。その結果、ゲート信号が供給される側の端
部からトランジスタがオンあるいはオフし始め、これが
電流集中の原因となる。また同様の理由でスイッチング
の高速性が損なわれる。
【０００５】この発明は、上記の点に鑑みなされたもの
で、大電流を安定に高速スイッチングできるＭＯＳトラ
ンジスタを有する半導体集積回路を提供することを目的
としている。
で、大電流を安定に高速スイッチングできるＭＯＳトラ
ンジスタを有する半導体集積回路を提供することを目的
としている。
【０００６】
【課題を解決するための手段】この発明に係る半導体集
積回路は、半導体基板内の一つの区画された素子形成領
域を横切って複数本のゲート電極が配設され、各ゲート
電極を挟んで両側にソース及びドレインとなる拡散層が
形成され、且つ前記複数本のゲート電極の両端部にゲー
ト信号が供給されるようにしたＭＯＳトランジスタを有
することを特徴としている。
積回路は、半導体基板内の一つの区画された素子形成領
域を横切って複数本のゲート電極が配設され、各ゲート
電極を挟んで両側にソース及びドレインとなる拡散層が
形成され、且つ前記複数本のゲート電極の両端部にゲー
ト信号が供給されるようにしたＭＯＳトランジスタを有
することを特徴としている。
【０００７】
【作用】この発明によるＭＯＳトランジスタでは、複数
本のゲート電極の両端部から同時にオン又はオフし始め
る。従って、細長いゲート電極での信号遅延の影響が低
減されて、高速スイッチングが可能になり、またゲート
幅方向についての電流の均一性が良くなるため、電流集
中による破壊が防止される。
本のゲート電極の両端部から同時にオン又はオフし始め
る。従って、細長いゲート電極での信号遅延の影響が低
減されて、高速スイッチングが可能になり、またゲート
幅方向についての電流の均一性が良くなるため、電流集
中による破壊が防止される。
【０００８】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１（ａ）（ｂ）はこの発明の一実施例に係
る集積回路の出力用ＭＯＳトランジスタのレイアウトを
示す。（ａ）は金属配線まで施した状態であり、（ｂ）
は金属配線形成前の状態である。
説明する。図１（ａ）（ｂ）はこの発明の一実施例に係
る集積回路の出力用ＭＯＳトランジスタのレイアウトを
示す。（ａ）は金属配線まで施した状態であり、（ｂ）
は金属配線形成前の状態である。
【０００９】図１（ｂ）に示すように、シリコン基板の
フィールド酸化膜により囲まれる形で区画された一つの
素子形成領域１１にゲート酸化膜を形成した後、この素
子形成領域を横切るように、複数本のゲート電極１２
（１２1 〜１２6 ）が配設される。ゲート電極１２は多
結晶シリコン膜により形成される。このゲート電極１２
をマスクとして不純物のイオン注入を行うことにより、
各ゲート電極１２を挟んでソース，ドレインとなるｎ+
型拡散層１３（１３1 〜１３7 ）が形成される。
フィールド酸化膜により囲まれる形で区画された一つの
素子形成領域１１にゲート酸化膜を形成した後、この素
子形成領域を横切るように、複数本のゲート電極１２
（１２1 〜１２6 ）が配設される。ゲート電極１２は多
結晶シリコン膜により形成される。このゲート電極１２
をマスクとして不純物のイオン注入を行うことにより、
各ゲート電極１２を挟んでソース，ドレインとなるｎ+
型拡散層１３（１３1 〜１３7 ）が形成される。
【００１０】そして図１（ａ）に示すように、ソース，
ドレイン拡散層及びゲート電極にコンタクトする２層構
造の金属配線１４，１５が形成される。例えば、ｎ+ 型
拡散層１３1 , １３3 ，１３5 ，１３7 にコンタクトさ
せた第１層アルミニウム配線１４1 がソース配線であ
る。これと噛み合う形で、ｎ+ 型拡散層１３2 , １３
4，１３6 にコンタクトさせた第１層アルミニウム配線
１４2 がドレイン配線である。第２層アルミニウム配線
１５はゲート配線であって、これは複数本配設されたゲ
ート電極１２のそれぞれの両端部にコンタクトさせてい
る。
ドレイン拡散層及びゲート電極にコンタクトする２層構
造の金属配線１４，１５が形成される。例えば、ｎ+ 型
拡散層１３1 , １３3 ，１３5 ，１３7 にコンタクトさ
せた第１層アルミニウム配線１４1 がソース配線であ
る。これと噛み合う形で、ｎ+ 型拡散層１３2 , １３
4，１３6 にコンタクトさせた第１層アルミニウム配線
１４2 がドレイン配線である。第２層アルミニウム配線
１５はゲート配線であって、これは複数本配設されたゲ
ート電極１２のそれぞれの両端部にコンタクトさせてい
る。
【００１１】この実施例の出力用ＭＯＳトランジスタで
は、複数本のゲート電極１２の両端部からゲート信号が
供給される。従ってこのＭＯＳトランジスタでは、複数
本のゲート電極１２の両端部から同時にオン又はオフし
始めるから、細長いゲート電極１２での信号遅延の影響
が低減されて、従来にない高速スイッチングが可能にな
る。またゲート幅方向についての電流の均一性が良くな
り、電流集中による破壊が確実に防止される。
は、複数本のゲート電極１２の両端部からゲート信号が
供給される。従ってこのＭＯＳトランジスタでは、複数
本のゲート電極１２の両端部から同時にオン又はオフし
始めるから、細長いゲート電極１２での信号遅延の影響
が低減されて、従来にない高速スイッチングが可能にな
る。またゲート幅方向についての電流の均一性が良くな
り、電流集中による破壊が確実に防止される。
【００１２】図２は、この発明の別の実施例に係る集積
回路の出力用ＭＯＳトランジスタのレイアウトを示す。
図１の実施例と対応する部分には図１と同一符号を付し
て詳細な説明は省く。この実施例では、ゲート電極１２
と同時に、ゲート電極１２の両端部に連続する形でパタ
ーン形成された多結晶シリコン配線１６が用いられてい
る。ソース，ドレインの金属配線は省略している。
回路の出力用ＭＯＳトランジスタのレイアウトを示す。
図１の実施例と対応する部分には図１と同一符号を付し
て詳細な説明は省く。この実施例では、ゲート電極１２
と同時に、ゲート電極１２の両端部に連続する形でパタ
ーン形成された多結晶シリコン配線１６が用いられてい
る。ソース，ドレインの金属配線は省略している。
【００１３】この実施例の出力用ＭＯＳトランジスタで
も、先の実施例と同様に複数本のゲート電極１２の両端
部からゲート信号が供給されるから、先の実施例と同様
の効果が得られる。
も、先の実施例と同様に複数本のゲート電極１２の両端
部からゲート信号が供給されるから、先の実施例と同様
の効果が得られる。
【００１４】
【発明の効果】以上述べたようにこの発明によれば、複
数本のゲート電極の両端部からゲート駆動信号が供給さ
れるようにして高速スイッチング動作を可能とし、また
電流の均一性向上を図った、大電流用の高速ＭＯＳトラ
ンジスタをもつ半導体集積回路が得られる。
数本のゲート電極の両端部からゲート駆動信号が供給さ
れるようにして高速スイッチング動作を可能とし、また
電流の均一性向上を図った、大電流用の高速ＭＯＳトラ
ンジスタをもつ半導体集積回路が得られる。
【図面の簡単な説明】
【図１】 この発明の一実施例に係る集積回路の出力Ｍ
ＯＳトランジスタの構成を示す。
ＯＳトランジスタの構成を示す。
【図２】 この発明の他の実施例に係る集積回路の出力
ＭＯＳトランジスタの構成を示す。
ＭＯＳトランジスタの構成を示す。
【図３】 従来の出力ＭＯＳトランジスタの構成を示
す。
す。
１１…素子形成領域、１２…ゲート電極、１３…ｎ+ 型
拡散層、１４…第１層アルミニウム配線、１５…第２層
アルミニウム配線、１６…多結晶シリコン配線。
拡散層、１４…第１層アルミニウム配線、１５…第２層
アルミニウム配線、１６…多結晶シリコン配線。
Claims (1)
- 【請求項１】 半導体基板内の一つの区画された素子形
成領域を横切って複数本のゲート電極が配設され、各ゲ
ート電極を挟んで両側にソース及びドレインとなる拡散
層が形成され、且つ前記複数本のゲート電極の両端部に
ゲート信号が供給されるようにしたＭＯＳトランジスタ
を有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6339633A JPH08186255A (ja) | 1994-12-28 | 1994-12-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6339633A JPH08186255A (ja) | 1994-12-28 | 1994-12-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08186255A true JPH08186255A (ja) | 1996-07-16 |
Family
ID=18329348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6339633A Pending JPH08186255A (ja) | 1994-12-28 | 1994-12-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08186255A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017697A (ja) * | 2001-07-03 | 2003-01-17 | Hitachi Ltd | 半導体装置 |
| WO2008142969A1 (ja) * | 2007-05-15 | 2008-11-27 | Mitsumi Electric Co., Ltd. | 半導体装置 |
-
1994
- 1994-12-28 JP JP6339633A patent/JPH08186255A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017697A (ja) * | 2001-07-03 | 2003-01-17 | Hitachi Ltd | 半導体装置 |
| WO2008142969A1 (ja) * | 2007-05-15 | 2008-11-27 | Mitsumi Electric Co., Ltd. | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3535307B2 (ja) | 半導体装置 | |
| US4365263A (en) | Semiconductor integrated circuit device composed of insulated gate field-effect transistor | |
| JPH0745829A (ja) | 半導体集積回路装置 | |
| US4183093A (en) | Semiconductor integrated circuit device composed of insulated gate field-effect transistor | |
| JPH06104438A (ja) | 薄膜トランジスタ | |
| JPH08186255A (ja) | 半導体集積回路 | |
| JPS6184865A (ja) | 半導体装置 | |
| JP2687917B2 (ja) | 半導体装置の製造方法 | |
| JP2840150B2 (ja) | 半導体集積回路及びその層間接続方法 | |
| JP2504498B2 (ja) | 半導体装置 | |
| JPH09260660A (ja) | トランジスタ | |
| JP2946746B2 (ja) | 半導体集積装置 | |
| JP2973752B2 (ja) | 半導体記憶回路装置 | |
| JPS5935477A (ja) | 半導体装置 | |
| KR20030050907A (ko) | 멀티플 게이트 박막 트랜지스터 | |
| JPS60142567A (ja) | 半導体装置 | |
| JPH02246369A (ja) | 半導体装置 | |
| JPH04209568A (ja) | 半導体集積回路装置 | |
| JPH0936352A (ja) | 半導体装置 | |
| JPH0669466A (ja) | 半導体メモリ装置 | |
| JPH07142994A (ja) | 半導体装置 | |
| JPH03165560A (ja) | 半導体メモリ | |
| JPH06216383A (ja) | 半導体集積回路装置 | |
| JPH08213608A (ja) | 半導体装置 | |
| JPH04219980A (ja) | 薄膜トランジスタ |