JPH04196127A - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPH04196127A JPH04196127A JP32179190A JP32179190A JPH04196127A JP H04196127 A JPH04196127 A JP H04196127A JP 32179190 A JP32179190 A JP 32179190A JP 32179190 A JP32179190 A JP 32179190A JP H04196127 A JPH04196127 A JP H04196127A
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- interconnection
- layer
- wiring
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 238000009792 diffusion process Methods 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 6
- 230000008018 melting Effects 0.000 claims description 5
- 238000002844 melting Methods 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 abstract description 18
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract 1
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- 230000000694 effects Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は特に多層の多結晶シリコンもしくは高融点金属
を有する多結晶シリコンを有する半導体集積装置のレイ
アラ)・パターンに関する。
を有する多結晶シリコンを有する半導体集積装置のレイ
アラ)・パターンに関する。
[従来の技術]
従来、第3図に示されるようなレイアウトパターンが提
案されている。第3図において、第1層目の電源配線1
は、第1層目のAL(以下ALAと称す)が使われてい
る。上記ALA電源配線下にかかって、ゲート電極2.
ソース電極3.ドレイン電極4. ACTIVE FI
ELD5から成7MO8+−ランジスタが配置され、前
記MO3)ランジスタのソース電極3は、上記ALA蝋
源配線1に拡散層とALAのコンタクトC1(以下コン
タクトと称す)を通して接続されている。前記MO3)
ランジスタのドレイン電極4を前記電源配線]を交差し
て引き出す際、トレイン電極4からコンタクトを通して
A L A配線6に接続し、さらにA T、、 A配線
6と多結晶シリコン(以下ポリシリコンと称す)もしく
は高融点金属を有する多結晶シリコン(以下ポリサイド
と称す)とのコンタクトC2を通しポリシリコン層もし
くはポリサイド層7に接続し、ALA電源配線下を前記
ポリシリコンもしくはポリサイド配!!7を通して抜い
ている。ここで前記ポリシリコンもしくはポリサイド配
線層は、前記MO3)ランジスタのゲート電極2と同一
層のポリシリコン層もしくはポリサイド層である。
案されている。第3図において、第1層目の電源配線1
は、第1層目のAL(以下ALAと称す)が使われてい
る。上記ALA電源配線下にかかって、ゲート電極2.
ソース電極3.ドレイン電極4. ACTIVE FI
ELD5から成7MO8+−ランジスタが配置され、前
記MO3)ランジスタのソース電極3は、上記ALA蝋
源配線1に拡散層とALAのコンタクトC1(以下コン
タクトと称す)を通して接続されている。前記MO3)
ランジスタのドレイン電極4を前記電源配線]を交差し
て引き出す際、トレイン電極4からコンタクトを通して
A L A配線6に接続し、さらにA T、、 A配線
6と多結晶シリコン(以下ポリシリコンと称す)もしく
は高融点金属を有する多結晶シリコン(以下ポリサイド
と称す)とのコンタクトC2を通しポリシリコン層もし
くはポリサイド層7に接続し、ALA電源配線下を前記
ポリシリコンもしくはポリサイド配!!7を通して抜い
ている。ここで前記ポリシリコンもしくはポリサイド配
線層は、前記MO3)ランジスタのゲート電極2と同一
層のポリシリコン層もしくはポリサイド層である。
[発明が解決しようとする課題及び目的]第3図従来例
においては、ゲート電極と同一層のポリシリコンもしく
はポリサイド層を配線として使う為、前記MOSトラン
ジスタのトレイン電極から前記ポリシリコンもしくはポ
リサイド配線層までのある距離及びポリシリコンもしく
はポリサイド配線層のある幅が必要となりレイアウトパ
ターンの面積に制限を与える。特にALAの電源配線を
交差する配線層がシート抵抗の高いポリシリコンである
場合、配線抵抗を低くするためポリシリコン配線幅を広
げる必要があり、レイアウトパターン面積はさらに広が
るという問題点があった。また前記ポリシリコンもしく
はポリサイド配線の寄生容量・寄生抵抗の為遅延が生じ
るという欠点があった。本発明は前記問題点を解決する
もので、小面積のレイアウトパターンを可能にし、チッ
プサイズの小さな半導体集積装置を提供すると同時に、
高速な半導体集積装置を提供することを目的とする。
においては、ゲート電極と同一層のポリシリコンもしく
はポリサイド層を配線として使う為、前記MOSトラン
ジスタのトレイン電極から前記ポリシリコンもしくはポ
リサイド配線層までのある距離及びポリシリコンもしく
はポリサイド配線層のある幅が必要となりレイアウトパ
ターンの面積に制限を与える。特にALAの電源配線を
交差する配線層がシート抵抗の高いポリシリコンである
場合、配線抵抗を低くするためポリシリコン配線幅を広
げる必要があり、レイアウトパターン面積はさらに広が
るという問題点があった。また前記ポリシリコンもしく
はポリサイド配線の寄生容量・寄生抵抗の為遅延が生じ
るという欠点があった。本発明は前記問題点を解決する
もので、小面積のレイアウトパターンを可能にし、チッ
プサイズの小さな半導体集積装置を提供すると同時に、
高速な半導体集積装置を提供することを目的とする。
[課題を解決するための手段]
本発明の半導体集積装置は、最下層のALN源配線下に
かかって配置されたMOS)ランジスタのドレイン電極
を上記AL電源配線に交差して引き出す配線において、
上記AL電源配線下以外のトレイン拡散領域上で、トレ
イン拡散領域と、最下層のALを介して上記MOSトラ
ンジスタのゲート電極より上層で上記MO3)ランジス
タのトレイン拡散層と同一導電型の多結晶シリコンもし
くは高融点金属を有する多結晶シリコンに電気的に接続
し、前記多結晶シリコンもしくは高融点金属を有する多
結晶シリコンのいずれかを上記AL電源配線に交差して
引き出す配線として用い、さらに、すくなくとも上記M
O3)ランジスタのドレイン拡散層の電極上の一部を通
して配線されていることを特徴とする。
かかって配置されたMOS)ランジスタのドレイン電極
を上記AL電源配線に交差して引き出す配線において、
上記AL電源配線下以外のトレイン拡散領域上で、トレ
イン拡散領域と、最下層のALを介して上記MOSトラ
ンジスタのゲート電極より上層で上記MO3)ランジス
タのトレイン拡散層と同一導電型の多結晶シリコンもし
くは高融点金属を有する多結晶シリコンに電気的に接続
し、前記多結晶シリコンもしくは高融点金属を有する多
結晶シリコンのいずれかを上記AL電源配線に交差して
引き出す配線として用い、さらに、すくなくとも上記M
O3)ランジスタのドレイン拡散層の電極上の一部を通
して配線されていることを特徴とする。
[実施例]
以下本発明の実施例を図面を用いて説明する。
第1図は本発明の第1の実施例に係わる図である。第1
図において、ALA電源配線下にかかって、ゲート電極
2.ソース電極3.ドレイン電極4、 ACTIVE
FIELD5から成るM OS )ランジスタが配置さ
れ、前記MOSトランジスタのソース電極3は、上記A
LA電源配線1にコンタクトC1を通して接続されてい
る。前記MO3)ランジスタのドレイン電極4を前記A
LA電源配線1を交差して引き出す際、前記1vl O
S )ランジスタのALA電源電源配線性以外レイン領
域でALA配線6とトレイン拡散層4とのコンタクトと
を取りさらに上記ALA配線と第2層目のポリシリコン
もしくはポリサイド(以下POLYBと称す)とのコン
タクトC2をとりALA配線1の下をPOLYB配線7
にて配線している。ゲート電極2は第1層目のポリシリ
コンもしくはポリサイド(以下POLYAと称す)から
成る。
図において、ALA電源配線下にかかって、ゲート電極
2.ソース電極3.ドレイン電極4、 ACTIVE
FIELD5から成るM OS )ランジスタが配置さ
れ、前記MOSトランジスタのソース電極3は、上記A
LA電源配線1にコンタクトC1を通して接続されてい
る。前記MO3)ランジスタのドレイン電極4を前記A
LA電源配線1を交差して引き出す際、前記1vl O
S )ランジスタのALA電源電源配線性以外レイン領
域でALA配線6とトレイン拡散層4とのコンタクトと
を取りさらに上記ALA配線と第2層目のポリシリコン
もしくはポリサイド(以下POLYBと称す)とのコン
タクトC2をとりALA配線1の下をPOLYB配線7
にて配線している。ゲート電極2は第1層目のポリシリ
コンもしくはポリサイド(以下POLYAと称す)から
成る。
また、第2図実施例では、第1図実施例において、ドレ
イン寄生抵抗を低減する為にALA電源配線下のトレイ
ン領域でPOLYBとのコンタクトを取っている。
イン寄生抵抗を低減する為にALA電源配線下のトレイ
ン領域でPOLYBとのコンタクトを取っている。
以上節1,2図の実施例に基づいてゲート電極がPOL
YAであり、ALA電源下の交差配線がPOLYBの場
合について述べてきたが、ALA電源配線下の交差配線
が第N層(Na3)のポリシリコンもしくはポリサイド
であっても良い。
YAであり、ALA電源下の交差配線がPOLYBの場
合について述べてきたが、ALA電源配線下の交差配線
が第N層(Na3)のポリシリコンもしくはポリサイド
であっても良い。
本発明を一実施例に基づき具体的に説明してきたが、本
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることは言うまで
もない。
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることは言うまで
もない。
[発明の効果]
以上述べてきた様に本発明の半導体集積装置は、第N層
(Na3)のポリシリコンもしくはポリサイドをAL電
源配線を交差して引き出す配線に用い、AL電源配線下
のMOSl−ランジスタのドレイン電極上の一部を通し
て配線する為、ゲート電極と同一層の第1−層目のポリ
シリコンもしくはポリサイド層を配線として用いる場合
に比べて、レイアウトパターン面積を小さくできるとい
う効果がある。また、寄生の配線抵抗及び配線容量が低
減される為、より高速な生導体集積装置が得られるとい
う効果がある。
(Na3)のポリシリコンもしくはポリサイドをAL電
源配線を交差して引き出す配線に用い、AL電源配線下
のMOSl−ランジスタのドレイン電極上の一部を通し
て配線する為、ゲート電極と同一層の第1−層目のポリ
シリコンもしくはポリサイド層を配線として用いる場合
に比べて、レイアウトパターン面積を小さくできるとい
う効果がある。また、寄生の配線抵抗及び配線容量が低
減される為、より高速な生導体集積装置が得られるとい
う効果がある。
第1図は本発明の第1−の実施例を示す図。第2図は本
発明の第2の実施例を示す図。第3図は従来例を示す図
。 」、第1層目のA L電源配線。 2.1vlO8+−ランシスタのゲ−1・電極。 3、MOS)ランシスタのソース電極。 4、、MO8hランジスタのドレイン電極。 51可○SトランジスタのACTIVE FIELD0
6、ALAトレイン配緋。 ?、POLYBトレイン配線。 C1、A L A −ACTIVE FIELD、A
L A−POLYAコンタクト。 C2,ALA−POLYBコンタクト。 C3,P OL Y B −ACTIVE FIELD
D ンタクト。 以上 出願人 セイコーエプソン株式会社
発明の第2の実施例を示す図。第3図は従来例を示す図
。 」、第1層目のA L電源配線。 2.1vlO8+−ランシスタのゲ−1・電極。 3、MOS)ランシスタのソース電極。 4、、MO8hランジスタのドレイン電極。 51可○SトランジスタのACTIVE FIELD0
6、ALAトレイン配緋。 ?、POLYBトレイン配線。 C1、A L A −ACTIVE FIELD、A
L A−POLYAコンタクト。 C2,ALA−POLYBコンタクト。 C3,P OL Y B −ACTIVE FIELD
D ンタクト。 以上 出願人 セイコーエプソン株式会社
Claims (1)
- 最下層のAL電源配線下にかかって配置されたMOSト
ランジスタのドレイン電極を上記AL電源配線に交差し
て引き出す配線において、上記AL電源配線下以外のド
レイン拡散領域上で、ドレイン拡散領域と、最下層のA
Lを介して上記MOSトランジスタのゲート電極より上
層で上記MOSトランジスタのドレイン拡散層と同一導
電型の多結晶シリコンもしくは高融点金属を有する多結
晶シリコンに電気的に接続し、前記多結晶シリコンもし
くは高融点金属を有する多結晶シリコンのいずれかを上
記AL電源配線に交差して引き出す配線として用い、さ
らに、すくなくとも上記MOSトランジスタのドレイン
拡散層の電極上の一部を通して配線されていることを特
徴とする半導体集積装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32179190A JPH04196127A (ja) | 1990-11-26 | 1990-11-26 | 半導体集積装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32179190A JPH04196127A (ja) | 1990-11-26 | 1990-11-26 | 半導体集積装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04196127A true JPH04196127A (ja) | 1992-07-15 |
Family
ID=18136458
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32179190A Pending JPH04196127A (ja) | 1990-11-26 | 1990-11-26 | 半導体集積装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04196127A (ja) |
-
1990
- 1990-11-26 JP JP32179190A patent/JPH04196127A/ja active Pending
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