JPH04196127A - 半導体集積装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は特に多層の多結晶シリコンもしくは高融点金属
を有する多結晶シリコンを有する半導体集積装置のレイ
アラ）・パターンに関する。

［従来の技術］ 従来、第３図に示されるようなレイアウトパターンが提
案されている。第３図において、第１層目の電源配線１
は、第１層目のＡＬ（以下ＡＬＡと称す）が使われてい
る。上記ＡＬＡ電源配線下にかかって、ゲート電極２．
ソース電極３．ドレイン電極４．　ＡＣＴＩＶＥ　ＦＩ
ＥＬＤ５から成７ＭＯ８＋−ランジスタが配置され、前
記ＭＯ３）ランジスタのソース電極３は、上記ＡＬＡ蝋
源配線１に拡散層とＡＬＡのコンタクトＣ１（以下コン
タクトと称す）を通して接続されている。前記ＭＯ３）
ランジスタのドレイン電極４を前記電源配線］を交差し
て引き出す際、トレイン電極４からコンタクトを通して
Ａ　Ｌ　Ａ配線６に接続し、さらにＡ　Ｔ、、　Ａ配線
６と多結晶シリコン（以下ポリシリコンと称す）もしく
は高融点金属を有する多結晶シリコン（以下ポリサイド
と称す）とのコンタクトＣ２を通しポリシリコン層もし
くはポリサイド層７に接続し、ＡＬＡ電源配線下を前記
ポリシリコンもしくはポリサイド配！！７を通して抜い
ている。ここで前記ポリシリコンもしくはポリサイド配
線層は、前記ＭＯ３）ランジスタのゲート電極２と同一
層のポリシリコン層もしくはポリサイド層である。

［発明が解決しようとする課題及び目的］第３図従来例
においては、ゲート電極と同一層のポリシリコンもしく
はポリサイド層を配線として使う為、前記ＭＯＳトラン
ジスタのトレイン電極から前記ポリシリコンもしくはポ
リサイド配線層までのある距離及びポリシリコンもしく
はポリサイド配線層のある幅が必要となりレイアウトパ
ターンの面積に制限を与える。特にＡＬＡの電源配線を
交差する配線層がシート抵抗の高いポリシリコンである
場合、配線抵抗を低くするためポリシリコン配線幅を広
げる必要があり、レイアウトパターン面積はさらに広が
るという問題点があった。また前記ポリシリコンもしく
はポリサイド配線の寄生容量・寄生抵抗の為遅延が生じ
るという欠点があった。本発明は前記問題点を解決する
もので、小面積のレイアウトパターンを可能にし、チッ
プサイズの小さな半導体集積装置を提供すると同時に、
高速な半導体集積装置を提供することを目的とする。

［課題を解決するための手段］ 本発明の半導体集積装置は、最下層のＡＬＮ源配線下に
かかって配置されたＭＯＳ）ランジスタのドレイン電極
を上記ＡＬ電源配線に交差して引き出す配線において、
上記ＡＬ電源配線下以外のトレイン拡散領域上で、トレ
イン拡散領域と、最下層のＡＬを介して上記ＭＯＳトラ
ンジスタのゲート電極より上層で上記ＭＯ３）ランジス
タのトレイン拡散層と同一導電型の多結晶シリコンもし
くは高融点金属を有する多結晶シリコンに電気的に接続
し、前記多結晶シリコンもしくは高融点金属を有する多
結晶シリコンのいずれかを上記ＡＬ電源配線に交差して
引き出す配線として用い、さらに、すくなくとも上記Ｍ
Ｏ３）ランジスタのドレイン拡散層の電極上の一部を通
して配線されていることを特徴とする。

［実施例］ 以下本発明の実施例を図面を用いて説明する。

第１図は本発明の第１の実施例に係わる図である。第１
図において、ＡＬＡ電源配線下にかかって、ゲート電極
２．ソース電極３．ドレイン電極４、　ＡＣＴＩＶＥ　
ＦＩＥＬＤ５から成るＭ　ＯＳ　）ランジスタが配置さ
れ、前記ＭＯＳトランジスタのソース電極３は、上記Ａ
ＬＡ電源配線１にコンタクトＣ１を通して接続されてい
る。前記ＭＯ３）ランジスタのドレイン電極４を前記Ａ
ＬＡ電源配線１を交差して引き出す際、前記１ｖｌ　Ｏ
Ｓ　）ランジスタのＡＬＡ電源電源配線性以外レイン領
域でＡＬＡ配線６とトレイン拡散層４とのコンタクトと
を取りさらに上記ＡＬＡ配線と第２層目のポリシリコン
もしくはポリサイド（以下ＰＯＬＹＢと称す）とのコン
タクトＣ２をとりＡＬＡ配線１の下をＰＯＬＹＢ配線７
にて配線している。ゲート電極２は第１層目のポリシリ
コンもしくはポリサイド（以下ＰＯＬＹＡと称す）から
成る。

また、第２図実施例では、第１図実施例において、ドレ
イン寄生抵抗を低減する為にＡＬＡ電源配線下のトレイ
ン領域でＰＯＬＹＢとのコンタクトを取っている。

以上節１，２図の実施例に基づいてゲート電極がＰＯＬ
ＹＡであり、ＡＬＡ電源下の交差配線がＰＯＬＹＢの場
合について述べてきたが、ＡＬＡ電源配線下の交差配線
が第Ｎ層（Ｎａ３）のポリシリコンもしくはポリサイド
であっても良い。

本発明を一実施例に基づき具体的に説明してきたが、本
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることは言うまで
もない。

［発明の効果］ 以上述べてきた様に本発明の半導体集積装置は、第Ｎ層
（Ｎａ３）のポリシリコンもしくはポリサイドをＡＬ電
源配線を交差して引き出す配線に用い、ＡＬ電源配線下
のＭＯＳｌ−ランジスタのドレイン電極上の一部を通し
て配線する為、ゲート電極と同一層の第１−層目のポリ
シリコンもしくはポリサイド層を配線として用いる場合
に比べて、レイアウトパターン面積を小さくできるとい
う効果がある。また、寄生の配線抵抗及び配線容量が低
減される為、より高速な生導体集積装置が得られるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の第１−の実施例を示す図。第２図は本
発明の第２の実施例を示す図。第３図は従来例を示す図
。 」、第１層目のＡ　Ｌ電源配線。 ２．１ｖｌＯ８＋−ランシスタのゲ−１・電極。 ３、ＭＯＳ）ランシスタのソース電極。 ４、、ＭＯ８ｈランジスタのドレイン電極。 ５１可○ＳトランジスタのＡＣＴＩＶＥ　ＦＩＥＬＤ０
６、ＡＬＡトレイン配緋。 ？、ＰＯＬＹＢトレイン配線。 Ｃ１、Ａ　Ｌ　Ａ　−ＡＣＴＩＶＥ　ＦＩＥＬＤ、Ａ　
Ｌ　Ａ−ＰＯＬＹＡコンタクト。 Ｃ２，ＡＬＡ−ＰＯＬＹＢコンタクト。 Ｃ３，Ｐ　ＯＬ　Ｙ　Ｂ　−ＡＣＴＩＶＥ　ＦＩＥＬＤ
Ｄ　ンタクト。 以上 出願人　セイコーエプソン株式会社

Claims (1)

【特許請求の範囲】
1. 最下層のＡＬ電源配線下にかかって配置されたＭＯＳト
   ランジスタのドレイン電極を上記ＡＬ電源配線に交差し
   て引き出す配線において、上記ＡＬ電源配線下以外のド
   レイン拡散領域上で、ドレイン拡散領域と、最下層のＡ
   Ｌを介して上記ＭＯＳトランジスタのゲート電極より上
   層で上記ＭＯＳトランジスタのドレイン拡散層と同一導
   電型の多結晶シリコンもしくは高融点金属を有する多結
   晶シリコンに電気的に接続し、前記多結晶シリコンもし
   くは高融点金属を有する多結晶シリコンのいずれかを上
   記ＡＬ電源配線に交差して引き出す配線として用い、さ
   らに、すくなくとも上記ＭＯＳトランジスタのドレイン
   拡散層の電極上の一部を通して配線されていることを特
   徴とする半導体集積装置。