JP2946746B2 - Semiconductor integrated device - Google Patents
Semiconductor integrated deviceInfo
- Publication number
- JP2946746B2 JP2946746B2 JP32179090A JP32179090A JP2946746B2 JP 2946746 B2 JP2946746 B2 JP 2946746B2 JP 32179090 A JP32179090 A JP 32179090A JP 32179090 A JP32179090 A JP 32179090A JP 2946746 B2 JP2946746 B2 JP 2946746B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- semiconductor integrated
- integrated device
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は特に多層の多結晶シリコンもしくは高融点金
属を有する多結晶シリコンを有する半導体集積装置のレ
イアウトパターンに関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention particularly relates to a layout pattern of a semiconductor integrated device having multilayer polycrystalline silicon or polycrystalline silicon having a high melting point metal.
［従来の技術］ 従来、第４図に示されるようなレイアウトパターンが
提案されている。第４図において、第１層目の電源配線
１は、第１層目のAL（以下ALAと称す）が使われてい
る。上記電源配線下にかかって、ゲート電極2,ソース電
極3,ドレイン電極4,ACTIVEFIELD5から成るMOSトランジ
スタが配置され、前記MOSトランジスタのソース電極３
は、上記電源配線１に拡散層とALAのコンタクトC1（以
下コンタクトと称す）を通して接続されている。前記MO
Sトランジスタのドレイン電極４を前記電源配線１を交
差して引き出す際、ドレイン電極４からコンタクトを通
してALA配線６に接続し、さらにALAと多結晶シリコン
（以下ポリシリコンと称す）もしくは高融点金属を有す
る多結晶シリコン（以下ポリサイドと称す）とのコンタ
クトを通しポリシリコン層もしくはポリサイド層に接続
し、ALA電源配線下を前記ポリシリコンもしくはポリサ
イド配線８を通して抜いている。ここで前記ポリシリコ
ンもしくはポリサイド配線層は、前記MOSトランジスタ
のゲート電極２と同一層のポリシリコン層もしくはポリ
サイド層である。[Prior Art] Conventionally, a layout pattern as shown in FIG. 4 has been proposed. In FIG. 4, the first-layer power supply wiring 1 uses the first-layer AL (hereinafter, referred to as ALA). A MOS transistor including a gate electrode 2, a source electrode 3, a drain electrode 4, and an ACTIVE FIELD 5 is disposed under the power supply wiring, and a source electrode 3 of the MOS transistor is provided.
Are connected to the power supply wiring 1 through a contact C1 (hereinafter referred to as a contact) of the diffusion layer and the ALA. The MO
When pulling out the drain electrode 4 of the S transistor across the power supply wiring 1, the drain electrode 4 is connected to the ALA wiring 6 through a contact from the drain electrode 4, and further has ALA and polycrystalline silicon (hereinafter referred to as polysilicon) or a high melting point metal. It is connected to a polysilicon layer or a polycide layer through a contact with polycrystalline silicon (hereinafter referred to as polycide), and is drawn under the ALA power supply wiring through the polysilicon or polycide wiring 8. Here, the polysilicon or polycide wiring layer is the same polysilicon layer or polycide layer as the gate electrode 2 of the MOS transistor.
［発明が解決しようとする課題及び目的］ 第４図従来例においては、ゲート電極と同一層のポリ
シリコンもしくはポリサイド層を配線として使う為、前
記MOSトランジスタのドレイン電極から前記ポリシリコ
ンもしくはポリサイド配線層まである距離及びポリシリ
コンもしくはポリサイド配線層のある幅が必要となりレ
イアウトパターンの面積に制限を与える。特にALAの電
源配線を交差する配線層がシート抵抗の高いポリシリコ
ンである場合、配線抵抗を低くするためポリシリコン配
線幅を広げる必要があり、レイアウトパターン面積はさ
らに広がるという問題点があった。また前記ポリシリコ
ンもしくはポリサイド配線の寄生容量・寄生抵抗の為遅
延が生じるという欠点があった。本発明は前記問題点を
解決するもので、小面積のレイアウトパターンを可能に
し、チップサイズの小さな半導体集積装置を提供すると
同時に、高速な半導体集積装置を提供することを目的と
する。[Problems and Object to be Solved by the Invention] FIG. 4 In the conventional example, since the same polysilicon or polycide layer as the gate electrode is used as the wiring, the polysilicon or polycide wiring layer is connected from the drain electrode of the MOS transistor. A certain distance and a certain width of the polysilicon or polycide wiring layer are required, which limits the area of the layout pattern. In particular, when the wiring layer intersecting the power wiring of the ALA is made of polysilicon having a high sheet resistance, it is necessary to increase the width of the polysilicon wiring in order to reduce the wiring resistance, and there is a problem that the layout pattern area is further increased. In addition, there is a drawback that a delay occurs due to the parasitic capacitance and parasitic resistance of the polysilicon or polycide wiring. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and it is an object of the present invention to provide a semiconductor integrated device having a small chip size and enabling a small area layout pattern, and at the same time to provide a high speed semiconductor integrated device.
［課題を解決するための手段］ 本発明の半導体集積装置は、ゲート電極及び基板中に
設けられた第１不純物層及び第２不純物層を構成要素と
するMOSトランジスタを有する半導体集積装置におい
て、 主軸部分と該主軸部分の線幅に比べ幅の狭い枝別れ部
分からなり、該枝別れ部分において前記第１不純物層と
第１コンタクトを介して電気的に接続される電源配線
と、 前記電源配線と同一層に設けられ、かつ前記第２不純
物層の上に設けられたアルミニウムを有する第１配線
と、 前記MOSトランジスタの能動領域内に配置された第２
コンタクトを介して前記第１配線と電気的に接続され、
前記電源配線の主軸部分と交差するように延在し、かつ
前記ゲート電極配線とは異なる層に設けられた多結晶シ
リコンもしくは高融点金属を有する多結晶シリコンから
なる第２配線とを有し、 前記電源配線の主軸部分の少なくとも一部は、前記MO
Sトランジスタの能動領域内に配置されてなることを特
徴とする半導体集積装置。[Means for Solving the Problems] A semiconductor integrated device according to the present invention is a semiconductor integrated device having a MOS transistor having a gate electrode and a first impurity layer and a second impurity layer provided in a substrate as constituent elements. A power supply line, which comprises a portion and a branch portion having a width smaller than the line width of the main shaft portion, wherein the power supply line is electrically connected to the first impurity layer via the first contact at the branch portion; A first wiring comprising aluminum provided on the same layer and provided on the second impurity layer; and a second wiring provided in an active region of the MOS transistor.
Electrically connected to the first wiring via a contact,
A second wiring made of polycrystalline silicon or polycrystalline silicon having a high melting point metal, which extends so as to intersect with the main axis portion of the power supply wiring, and is provided in a layer different from the gate electrode wiring; At least a part of the main shaft portion of the power wiring is the MO
A semiconductor integrated device disposed in an active region of an S transistor.
また本発明の半導体集積装置は、前記第２配線と前記
第２不純物層とを電気的に接続する第３コンタクトを有
することを特徴とする請求項１記載の半導体集積装置。2. The semiconductor integrated device according to claim 1, wherein the semiconductor integrated device according to the present invention has a third contact for electrically connecting the second wiring and the second impurity layer.
［実施例］ 以下本発明の実施例を図面を用いて説明する。Embodiment An embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明の第１の実施例に係わる図である。第
１図において、ALA電源配線１の下にかかって、ゲート
電極2,ソース電極3,ドレイン電極4,ACTIVE FIELD5から
なるMOSトランジスタが配置され、前記MOSトランジスタ
のソース電極３は、上記ALA電源配線１にコンタクトC1
を通して接続されている。前記MOSトランジスタのドレ
イン電極４を前記ALA電源配線１を交差して引き出す
際、前記MOSトランジスタのALA電源配線下以外のドレイ
ン領域でALA配線６とドレイン拡散層４とのコンタクト
とを取りさらに上記ALA配線６と第２層目のポリシリコ
ンもしくはポリサイド（以下POLYBと称す）とのコンタ
クトC2をとりALA電源配線１を交差するPOLYB配線７に接
続している。ゲート電極２は第１層目のポリシリコンも
しくはポリサイド（以下POLYAと称す）から成る。FIG. 1 is a diagram relating to a first embodiment of the present invention. In FIG. 1, a MOS transistor including a gate electrode 2, a source electrode 3, a drain electrode 4, and an ACTIVE FIELD 5 is disposed under an ALA power supply line 1, and the source electrode 3 of the MOS transistor is connected to the ALA power supply line. Contact C1 at 1
Connected through. When the drain electrode 4 of the MOS transistor is pulled out across the ALA power supply line 1, a contact between the ALA wiring 6 and the drain diffusion layer 4 is made in a drain region other than below the ALA power supply line of the MOS transistor. A contact C2 between the wiring 6 and the second layer polysilicon or polycide (hereinafter referred to as POLYB) is taken and connected to the POLYB wiring 7 crossing the ALA power supply wiring 1. The gate electrode 2 is made of a first layer of polysilicon or polycide (hereinafter referred to as POLYA).
また、第２図実施例では、第１図実施例において、ド
レイン寄生抵抗を低減する為にALA電源配線下のドレイ
ン領域で上記POLYBとドレイン拡散層とのコンタクトC3
をとっている。In the embodiment shown in FIG. 2, the contact C3 between the POLYB and the drain diffusion layer in the drain region under the ALA power supply wiring in the embodiment shown in FIG.
Has taken.
第３図は本発明の第２の実施例に係わる図である。本
実施例では、MOSトランジスタのドレイン電極４を前記A
LA電源配線１を交差して引き出す際、前記MOSトランジ
スタのドレイン拡散層４からコンタクトを通して第２層
目のポリシリコンもしくはポリサイド（以下POLYBと称
す）に接続しPOLYB層７でALA電源下を配線している。FIG. 3 is a diagram relating to a second embodiment of the present invention. In this embodiment, the drain electrode 4 of the MOS transistor is
When the LA power supply line 1 is crossed and pulled out, a connection is made from the drain diffusion layer 4 of the MOS transistor to a second layer of polysilicon or polycide (hereinafter referred to as POLYB) through a contact, and a line under the ALA power supply is provided by the POLYB layer 7. ing.
以上第1,2,3図の実施例に基づいてゲート電極がPOLYA
であり、ALA電源下の交差配線がPOLYBの場合について述
べてきたが、ALA電源配線下の交差配線が第Ｎ層（Ｎ≧
２）のポリシリコンもしくはポリサイドであっても良
い。Based on the embodiment shown in FIGS.
Although the case where the cross wiring under the ALA power supply is POLYB has been described, the cross wiring under the ALA power supply is in the N-th layer (N ≧ N).
2) Polysilicon or polycide may be used.
以下本発明を実施例に基づき具体的に説明してきた
が、本発明は上記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲で種々変更可能であることは言
うまでもない。Hereinafter, the present invention has been described in detail based on the embodiments. However, it is needless to say that the present invention is not limited to the above-described embodiments, and can be variously modified without departing from the gist thereof.
［発明の効果］ 以上述べてきた様に本発明の半導体集積装置は、第Ｎ
層（Ｎ≧２）のポリシリコンもしくはポリサイドをAL電
源配線を交差して引き出す配線に用い、AL電源配線下の
MOSトランジスタのドレイン電極上の一部を通して配線
する為、ゲート電極と同一層の第１層目のポリシリコン
もしくはポリサイド層を配線として用いる場合に比べ
て、レイアウトパターン面積を小さくできるという効果
がある。また、寄生の配線抵抗及び配線容量が低減され
る為、より高速で低消費電力な半導体集積装置が得られ
るという効果がある。[Effects of the Invention] As described above, the semiconductor integrated device according to the present invention has
The layer (N ≧ 2) of polysilicon or polycide is used as a wiring that extends across the AL power supply wiring, and
Since wiring is performed through a part of the drain electrode of the MOS transistor, the layout pattern area can be reduced as compared with the case where the first polysilicon or polycide layer of the same layer as the gate electrode is used as the wiring. In addition, since parasitic wiring resistance and wiring capacitance are reduced, a higher speed and lower power consumption semiconductor integrated device can be obtained.
第１図は本発明の第１の実施例を示す図。第２図は本発
明の第２の実施例を示す図。第３図は本発明の第３の実
施例を示す。第４図は従来例を示す図。 １……第１層目のAL電源配線。 ２……MOSトランジスタのゲート電極。 ３……MOSトランジスタのソース電極。 ４……MOSトランジスタのドレイン電極。 ５……MOSトランジスタのACTIVE FIELD。 ６……ALAドレイン配線。 ７……POLYBドレイン配線。 ８……POLYAドレイン配線。 C1……ALA−ACTIVE FIELD,ALA−POLYAコンタクト。 C2……ALA−POLYBコンタクト。 C3……POLYB−ACTIVE FIELDコンタクト。FIG. 1 is a diagram showing a first embodiment of the present invention. FIG. 2 is a view showing a second embodiment of the present invention. FIG. 3 shows a third embodiment of the present invention. FIG. 4 is a diagram showing a conventional example. 1. First layer AL power supply wiring. 2 .... Gate electrode of MOS transistor. 3 ... Source electrode of MOS transistor. 4 ... Drain electrode of MOS transistor. 5 ... ACTIVE field of MOS transistor. 6 ... ALA drain wiring. 7 ... POLYB drain wiring. 8 POLYA drain wiring. C1 …… ALA-ACTIVE FIELD, ALA-POLYA contact. C2 …… ALA-POLYB contact. C3 …… POLYB-ACTIVE FIELD contact.
Claims (2)
純物層及び第２不純物層を構成要素とするMOSトランジ
スタを有する半導体集積装置において、 主軸部分と該主軸部分の線幅に比べ幅の狭い枝別れ部分
からなり、該枝別れ部分において前記第１不純物層と第
１コンタクトを介して電気的に接続される電源配線と、 前記電源配線と同一層に設けられ、かつ前記第２不純物
層の上に設けられたアルミニウムを有する第１配線と、 前記MOSトランジスタの能動領域内に配置された第２コ
ンタクトを介して前記第１配線と電気的に接続され、前
記電源配線の主軸部分と交差するように延在し、かつ前
記ゲート電極配線とは異なる層に設けられた多結晶シリ
コンもしくは高融点金属を有する多結晶シリコンからな
る第２配線とを有し、 前記電源配線の主軸部分の少なくとも一部は、前記MOS
トランジスタの能動領域内に配置されてなることを特徴
とする半導体集積装置。In a semiconductor integrated device having a MOS transistor having a first impurity layer and a second impurity layer provided in a gate electrode and a substrate, a width of the main axis portion is smaller than a line width of the main axis portion. A power supply line comprising a narrow branch portion, and electrically connected to the first impurity layer via the first contact at the branch portion; and a second impurity layer provided on the same layer as the power supply line. A first wiring having aluminum provided thereon and electrically connected to the first wiring via a second contact disposed in an active region of the MOS transistor, and intersects a main axis portion of the power wiring. And a second wiring made of polycrystalline silicon or polycrystalline silicon having a high melting point metal provided in a layer different from the gate electrode wiring. At least a part of the main shaft portion of the
A semiconductor integrated device arranged in an active region of a transistor.
的に接続する第３コンタクトを有することを特徴とする
請求項１記載の半導体集積装置。2. The semiconductor integrated device according to claim 1, further comprising a third contact for electrically connecting said second wiring and said second impurity layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32179090A JP2946746B2 (en) | 1990-11-26 | 1990-11-26 | Semiconductor integrated device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32179090A JP2946746B2 (en) | 1990-11-26 | 1990-11-26 | Semiconductor integrated device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04196126A JPH04196126A (en) | 1992-07-15 |
| JP2946746B2 true JP2946746B2 (en) | 1999-09-06 |
Family
ID=18136447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32179090A Expired - Fee Related JP2946746B2 (en) | 1990-11-26 | 1990-11-26 | Semiconductor integrated device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2946746B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5995508B2 (en) * | 2012-04-27 | 2016-09-21 | キヤノン株式会社 | Semiconductor device and manufacturing method of semiconductor device |
-
1990
- 1990-11-26 JP JP32179090A patent/JP2946746B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04196126A (en) | 1992-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7763941B2 (en) | Integrated circuit device having input/output electrostatic discharge protection cell equipped with electrostatic discharge protection element and power clamp | |
| JP2946746B2 (en) | Semiconductor integrated device | |
| JP3185441B2 (en) | High frequency high power field effect transistor | |
| JPS5843568A (en) | Complementary type insulating gate field effect semiconductor memory device | |
| JPS5854654A (en) | Semiconductor integrated circuit device | |
| JPS60128655A (en) | Semiconductor device | |
| JPH04196128A (en) | Semiconductor integrated device | |
| JP2642000B2 (en) | MOS integrated circuit device | |
| JPH08186255A (en) | Semiconductor integrated circuit | |
| JPH0255953B2 (en) | ||
| JPS5867062A (en) | Semiconductor device | |
| JPH06216383A (en) | Semiconductor integrated circuit device | |
| JP2911980B2 (en) | Semiconductor integrated circuit device | |
| JPS61170068A (en) | Mos transistor | |
| JPH1197548A (en) | Semiconductor device | |
| JPS59135744A (en) | Semiconductor integrated circuit device | |
| JP3052374B2 (en) | Layout method for CMOS integrated circuit | |
| JPH03218022A (en) | Semiconductor integrated circuit | |
| JP2001068653A (en) | Semiconductor integrated circuit | |
| JPS60193361A (en) | Semiconductor integrated circuit | |
| JPS6159749A (en) | Semiconductor integrated circuit device | |
| JPS60211864A (en) | Input circuit for semiconductor device | |
| JPH04206867A (en) | Semiconductor dynamic ram | |
| JPS60182159A (en) | Semiconductor integrated circuit | |
| JPH06216252A (en) | Semiconductor integrated circuit device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20090702 |
|
| LAPS | Cancellation because of no payment of annual fees |