JP2642000B2 - Ｍｏｓ集積回路装置 - Google Patents
Ｍｏｓ集積回路装置Info
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- circuit device
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- Wire Bonding (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ集積回路装置に関
し、特にＭＯＳ集積回路装置のボンディングパッドの構
造に関する。
し、特にＭＯＳ集積回路装置のボンディングパッドの構
造に関する。
【０００２】
【従来の技術】従来のＭＯＳ集積回路装置のボンディン
グパッドは、ボンディングパッドから金属導体を引き出
して出力バッファ，もしくは静電破壊対策用のダミーバ
ッファに接続されているのが一般的である。
グパッドは、ボンディングパッドから金属導体を引き出
して出力バッファ，もしくは静電破壊対策用のダミーバ
ッファに接続されているのが一般的である。
【０００３】図２（ａ），（ｂ）は、従来のＭＯＳ集積
回路装置のボンディングパッドとこれに接続された出力
バッファ回路，もしくは静電破壊対策用のダミーバッフ
ァ回路との一例を示す構造平面図，構造断面図である。
図２（ｂ）は図２（ａ）のＢ−Ｂ’線における構造断面
図である。
回路装置のボンディングパッドとこれに接続された出力
バッファ回路，もしくは静電破壊対策用のダミーバッフ
ァ回路との一例を示す構造平面図，構造断面図である。
図２（ｂ）は図２（ａ）のＢ−Ｂ’線における構造断面
図である。
【０００４】Ｐ型の半導体基板１上には、酸化膜５を介
して金属導体からなるボンディングパッド６が設けられ
ている。ボンディングパッド６から一定間隔離れた位置
のＰ型の半導体基板１表面には、ゲート電極となる多結
晶シリコン８，ドレイン，ソースとなるＮ+ 拡散層３，
４から構成されたバッファ回路が設けられている。Ｎ+
拡散層４は金属導体からなる配線７ｂに接続され、Ｎ+
拡散層３は金属導体からなる配線７ａを介してボンディ
ングパッド６に接続されている。
して金属導体からなるボンディングパッド６が設けられ
ている。ボンディングパッド６から一定間隔離れた位置
のＰ型の半導体基板１表面には、ゲート電極となる多結
晶シリコン８，ドレイン，ソースとなるＮ+ 拡散層３，
４から構成されたバッファ回路が設けられている。Ｎ+
拡散層４は金属導体からなる配線７ｂに接続され、Ｎ+
拡散層３は金属導体からなる配線７ａを介してボンディ
ングパッド６に接続されている。
【０００５】
【発明が解決しようとする課題】上述した従来のＭＯＳ
集積回路装置におけるボンディングパッド（バッファ回
路を含めて）の構造では、ボンディングパッドより配線
を引き出して一定間隔離れた位置に設けられたバッファ
回路に接続するため、半導体基板上における面積の活用
面に無駄が多く、かつＭＯＳ集積回路装置の縮小化に対
してＭＯＳ集積回路装置全体の表面積に対するこの部分
の面積占有率が増大するという欠点があった。
集積回路装置におけるボンディングパッド（バッファ回
路を含めて）の構造では、ボンディングパッドより配線
を引き出して一定間隔離れた位置に設けられたバッファ
回路に接続するため、半導体基板上における面積の活用
面に無駄が多く、かつＭＯＳ集積回路装置の縮小化に対
してＭＯＳ集積回路装置全体の表面積に対するこの部分
の面積占有率が増大するという欠点があった。
【０００６】
【課題を解決するための手段】本発明のＭＯＳ集積回路
は、一導電型の半導体基板上に半導体基板と接続したボ
ンディングパッドを有し、ボンディングパッド直下の半
導体基板表面に逆導電型のウェルを有し、ウェル内に逆
導電型のドレインを有し、ウェルの周辺の半導体基板表
面に空隙を持って逆導電型のソースを有し、ゲート絶縁
膜を介してボンディングパッドの周辺の空隙上にバッフ
ァ回路のゲート電極を有している。
は、一導電型の半導体基板上に半導体基板と接続したボ
ンディングパッドを有し、ボンディングパッド直下の半
導体基板表面に逆導電型のウェルを有し、ウェル内に逆
導電型のドレインを有し、ウェルの周辺の半導体基板表
面に空隙を持って逆導電型のソースを有し、ゲート絶縁
膜を介してボンディングパッドの周辺の空隙上にバッフ
ァ回路のゲート電極を有している。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ），（ｂ）は、本発明の一実施例のＭＯＳ
集積回路装置におけるボンディングパッドおよびこれに
接続された静電破壊対策用のダミーバッファ回路を示す
構造平面図，構造断面図である。図１（ｂ）は図１
（ａ）のＡ−Ａ’線における構造断面図である。
る。図１（ａ），（ｂ）は、本発明の一実施例のＭＯＳ
集積回路装置におけるボンディングパッドおよびこれに
接続された静電破壊対策用のダミーバッファ回路を示す
構造平面図，構造断面図である。図１（ｂ）は図１
（ａ）のＡ−Ａ’線における構造断面図である。
【０００８】Ｐ型の半導体基板１上には、金属導体から
なるボンディングパッド６が半導体基板１に密着して設
けられている。ボンディングパッド６直下の半導体基板
１表面にはＮウェル２が設けられ、Ｎウェル２内には静
電破壊対策用のダミーバッファ回路のＮ+ 拡散層（ドレ
イン）３が設けられている。ボンディングパッド６はＮ
+ 拡散層（ドレイン）３と電気的に接続している。Ｎウ
ェル２の周辺の半導体基板１表面には、空隙を持って静
電破壊対策用のダミーバッファ回路のＮ+ 拡散層（ソー
ス）４が設けられている。酸化膜５を介したボンディン
グパッド６の周辺の空隙上には、ゲート絶縁膜を介して
多結晶シリコン８からなる静電破壊対策用のダミーバッ
ファ回路のゲート電極が設けられている。Ｎ+ 拡散層
（ソース）４は、金属導体からなる配線７と接続してい
る。ボンディングパッド６を構成する金属導体は延在さ
れ、ＭＯＳ集積回路装置の内部回路（図示せず）と接続
される。
なるボンディングパッド６が半導体基板１に密着して設
けられている。ボンディングパッド６直下の半導体基板
１表面にはＮウェル２が設けられ、Ｎウェル２内には静
電破壊対策用のダミーバッファ回路のＮ+ 拡散層（ドレ
イン）３が設けられている。ボンディングパッド６はＮ
+ 拡散層（ドレイン）３と電気的に接続している。Ｎウ
ェル２の周辺の半導体基板１表面には、空隙を持って静
電破壊対策用のダミーバッファ回路のＮ+ 拡散層（ソー
ス）４が設けられている。酸化膜５を介したボンディン
グパッド６の周辺の空隙上には、ゲート絶縁膜を介して
多結晶シリコン８からなる静電破壊対策用のダミーバッ
ファ回路のゲート電極が設けられている。Ｎ+ 拡散層
（ソース）４は、金属導体からなる配線７と接続してい
る。ボンディングパッド６を構成する金属導体は延在さ
れ、ＭＯＳ集積回路装置の内部回路（図示せず）と接続
される。
【０００９】ボンディングパッド６と配線７との間隔
は、ボンディングパッド６と多結晶シリコン８との間に
介在する酸化膜５の幅を変動させることにより、所望の
値に設定できる。換言すれば、ボンディングパッド６と
Ｎ+ 拡散層（ドレイン）３とのオーバーラップ量を調整
することにより、ボンディングパッド６と配線７との間
隔を所望の値にすることができる。本実施例において
は、Ｎウェル２の端部とＮ+ 拡散層（ドレイン）３の端
部とは一致しているが、この形状に限定する必要はな
い。
は、ボンディングパッド６と多結晶シリコン８との間に
介在する酸化膜５の幅を変動させることにより、所望の
値に設定できる。換言すれば、ボンディングパッド６と
Ｎ+ 拡散層（ドレイン）３とのオーバーラップ量を調整
することにより、ボンディングパッド６と配線７との間
隔を所望の値にすることができる。本実施例において
は、Ｎウェル２の端部とＮ+ 拡散層（ドレイン）３の端
部とは一致しているが、この形状に限定する必要はな
い。
【００１０】Ｎ+ 拡散層（ドレイン）３の下にＮウェル
２を設けてある目的は、ボンディングパッド６にボンデ
ィング線（図示せず）を接続する際、ボンディングパッ
ド６に加わるストレスを緩和するためである。ボンディ
ングパッド６直下が接合の深さの浅いＮ+ 拡散層（ドレ
イン）３のみから構成されているならば、このストレス
により発生する結晶欠陥により、Ｎ+ 拡散層（ドレイ
ン）３における接合耐圧の低下，接合リークの増大等を
招くことになる。
２を設けてある目的は、ボンディングパッド６にボンデ
ィング線（図示せず）を接続する際、ボンディングパッ
ド６に加わるストレスを緩和するためである。ボンディ
ングパッド６直下が接合の深さの浅いＮ+ 拡散層（ドレ
イン）３のみから構成されているならば、このストレス
により発生する結晶欠陥により、Ｎ+ 拡散層（ドレイ
ン）３における接合耐圧の低下，接合リークの増大等を
招くことになる。
【００１１】
【発明の効果】以上説明したように本発明のＭＯＳ集積
回路装置は、出力バッファ回路，もしくは静電破壊対策
用のダミーバッファ回路のドレインと接続するボンディ
ングパッドをドレインの直上に設け、出力バッファ回
路，もしくは静電破壊対策用のダミーバッファ回路のゲ
ート電極並びにソースをボンディングパッドの周囲に設
けることにより、ボンディングパッド並びに出力バッフ
ァ回路，もしくは静電破壊対策用のダミーバッファ回路
から構成される部分の占有面積を低減することができ
る。このため、ＭＯＳ集積回路装置の集積度を向上させ
ることに対して効果がある。
回路装置は、出力バッファ回路，もしくは静電破壊対策
用のダミーバッファ回路のドレインと接続するボンディ
ングパッドをドレインの直上に設け、出力バッファ回
路，もしくは静電破壊対策用のダミーバッファ回路のゲ
ート電極並びにソースをボンディングパッドの周囲に設
けることにより、ボンディングパッド並びに出力バッフ
ァ回路，もしくは静電破壊対策用のダミーバッファ回路
から構成される部分の占有面積を低減することができ
る。このため、ＭＯＳ集積回路装置の集積度を向上させ
ることに対して効果がある。
【図１】本発明の一実施例を説明するための図であり、
分図（ａ）は構造平面図，分図（ｂ）は分図（ａ）のＡ
−Ａ’線における構造断面図である。
分図（ａ）は構造平面図，分図（ｂ）は分図（ａ）のＡ
−Ａ’線における構造断面図である。
【図２】従来のＭＯＳ集積回路装置を説明するための図
であり、分図（ａ）は構造平面図，分図（ｂ）は分図
（ａ）のＢ−Ｂ’線における構造断面図である。
であり、分図（ａ）は構造平面図，分図（ｂ）は分図
（ａ）のＢ−Ｂ’線における構造断面図である。
１ 半導体基板 ２ Ｎウェル ３ Ｎ+ 拡散層（ドレイン） ４ Ｎ+ 拡散層（ソース） ５ 酸化膜 ６ ボンディングパッド ７，７ａ，７ｂ 配線 ８ 多結晶シリコン
Claims (1)
- 【請求項１】 一導電型の半導体基板上に前記半導体基
板と接続したボンディングパッドを有し、前記ボンディ
ングパッド直下の前記半導体基板表面に逆導電型のウェ
ルを有し、前記ウェル内に逆導電型のドレインを有し、
前記ウェルの周辺の前記半導体基板表面に空隙を持って
逆導電型のソースを有し、ゲート絶縁膜を介して前記ボ
ンディングパッドの周辺の前記空隙上にバッファ回路の
ゲート電極を有することを特徴とるＭＯＳ集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115148A JP2642000B2 (ja) | 1991-05-21 | 1991-05-21 | Ｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115148A JP2642000B2 (ja) | 1991-05-21 | 1991-05-21 | Ｍｏｓ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04343236A JPH04343236A (ja) | 1992-11-30 |
| JP2642000B2 true JP2642000B2 (ja) | 1997-08-20 |
Family
ID=14655503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115148A Expired - Lifetime JP2642000B2 (ja) | 1991-05-21 | 1991-05-21 | Ｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2642000B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009147001A (ja) * | 2007-12-12 | 2009-07-02 | Seiko Instruments Inc | 半導体装置 |
-
1991
- 1991-05-21 JP JP3115148A patent/JP2642000B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04343236A (ja) | 1992-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970318 |