JPH04196126A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JPH04196126A JPH04196126A JP32179090A JP32179090A JPH04196126A JP H04196126 A JPH04196126 A JP H04196126A JP 32179090 A JP32179090 A JP 32179090A JP 32179090 A JP32179090 A JP 32179090A JP H04196126 A JPH04196126 A JP H04196126A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 238000009792 diffusion process Methods 0.000 claims abstract description 6
- 230000008018 melting Effects 0.000 claims description 4
- 238000002844 melting Methods 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 abstract description 19
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 1
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は特に多層の多結晶シリコンもしくは高融点金属
を有する多結晶シリコンを有する半導体集積装置のレイ
アウトパターンに関する。
を有する多結晶シリコンを有する半導体集積装置のレイ
アウトパターンに関する。
［従来の技術］
従来、第４図に示されるようなレイアウトパターンが提
案されている。第４図において、第１層目の電源配線１
は、第１層目のＡＬ（以下Ａ Ｌ Ａと称す）が使われ
ている。上記電源配線下にかかって、ゲート電極２．ソ
ース電極３．ドレイン電極４．、 ＡＣＴＩＶＥ
ＦＩＥＬＤ５から成るＭｏｓ＋、ランシスタが配置され
、前記ＭＯ８Ｉ−ランジスタのソース電極３は、上記電
源配線１に拡散層とＡＬＡのコンタクトＣ１（以下コン
タクトと称す）を通して接続されている。前記ＭＯＳト
ランジスタのドレイン電極４を前記電源配線１を交差し
て引き出す際、ドレイン電極４からコンタクトを通して
ＡＬＡ配線６に接続し、さらにＡＬＡと多結晶シリコン
（以下ポリシリコンと称す）もしくは高融点金属を有す
る多結晶シリコン（以下ポリサイドと称す）とのコンタ
クトを通しポリシリコン層もしくはポリサイド層に接続
し、Ａ Ｌ Ａ電源配線下を前記ポリシリコンもしくは
ポリサイド配線８を通して抜いている。ここで前記ポリ
シリコンもしくはポリサイド配線層は、前記ＭＯＳトラ
ンジスタのゲート電極２と同一層のポリシリコン層もし
くはポリサイド層である。
案されている。第４図において、第１層目の電源配線１
は、第１層目のＡＬ（以下Ａ Ｌ Ａと称す）が使われ
ている。上記電源配線下にかかって、ゲート電極２．ソ
ース電極３．ドレイン電極４．、 ＡＣＴＩＶＥ
ＦＩＥＬＤ５から成るＭｏｓ＋、ランシスタが配置され
、前記ＭＯ８Ｉ−ランジスタのソース電極３は、上記電
源配線１に拡散層とＡＬＡのコンタクトＣ１（以下コン
タクトと称す）を通して接続されている。前記ＭＯＳト
ランジスタのドレイン電極４を前記電源配線１を交差し
て引き出す際、ドレイン電極４からコンタクトを通して
ＡＬＡ配線６に接続し、さらにＡＬＡと多結晶シリコン
（以下ポリシリコンと称す）もしくは高融点金属を有す
る多結晶シリコン（以下ポリサイドと称す）とのコンタ
クトを通しポリシリコン層もしくはポリサイド層に接続
し、Ａ Ｌ Ａ電源配線下を前記ポリシリコンもしくは
ポリサイド配線８を通して抜いている。ここで前記ポリ
シリコンもしくはポリサイド配線層は、前記ＭＯＳトラ
ンジスタのゲート電極２と同一層のポリシリコン層もし
くはポリサイド層である。
［発明が解決しようとする課題及び目的］第４図従来例
においては、ゲート電極と同一層のポリシリコンもしく
はポリサイド層を配線として使う為、前記Ｍｏｓ＋−ラ
ンシスタのド［／イン電極から前記ポリシリコンもしく
はポリサイ［・配線層までのある距離及びポリシリコン
もしく ＬＪポリサイド配線層のある幅が必要となりレ
イアウＩ−パターンの面積に制限を与える。特にＡ Ｌ
Ａの電源配線を交差する配線層がシート抵抗の高いポ
リシリコンである場合、配線抵抗を低くするためポリシ
リコン配線幅を広げる必要があり、レイアウトパターン
面積はさらに広がるという問題点があった。また前記ボ
リシＩノコンもしくはポリザイト配線の寄生容量・寄生
抵抗の為遅延が生しるという欠点があった。本発明は前
記問題点を解決するもので、小面積のレイアラ［・パタ
ーンをｉ’＋Ｊ能にし、チップサイズの小さな半導体集
積装；ａを提供すると同時に、高速な半導体集積装置を
提供することを目的とする。
においては、ゲート電極と同一層のポリシリコンもしく
はポリサイド層を配線として使う為、前記Ｍｏｓ＋−ラ
ンシスタのド［／イン電極から前記ポリシリコンもしく
はポリサイ［・配線層までのある距離及びポリシリコン
もしく ＬＪポリサイド配線層のある幅が必要となりレ
イアウＩ−パターンの面積に制限を与える。特にＡ Ｌ
Ａの電源配線を交差する配線層がシート抵抗の高いポ
リシリコンである場合、配線抵抗を低くするためポリシ
リコン配線幅を広げる必要があり、レイアウトパターン
面積はさらに広がるという問題点があった。また前記ボ
リシＩノコンもしくはポリザイト配線の寄生容量・寄生
抵抗の為遅延が生しるという欠点があった。本発明は前
記問題点を解決するもので、小面積のレイアラ［・パタ
ーンをｉ’＋Ｊ能にし、チップサイズの小さな半導体集
積装；ａを提供すると同時に、高速な半導体集積装置を
提供することを目的とする。
［課題を解決するための手段］
本発明の半導体集積装置は、最下層のＡ Ｌ、配線下に
かかって配置されたＭＯ８＋−ランジスタのトレイン電
極をＬ記Ａ、 Ｉ、電源配線を交差して引き出す配線に
おいて、前記配線が十記Ｍ○８トランジスタのゲート１
を極より上層の多結晶シリコンもしくは高融点金属を右
する多結晶シリコンのいずれかノ戸らなり、さらに、少
なくとも一ト、１己ＭＯ８Ｉ−ランシスタのドレイン拡
散の電極１−の一部を通し、て配線されていることを特
徴とする。
かかって配置されたＭＯ８＋−ランジスタのトレイン電
極をＬ記Ａ、 Ｉ、電源配線を交差して引き出す配線に
おいて、前記配線が十記Ｍ○８トランジスタのゲート１
を極より上層の多結晶シリコンもしくは高融点金属を右
する多結晶シリコンのいずれかノ戸らなり、さらに、少
なくとも一ト、１己ＭＯ８Ｉ−ランシスタのドレイン拡
散の電極１−の一部を通し、て配線されていることを特
徴とする。
［実施例コ
以下本発明の実施例を図面を用いて説明する。
第１図（ｊ本発明の第１の実施例に係わる図である。第
１図において、Ａ Ｌ、 Ａ電源配線］の下にがかって
、ゲー［・電極２．ソース電＄ｆｉ、３． ドレイン
電１％ ４． ＡＣＴＩＶＥ ＦＩＥＬＤ５からな
７．、ｌ Ｍ ＯＳ ｌ−ランシスタが配置され、［）
１ｊ記ＭＯＳトランジスタのソース電極３は、上記Ａ１
．Ａ４″、ｉ源配線１にコンタクト０４を通して接続さ
れている。前記ＭＯ８＋−ランジスタのドレイン電極４
を前記ＡＩ、Ａ電源配線１を交差して引き出す際、前記
ＭＯ３＋−ランジスタ０）Ａ Ｌ Ａ電源配線下以外の
ドレイン領域てＡ Ｔ−△配線６とドレイン拡散層４と
のコンタクｌ−とを取りさらに上記Ａ Ｌ Ａ配線６と
第２層目のポリシリコンもしくはポリサイド（以下１）
ＯＬ Ｙ １３と称す）とのコンタクトＣ２をとりＡ
ＬＡ電源配線１を交差するＰ ＯＬ Ｙ Ｂ配線７に接
続している。ゲート電極２は第１層１−１のポリシリコ
ンもしくはポリサイド（以下Ｉ−’ ＯＬ Ｙ Ａと称
す）から成る。
１図において、Ａ Ｌ、 Ａ電源配線］の下にがかって
、ゲー［・電極２．ソース電＄ｆｉ、３． ドレイン
電１％ ４． ＡＣＴＩＶＥ ＦＩＥＬＤ５からな
７．、ｌ Ｍ ＯＳ ｌ−ランシスタが配置され、［）
１ｊ記ＭＯＳトランジスタのソース電極３は、上記Ａ１
．Ａ４″、ｉ源配線１にコンタクト０４を通して接続さ
れている。前記ＭＯ８＋−ランジスタのドレイン電極４
を前記ＡＩ、Ａ電源配線１を交差して引き出す際、前記
ＭＯ３＋−ランジスタ０）Ａ Ｌ Ａ電源配線下以外の
ドレイン領域てＡ Ｔ−△配線６とドレイン拡散層４と
のコンタクｌ−とを取りさらに上記Ａ Ｌ Ａ配線６と
第２層目のポリシリコンもしくはポリサイド（以下１）
ＯＬ Ｙ １３と称す）とのコンタクトＣ２をとりＡ
ＬＡ電源配線１を交差するＰ ＯＬ Ｙ Ｂ配線７に接
続している。ゲート電極２は第１層１−１のポリシリコ
ンもしくはポリサイド（以下Ｉ−’ ＯＬ Ｙ Ａと称
す）から成る。
また、第２図実施例では、第１図実施例において、ドＩ
／イン寄生抵抗を低減する為にＡＬＡ電源配線下のトレ
イン領域で上記ＰＯＬＹＢとトレイン拡散層とのコンタ
クトｃ３をとっている。
／イン寄生抵抗を低減する為にＡＬＡ電源配線下のトレ
イン領域で上記ＰＯＬＹＢとトレイン拡散層とのコンタ
クトｃ３をとっている。
第３図は本発明の第２の実施例に係わる図である。本実
施例では、ＭＯＳ ｌ−ランジスタのトレイン電極４を
１ｒｊ記ＡＬＡ電源配線１を交差して引き出す際、前記
ＭＯ８＋−ランシスタのトレインｊＡ ＋ｊ文層４から
コンタクトを通して第２７ｉｉｔ ｊｌのポリシリコン
もしくはポリサイド（以下ＰＯＬ Ｙ Ｂと称す）に接
続しＰＯＬＹＢＪ會７でＡ Ｌ Ａ電源下を配線してい
る。
施例では、ＭＯＳ ｌ−ランジスタのトレイン電極４を
１ｒｊ記ＡＬＡ電源配線１を交差して引き出す際、前記
ＭＯ８＋−ランシスタのトレインｊＡ ＋ｊ文層４から
コンタクトを通して第２７ｉｉｔ ｊｌのポリシリコン
もしくはポリサイド（以下ＰＯＬ Ｙ Ｂと称す）に接
続しＰＯＬＹＢＪ會７でＡ Ｌ Ａ電源下を配線してい
る。
以上第１．２．３図の実施例に基づいてゲー１へ電極が
ｐ ＯＬ Ｙ Ａであり、Ａ、 Ｌ Ａ電源下の交差配
線がＰ○Ｌ Ｙ Ｂの場合（二ついて３’１３べてきた
が、ＡＬ Ａ電源配線下の交差配線が第Ｎ層（Ｎ２２）
のポリシリコンもしくはボｊノサイドであっても良い。
ｐ ＯＬ Ｙ Ａであり、Ａ、 Ｌ Ａ電源下の交差配
線がＰ○Ｌ Ｙ Ｂの場合（二ついて３’１３べてきた
が、ＡＬ Ａ電源配線下の交差配線が第Ｎ層（Ｎ２２）
のポリシリコンもしくはボｊノサイドであっても良い。
以上本発明を実施例に基づき具体的に説明してきたが、
本発明は−Ｉ−記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲で種々変更可能であることは言
うまでもない。
本発明は−Ｉ−記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲で種々変更可能であることは言
うまでもない。
［発明の効果］
以上述べてきた様に本発明の半導体集積装置は、第１１
４（Ｎ２２）のポリシリコンもしくはポリサイドをＡ
Ｌ電源配線を交差して引き出す配線に用い、ＡＩ、電源
配線下のＭ ＯＳ ｔ−ランジスタのトレイン電極上の
一部を通して配線する為、ゲート電極と同一層の第１層
目のポリシリコンもしくはポリサイ１−層を配線として
用いる場合に比べて、レイアウトパターン面積を小さく
できるという効果がある。また、寄生の配線抵抗及び配
線容量がイＬＬ減される為、より高速で低消費電力な半
導体集積装置が得られるという効果がある。
４（Ｎ２２）のポリシリコンもしくはポリサイドをＡ
Ｌ電源配線を交差して引き出す配線に用い、ＡＩ、電源
配線下のＭ ＯＳ ｔ−ランジスタのトレイン電極上の
一部を通して配線する為、ゲート電極と同一層の第１層
目のポリシリコンもしくはポリサイ１−層を配線として
用いる場合に比べて、レイアウトパターン面積を小さく
できるという効果がある。また、寄生の配線抵抗及び配
線容量がイＬＬ減される為、より高速で低消費電力な半
導体集積装置が得られるという効果がある。
第１図は本発明の第１の実施例を示す図。第２図は本発
明の第２の実施例を示す図。第３図（ｊ本発明の第３の
実施例を示す図。第４図は従来例を示す図。 １、第１層目のＡ Ｌ電源配線。 ２、ＭＯＳ ｌ−ランジスタのゲート電極。 ３、 １ν１０Ｓトランジスタのソース電極。 ４、Ｍ○Ｓトランジスタのドレイン電極。 ５、Ｍ○ＳトランジスタのＡＣＴＩＶＥ ＦＩＥＬＤ０
６、ＡＬＡトレイン配線。 ７、ＰＯＬＹＢドレイン配線。 ８、ＰＯＬＹＡトレイン配線。 Ｃ：１．、 ＡＬＡ−ＡＣＴＩＶＥ ＦＩＥＬＤ 、
ＡＬＡ−ＰＯＬＹＡコンタクト。 Ｃ２，ＡＬＡ−ＰＯＬＹＢコンタクト。 Ｃ３，Ｐ ＯＬ Ｙ Ｂ −ＡＣＴＴＶＥ ＦＩＥＬＤ
ｒ ’ｙタクト。
明の第２の実施例を示す図。第３図（ｊ本発明の第３の
実施例を示す図。第４図は従来例を示す図。 １、第１層目のＡ Ｌ電源配線。 ２、ＭＯＳ ｌ−ランジスタのゲート電極。 ３、 １ν１０Ｓトランジスタのソース電極。 ４、Ｍ○Ｓトランジスタのドレイン電極。 ５、Ｍ○ＳトランジスタのＡＣＴＩＶＥ ＦＩＥＬＤ０
６、ＡＬＡトレイン配線。 ７、ＰＯＬＹＢドレイン配線。 ８、ＰＯＬＹＡトレイン配線。 Ｃ：１．、 ＡＬＡ−ＡＣＴＩＶＥ ＦＩＥＬＤ 、
ＡＬＡ−ＰＯＬＹＡコンタクト。 Ｃ２，ＡＬＡ−ＰＯＬＹＢコンタクト。 Ｃ３，Ｐ ＯＬ Ｙ Ｂ −ＡＣＴＴＶＥ ＦＩＥＬＤ
ｒ ’ｙタクト。
Claims (1)
- 最下層のＡＬ電源配線下にかかって配置されたＭＯＳト
ランジスタのドレイン電極を上記ＡＬ電源配線に交差し
て引き出す配線において、前記配線が上記ＭＯＳトラン
ジスタのゲート電極より上層の多結晶シリコンもしくは
高融点金属を有する多結晶シリコンのいずれかから成り
、さらに、すくなくとも上記ＭＯＳトランジスタのドレ
イン拡散層の電極上の一部を通して配線されていること
を特徴とする半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32179090A JP2946746B2 (ja) | 1990-11-26 | 1990-11-26 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32179090A JP2946746B2 (ja) | 1990-11-26 | 1990-11-26 | 半導体集積装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04196126A true JPH04196126A (ja) | 1992-07-15 |
| JP2946746B2 JP2946746B2 (ja) | 1999-09-06 |
Family
ID=18136447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32179090A Expired - Fee Related JP2946746B2 (ja) | 1990-11-26 | 1990-11-26 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2946746B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013232525A (ja) * | 2012-04-27 | 2013-11-14 | Canon Inc | 半導体装置および半導体装置の製造方法 |
-
1990
- 1990-11-26 JP JP32179090A patent/JP2946746B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013232525A (ja) * | 2012-04-27 | 2013-11-14 | Canon Inc | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2946746B2 (ja) | 1999-09-06 |
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Legal Events
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