JPH04196126A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JPH04196126A JPH04196126A JP32179090A JP32179090A JPH04196126A JP H04196126 A JPH04196126 A JP H04196126A JP 32179090 A JP32179090 A JP 32179090A JP 32179090 A JP32179090 A JP 32179090A JP H04196126 A JPH04196126 A JP H04196126A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 238000009792 diffusion process Methods 0.000 claims abstract description 6
- 230000008018 melting Effects 0.000 claims description 4
- 238000002844 melting Methods 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 abstract description 19
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は特に多層の多結晶シリコンもしくは高融点金属
を有する多結晶シリコンを有する半導体集積装置のレイ
アウトパターンに関する。
を有する多結晶シリコンを有する半導体集積装置のレイ
アウトパターンに関する。
[従来の技術]
従来、第4図に示されるようなレイアウトパターンが提
案されている。第4図において、第1層目の電源配線1
は、第1層目のAL(以下A L Aと称す)が使われ
ている。上記電源配線下にかかって、ゲート電極2.ソ
ース電極3.ドレイン電極4.、 ACTIVE
FIELD5から成るMos+、ランシスタが配置され
、前記MO8I−ランジスタのソース電極3は、上記電
源配線1に拡散層とALAのコンタクトC1(以下コン
タクトと称す)を通して接続されている。前記MOSト
ランジスタのドレイン電極4を前記電源配線1を交差し
て引き出す際、ドレイン電極4からコンタクトを通して
ALA配線6に接続し、さらにALAと多結晶シリコン
(以下ポリシリコンと称す)もしくは高融点金属を有す
る多結晶シリコン(以下ポリサイドと称す)とのコンタ
クトを通しポリシリコン層もしくはポリサイド層に接続
し、A L A電源配線下を前記ポリシリコンもしくは
ポリサイド配線8を通して抜いている。ここで前記ポリ
シリコンもしくはポリサイド配線層は、前記MOSトラ
ンジスタのゲート電極2と同一層のポリシリコン層もし
くはポリサイド層である。
案されている。第4図において、第1層目の電源配線1
は、第1層目のAL(以下A L Aと称す)が使われ
ている。上記電源配線下にかかって、ゲート電極2.ソ
ース電極3.ドレイン電極4.、 ACTIVE
FIELD5から成るMos+、ランシスタが配置され
、前記MO8I−ランジスタのソース電極3は、上記電
源配線1に拡散層とALAのコンタクトC1(以下コン
タクトと称す)を通して接続されている。前記MOSト
ランジスタのドレイン電極4を前記電源配線1を交差し
て引き出す際、ドレイン電極4からコンタクトを通して
ALA配線6に接続し、さらにALAと多結晶シリコン
(以下ポリシリコンと称す)もしくは高融点金属を有す
る多結晶シリコン(以下ポリサイドと称す)とのコンタ
クトを通しポリシリコン層もしくはポリサイド層に接続
し、A L A電源配線下を前記ポリシリコンもしくは
ポリサイド配線8を通して抜いている。ここで前記ポリ
シリコンもしくはポリサイド配線層は、前記MOSトラ
ンジスタのゲート電極2と同一層のポリシリコン層もし
くはポリサイド層である。
[発明が解決しようとする課題及び目的]第4図従来例
においては、ゲート電極と同一層のポリシリコンもしく
はポリサイド層を配線として使う為、前記Mos+−ラ
ンシスタのド[/イン電極から前記ポリシリコンもしく
はポリサイ[・配線層までのある距離及びポリシリコン
もしく LJポリサイド配線層のある幅が必要となりレ
イアウI−パターンの面積に制限を与える。特にA L
Aの電源配線を交差する配線層がシート抵抗の高いポ
リシリコンである場合、配線抵抗を低くするためポリシ
リコン配線幅を広げる必要があり、レイアウトパターン
面積はさらに広がるという問題点があった。また前記ボ
リシIノコンもしくはポリザイト配線の寄生容量・寄生
抵抗の為遅延が生しるという欠点があった。本発明は前
記問題点を解決するもので、小面積のレイアラ[・パタ
ーンをi’+J能にし、チップサイズの小さな半導体集
積装;aを提供すると同時に、高速な半導体集積装置を
提供することを目的とする。
においては、ゲート電極と同一層のポリシリコンもしく
はポリサイド層を配線として使う為、前記Mos+−ラ
ンシスタのド[/イン電極から前記ポリシリコンもしく
はポリサイ[・配線層までのある距離及びポリシリコン
もしく LJポリサイド配線層のある幅が必要となりレ
イアウI−パターンの面積に制限を与える。特にA L
Aの電源配線を交差する配線層がシート抵抗の高いポ
リシリコンである場合、配線抵抗を低くするためポリシ
リコン配線幅を広げる必要があり、レイアウトパターン
面積はさらに広がるという問題点があった。また前記ボ
リシIノコンもしくはポリザイト配線の寄生容量・寄生
抵抗の為遅延が生しるという欠点があった。本発明は前
記問題点を解決するもので、小面積のレイアラ[・パタ
ーンをi’+J能にし、チップサイズの小さな半導体集
積装;aを提供すると同時に、高速な半導体集積装置を
提供することを目的とする。
[課題を解決するための手段]
本発明の半導体集積装置は、最下層のA L、配線下に
かかって配置されたMO8+−ランジスタのトレイン電
極をL記A、 I、電源配線を交差して引き出す配線に
おいて、前記配線が十記M○8トランジスタのゲート1
を極より上層の多結晶シリコンもしくは高融点金属を右
する多結晶シリコンのいずれかノ戸らなり、さらに、少
なくとも一ト、1己MO8I−ランシスタのドレイン拡
散の電極1−の一部を通し、て配線されていることを特
徴とする。
かかって配置されたMO8+−ランジスタのトレイン電
極をL記A、 I、電源配線を交差して引き出す配線に
おいて、前記配線が十記M○8トランジスタのゲート1
を極より上層の多結晶シリコンもしくは高融点金属を右
する多結晶シリコンのいずれかノ戸らなり、さらに、少
なくとも一ト、1己MO8I−ランシスタのドレイン拡
散の電極1−の一部を通し、て配線されていることを特
徴とする。
[実施例コ
以下本発明の実施例を図面を用いて説明する。
第1図(j本発明の第1の実施例に係わる図である。第
1図において、A L、 A電源配線]の下にがかって
、ゲー[・電極2.ソース電$fi、3. ドレイン
電1% 4. ACTIVE FIELD5からな
7.、l M OS l−ランシスタが配置され、[)
1j記MOSトランジスタのソース電極3は、上記A1
.A4″、i源配線1にコンタクト04を通して接続さ
れている。前記MO8+−ランジスタのドレイン電極4
を前記AI、A電源配線1を交差して引き出す際、前記
MO3+−ランジスタ0)A L A電源配線下以外の
ドレイン領域てA T−△配線6とドレイン拡散層4と
のコンタクl−とを取りさらに上記A L A配線6と
第2層目のポリシリコンもしくはポリサイド(以下1)
OL Y 13と称す)とのコンタクトC2をとりA
LA電源配線1を交差するP OL Y B配線7に接
続している。ゲート電極2は第1層1−1のポリシリコ
ンもしくはポリサイド(以下I−’ OL Y Aと称
す)から成る。
1図において、A L、 A電源配線]の下にがかって
、ゲー[・電極2.ソース電$fi、3. ドレイン
電1% 4. ACTIVE FIELD5からな
7.、l M OS l−ランシスタが配置され、[)
1j記MOSトランジスタのソース電極3は、上記A1
.A4″、i源配線1にコンタクト04を通して接続さ
れている。前記MO8+−ランジスタのドレイン電極4
を前記AI、A電源配線1を交差して引き出す際、前記
MO3+−ランジスタ0)A L A電源配線下以外の
ドレイン領域てA T−△配線6とドレイン拡散層4と
のコンタクl−とを取りさらに上記A L A配線6と
第2層目のポリシリコンもしくはポリサイド(以下1)
OL Y 13と称す)とのコンタクトC2をとりA
LA電源配線1を交差するP OL Y B配線7に接
続している。ゲート電極2は第1層1−1のポリシリコ
ンもしくはポリサイド(以下I−’ OL Y Aと称
す)から成る。
また、第2図実施例では、第1図実施例において、ドI
/イン寄生抵抗を低減する為にALA電源配線下のトレ
イン領域で上記POLYBとトレイン拡散層とのコンタ
クトc3をとっている。
/イン寄生抵抗を低減する為にALA電源配線下のトレ
イン領域で上記POLYBとトレイン拡散層とのコンタ
クトc3をとっている。
第3図は本発明の第2の実施例に係わる図である。本実
施例では、MOS l−ランジスタのトレイン電極4を
1rj記ALA電源配線1を交差して引き出す際、前記
MO8+−ランシスタのトレインjA +j文層4から
コンタクトを通して第27iit jlのポリシリコン
もしくはポリサイド(以下POL Y Bと称す)に接
続しPOLYBJ會7でA L A電源下を配線してい
る。
施例では、MOS l−ランジスタのトレイン電極4を
1rj記ALA電源配線1を交差して引き出す際、前記
MO8+−ランシスタのトレインjA +j文層4から
コンタクトを通して第27iit jlのポリシリコン
もしくはポリサイド(以下POL Y Bと称す)に接
続しPOLYBJ會7でA L A電源下を配線してい
る。
以上第1.2.3図の実施例に基づいてゲー1へ電極が
p OL Y Aであり、A、 L A電源下の交差配
線がP○L Y Bの場合(二ついて3’13べてきた
が、AL A電源配線下の交差配線が第N層(N22)
のポリシリコンもしくはボjノサイドであっても良い。
p OL Y Aであり、A、 L A電源下の交差配
線がP○L Y Bの場合(二ついて3’13べてきた
が、AL A電源配線下の交差配線が第N層(N22)
のポリシリコンもしくはボjノサイドであっても良い。
以上本発明を実施例に基づき具体的に説明してきたが、
本発明は−I−記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲で種々変更可能であることは言
うまでもない。
本発明は−I−記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲で種々変更可能であることは言
うまでもない。
[発明の効果]
以上述べてきた様に本発明の半導体集積装置は、第11
4(N22)のポリシリコンもしくはポリサイドをA
L電源配線を交差して引き出す配線に用い、AI、電源
配線下のM OS t−ランジスタのトレイン電極上の
一部を通して配線する為、ゲート電極と同一層の第1層
目のポリシリコンもしくはポリサイ1−層を配線として
用いる場合に比べて、レイアウトパターン面積を小さく
できるという効果がある。また、寄生の配線抵抗及び配
線容量がイLL減される為、より高速で低消費電力な半
導体集積装置が得られるという効果がある。
4(N22)のポリシリコンもしくはポリサイドをA
L電源配線を交差して引き出す配線に用い、AI、電源
配線下のM OS t−ランジスタのトレイン電極上の
一部を通して配線する為、ゲート電極と同一層の第1層
目のポリシリコンもしくはポリサイ1−層を配線として
用いる場合に比べて、レイアウトパターン面積を小さく
できるという効果がある。また、寄生の配線抵抗及び配
線容量がイLL減される為、より高速で低消費電力な半
導体集積装置が得られるという効果がある。
第1図は本発明の第1の実施例を示す図。第2図は本発
明の第2の実施例を示す図。第3図(j本発明の第3の
実施例を示す図。第4図は従来例を示す図。 1、第1層目のA L電源配線。 2、MOS l−ランジスタのゲート電極。 3、 1ν10Sトランジスタのソース電極。 4、M○Sトランジスタのドレイン電極。 5、M○SトランジスタのACTIVE FIELD0
6、ALAトレイン配線。 7、POLYBドレイン配線。 8、POLYAトレイン配線。 C:1.、 ALA−ACTIVE FIELD 、
ALA−POLYAコンタクト。 C2,ALA−POLYBコンタクト。 C3,P OL Y B −ACTTVE FIELD
r ’yタクト。
明の第2の実施例を示す図。第3図(j本発明の第3の
実施例を示す図。第4図は従来例を示す図。 1、第1層目のA L電源配線。 2、MOS l−ランジスタのゲート電極。 3、 1ν10Sトランジスタのソース電極。 4、M○Sトランジスタのドレイン電極。 5、M○SトランジスタのACTIVE FIELD0
6、ALAトレイン配線。 7、POLYBドレイン配線。 8、POLYAトレイン配線。 C:1.、 ALA−ACTIVE FIELD 、
ALA−POLYAコンタクト。 C2,ALA−POLYBコンタクト。 C3,P OL Y B −ACTTVE FIELD
r ’yタクト。
Claims (1)
- 最下層のAL電源配線下にかかって配置されたMOSト
ランジスタのドレイン電極を上記AL電源配線に交差し
て引き出す配線において、前記配線が上記MOSトラン
ジスタのゲート電極より上層の多結晶シリコンもしくは
高融点金属を有する多結晶シリコンのいずれかから成り
、さらに、すくなくとも上記MOSトランジスタのドレ
イン拡散層の電極上の一部を通して配線されていること
を特徴とする半導体集積装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32179090A JP2946746B2 (ja) | 1990-11-26 | 1990-11-26 | 半導体集積装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32179090A JP2946746B2 (ja) | 1990-11-26 | 1990-11-26 | 半導体集積装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04196126A true JPH04196126A (ja) | 1992-07-15 |
JP2946746B2 JP2946746B2 (ja) | 1999-09-06 |
Family
ID=18136447
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32179090A Expired - Fee Related JP2946746B2 (ja) | 1990-11-26 | 1990-11-26 | 半導体集積装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2946746B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013232525A (ja) * | 2012-04-27 | 2013-11-14 | Canon Inc | 半導体装置および半導体装置の製造方法 |
-
1990
- 1990-11-26 JP JP32179090A patent/JP2946746B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013232525A (ja) * | 2012-04-27 | 2013-11-14 | Canon Inc | 半導体装置および半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2946746B2 (ja) | 1999-09-06 |
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Legal Events
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