JP2919761B2 - 半導体メモリー装置用電圧降下回路 - Google Patents
半導体メモリー装置用電圧降下回路Info
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Description
含まれるメモリーブロック及びメモリー周辺回路に駆動
電圧を供給する電圧降下回路に関し、特にメモリーブロ
ック及びメモリ周辺回路の過負荷と係わりなく一定の電
圧レべルを有する駆動電圧を発生する半導体メモリー装
置の電圧降下回路に関する。
2進情報を貯蔵するためのメモリーブロック及び、前記
メモリーブロックを駆動するためのメモリー周辺回路と
を備える。また前記半導体メモリー装置は、低電力化及
びトランジスタの信頼性を向上させるため、外部の電源
装置からの外部電源電圧を一定レベルの電圧に降下さ
せ、前記降下された電圧を前記メモリー周辺回路に供給
する電圧降下回路とをさらに備える。しかし、従来の半
導体メモリー装置の電圧降下回路はメモリー周辺回路の
過負荷により、オーバーシュート(Overshoot) 電圧のよ
うな交流成分を含む不安定な電圧を発生する問題点を抱
えている。前記従来の半導体メモリー装置の電圧降下回
路の問題点を添付した図面を参照して詳細に説明する。
装置の電圧降下回路は基準電圧発生部(図示せず)から
ノード(N1)を経て供給される基準電圧(VR)を共
通的に入力するスタンバイドライバー(12)及びアク
ティブドライバー(13)により構成された降圧電圧ド
ライバー(11)とを備える。前記スタンバイドライバ
ー(12)は外部からノード(N2)を経て印加される
スタンバイ制御信号(SCS)により駆動され、ノード
(N4)に接触したメモリー周辺回路(14)に一定の
レベルの第1駆動電圧を供給する。このために、前記ス
タンバイドライバー(12)は前記ノード(N1)上の
基準電圧(VR)及び前記ノード(N4)上の降圧電圧
を差動増幅するための差動増幅器12Aと、前記差動増
幅器の出力を前記ノード(N4)側に出力させるための
出力部12Bとを備えて電圧追従器の機能を果たす。即
ち、前記スタンバイドライバー(12)は前記基準電圧
(VR)が変化することにより一定の比率を有して変化
する第1駆動電圧を発生する。前記差動増幅器は5つの
MOSトランジスタ(Q1〜Q5)で構成され、前記ス
タンバイ制御信号により駆動する。また前記出力部12
Bも2つのMOSトランジスタ(Q6、Q7)で構成さ
れ前記スタンバイ制御信号により駆動する。
からノード(N3)を経て印加されるアクティブ制御信
号(ACS)により駆動され、前記ノード(N4)に接
触した前記メモリー周辺回路(14)に一定のレベルの
第2駆動電圧を供給する。このため、前記アクティブド
ライバー(13)は前記ノード(N1)上の基準電圧
(VR)及び前記ノード(N4)上の降圧電圧を差動増
幅するための差動増幅器13Aと、前記差動増幅器の出
力を緩衝し緩衝された差動増幅器の出力を前記ノード
(N4)側に出力させるための出力用MOSトランジス
タ(Q14)とを備えて電圧追従器の機能を果たす。即
ち、前記アクティブドライバー(13)は前記基準電圧
(VR)が変化することにより一定の比率を有して変化
する第2駆動電圧を発生し、前記第2駆動電圧のレベル
は前記第1駆動電圧より高いレベルを有する。前記差動
増幅器は6つのMOSトランジスタ(Q8〜Q13)で構
成され前記アクティブ制御信号により駆動される。
ブドライバー(13)は、アクティブモードの時にメモ
リー周辺回路(14)が過負荷状態になる場合、オーバ
シュートの現象のような交流雑音を含む駆動電圧を前記
ノード(N4)に発生させる。これを詳細に説明する
と、前記メモリー周辺回路(14)の電流が急激に増加
する場合、VOL(殆ど接地電位)まで急激に降下する前
記ノード(N4)上の駆動電圧(Vint)により前記MO
Sトランジスタ(Q14)が強くターンオンされ、第1供
給電源(Vcc)から自らのソース及びドレインを経て前
記ノード(N4)に供給される電流量を増加させ、前記
ノード(N4)上の降下される駆動電圧(Vint)を補償
する。しかし、前記MOSトランジスタ(Q14)は前記
ノード(N4)上の駆動電圧(Vint)が前記基準電圧
(VR)のレベルまで補償されても、前記ノード(N
4)に供給される電流の量を大きく維持して前記駆動電
圧(Vint)にオーバシュートが発生する。
ック及びメモリー周辺回路の過負荷と係わりなく、所定
の電圧レベルを安定に維持する降圧電圧を発生すること
ができる半導体メモリー装置の電圧降下回路を提供する
ことにある。
ックと、前記メモリーブロックを制御するためのメモリ
ー周辺回路と、前記メモリーブロック及び前記メモリー
周辺回路を駆動するため、外部からの電源電圧を分圧す
るための基準電位発生手段とを備えた半導体メモリー装
置において、前記基準電圧発生手段からの基準電圧を待
機モード及び活性モードに従い異なる電圧レベルで降圧
し、降圧した電圧を前記メモリーブロック及びメモリー
周辺回路側に送り出す降圧電圧駆動手段と、アクティブ
モード時にのみ動作状態となるようにアクティブ制御手
段が付与され前記降圧電圧駆動手段の出力電圧が、所定
の電圧レベルを超過するのを検出するオーバーシュート
検出手段と、前記オーバーシュート検出手段の出力によ
り、前記メモリーブロック及びメモリー周辺回路に供給
される電圧信号のレベルを調節し、前記降圧電圧駆動手
段の出力電圧に発生したオーバーシュート成分を取り除
く電圧調節手段とを備えたものにおいて、前記電圧調節
手段は、前記降圧電圧駆動手段の出力電圧に前記オーバ
ーシュートが発生した場合に所定の幅を有するパルス信
号を発生するセルフディレイパルス発生器と、前記セル
フディレイパルス発生器からの前記パルス信号の期間
中、前記メモリーブロック及びメモリー周辺回路に供給
される電圧信号のレベルを降下させるカレントシンクと
を備え、オーバーシュート検出手段にアクティブ制御信
号が与えられ、アクティブモード時のみ動作状態となる
ことを特徴とする半導体メモリー装置の電圧降下回路に
ある。
の電圧降下回路はメモリーブロック及びメモリー周辺回
路の過負荷の際、メモリーブロック及びメモリー周辺回
路に供給される降圧電圧を一時的にミュートすることに
より、前記降圧電圧でのオーバシュート成分の発生を防
止することができる。前記オーバシュート成分の発生を
防止することにより、本発明の半導体メモリー装置の電
圧降下回路はメモリーブロック及びメモリー周辺回路を
過負荷から保護することができ、さらに半導体メモリー
装置の信頼性を向上させることができる。
に説明する。図2において、基準電圧発生部(図示せ
ず)から基準電圧(VR)を共通的に入力する降圧電圧
ドライバー(11)及び、電圧補償部(15)とを備え
る本発明の実施例による半導体メモリー装置の電圧降下
回路が示されている。前記降圧電圧ドライバー(11)
は2つのノード(N2,N3)を経て印加されるスンタ
バイ制御信号(SCS) 及びアクティブ制御信号(ACS) によ
り2つのスタンバイモードとアクティブモードに駆動さ
れる。前記スタンバイ制御信号(SCS) が印加される場
合、前記基準電圧(VR)を第1所定のレベルに降圧
し、前記降圧電圧(Vint)をメモリー周辺回路(14)に
供給する。逆に、前記アクティブ制御信号(ACS) が印加
される場合に、前記降圧電圧ドライバー(11)は、前
記基準電圧を第2所定レベルに降圧し、降圧された電圧
(Vint)をノード(N4)を経て前記メモリー周辺回路
(14)に供給する。さらに、前記第1所定レベルは前
記第2所定レベルより低く、また、前記メモリー周辺回
路(14)は第1図で説明したように半導体メモリー装
置に含まれたメモリーブロック及びメモリー周辺回路を
含む。
(N3)から前記アクティブ制御信号(ACS) を入力する
オーバシュート検出器(16)と、前記オーバシュート
検出器(16)の出力信号により所定幅のパルスを発生
するセルフディレイパルス発生器(17)と、前記セル
フディレイパルス発生器(17)からのパルス信号によ
り駆動されるカレントシンク(Current Sink)とにより
構成される。前記オーバシュート検出器(16)は前記
アクティブ制御信号(ACS) が印加される間駆動され、前
記ノード(N1)からの基準電圧(VR)と前記ノード
(N4)からの前記降圧電圧(Vint)を差動増幅してオ
ーバシュート検出パルス信号を発生する。前記オーバシ
ュートパルス信号(Vintdet)は前記降圧電圧(Vint)が前
記基準電圧(VR)より大きい電圧レベルを維持する期
間に該当するパルス幅を有する。また、前記セルフディ
レイパルス発生器(17)は前記オーバシュートパルス
信号(Vintdet)の下降エッジから一定の幅を有するパル
ス信号を発生する。さらに、前記カレントシンク(1
8)は前記セルフディレイパルス発生器(17)から印
加されるパルス信号の期間の間に駆動され、前記ノード
(N4)上の前記降圧電圧(Vint)の一部をミュートさ
せる。前記カレントシンク(18)のミュート動作によ
り、前記ノード(N4)上の前記降圧電圧(Vint)に発
生したオーバシュート成分は取り除かれる。
器(16)の詳細を示す回路図である。図3において、
前記オーバシュート検出器(16)は基本的な動作構成
を見れば、動作モードで前記ノード(N1)上の基準電
圧(VR)と前記ノード(N4)上の降圧電圧(Vint)
を比較するための直列接続した二重比較器とを備える。
を有するスタンバイモードの場合、8個のMOSトラン
ジスタ(Q15乃至Q22)よりなる一番目のロードラッチ
型(load latched)差動増幅器(16A)はオフされ、
ノード(N12)及びノード(N13)にロー論理の論理信
号を発生する。また6個のMOSトランジスタ(Q23乃
至Q28)で形成された二番目の差動増幅器(16B)も
オフされフリ−チャ−ジ状態であるハイ論理の論理信号
(Vintdet)を発生する。
イ論理を有するアクティブモードの場合、前記2つの差
動増幅器(16A)(16B)が駆動される。これを詳
細に説明すると、8つのMOSトランジスタ(Q15乃至
Q22)よりなる一番目の差動増幅器(16A)は前記基
準電圧(VR)と前記降圧電圧(Vint)の電圧レベルを
比較し、そして6個のMOSトランジスタ(Q23乃至Q
28)よりなる2番目の差動増幅器(16B)は、前記1
番目の差動増幅器(16A)の出力を増幅してオーバシ
ュートパルス信号(Vintdet) を発生する。
スタ(Q16)よりMOSトランジスタ(Q17)を通過す
る電流量が大きくなることにより、MOSトランジスタ
(Q18)はMOSトランジスタ(Q19)より多い電流を
通過させ、ノード(N13)にハイ論理の論理信号を発生
し、前記ノード(N12)にはロー論理の論理信号を発生
させる。
号を入力される前記MOSトランジスタ(Q26)は、前
記MOSトランジスタ(Q25)より多い電流を通過さ
せ、前記ノード(N9 )の論理信号をロー論理状態に遷
移させる。逆に、VR>Vintの場合、前記MOSトランジ
スタ(Q16)は前記MOSトランジスタ(Q17)より多
い量の電流を通過させ前記ノード(N12)にハイ論理の
論理信号を発生し、前記ノード(N13)にはロー論理の
論理信号を発生させる。また、前記ノード(12)から
ハイ論理を入力される前記MOSトランジスタ(Q25)
は前記MOSトランジスタ(Q26)より多い量の電流を
通過させ、前記ノード(N9)上の論理信号(Vint)を
ハイ論理状態に遷移させる。
ルス発生器の詳細に示す図面である。図4において、前
記セルフディレイパルス発生器(17)は図2及び図3
に示したオーバシュート検出器(16)からノード(N
9)を経て入力される、図5Aのような前記オーバシュ
ートパルス信号(Vintdet )の下降エッジから一定の幅
を有するハイ論理のパルス信号を発生する。
生器は前記ノード(N9)から前記オーバシュートパル
ス信号(Vintdet )を反転させるためのインバータ(G
2)と、前記インバータ(G2)により反転したオーバ
シュートパルス信号を共通的に入力する遅延ライン(1
9)及びNANDゲート(G6)とを備える。
タ(G2)及び前記NANDゲート(G6)の間に直列接続
した3個のインバータ(G3乃至G5)と、前記インバ
ータ(G3)の出力端子及び第2供給電圧源(Vss)の
間に接続されたキャパシター(C1)により構成され
る。前記遅延ライン(19)は、前記反転されたオーバ
シュートパルス信号を一定の時間だけ遅延させ、また、
遅延した信号を再び反転させる。また前記遅延ライン
(19)は前記遅延反転した信号を前記NANDゲート(G
6)に供給する。前記遅延ライン(19)の遅延時間は
前記3個のインバータ(G3乃至G5)各々の電波遅延
時間の和に相当する。
ンバータ(G2)の出力信号及び前記遅延ライン(1
9)の出力信号をNAND演算し、前記遅延ライン(19)
の遅延時間に該当する幅を有するロー論理のパルス信号
を発生する。前記NANDゲート(G6)はNAND演算された
信号をインバータ(G7)に供給する。そうすると、前
記インバータ(G7)は前記NANDゲート(G6)の出力
信号を反転させ図5Bのようなパルス信号(det)を発生
させる。前記パルス信号(det)はノード(N10)を経て
図2に示したカレントシンク(18)に供給される。ま
た、前記パルス信号(det) は図2のノード(N4)上の
降圧電圧(Vint)が、ノード(N1)上の基準電圧(V
R)より大きくなり始めた瞬間から前記遅延ライン(1
9)の遅延時間の間、ハイ論理を維持する。図6は、図
2に示したカレントシンク(18)の一実施例の回路を
具体的に示す。図6において、前記カレントシンク(1
8)はノード(N10)を経て図2及び図4に示されたセ
ルフディレイパルス発生器(17)からのパルス信号(d
et)を自らのゲート側に入力するMOSトランジスタ
(Q29)により形成される。前記MOSトランジスタ
(Q29)はパルス信号(det)のハイ論理の期間の間、タ
ーンオンされノード(N4)を経て図2に示した降圧電
圧ドライバー(11)からの降圧電圧(Vint)を第2電
圧供給源(Vss) 側にミュートさせ、前記降圧電圧(Vi
nt)に発生したオーバシュート成分を取り除く。
8)の他の実施の一例回路を具体的に示す回路図であ
る。図7において、前記カレントシンク(18)はノー
ド(N10)を経て図2及び図4に示されたセルフディレ
イパルス発生器(17)からのパルス信号(det) を入力
されるインバータ(G8)と、前記ノード(N10)から
の前記パルス信号(det) を自らのゲート側に入力するM
OSトランジスタ(Q31)とを備える。前記MOSトラ
ンジスタ(Q31)はパルス信号(det) のハイ論理の期間
の間、ターンオンされノード(N4)を経て図2に示し
た降圧電圧ドライバー(11)からの降圧電圧(Vint)
を第2電圧供給源(Vss) 側にミュートさせる。
ド(N10)からの前記パルス信号(det) を反転させ、反
転したパルス信号をMOSトランジスタ(Q30)のゲー
トに供給する。そうすると、前記MOSトランジスタ
(Q30)は前記インバータ(G8)からの前記反転した
パルス信号のロー論理の期間の間、ターンオンされ前記
ノード(N4)からの降圧電圧(Vint)を前記第2電圧
供給源(Vss)側にミュートさせる。
Q31)は、前記ノード(N10)上のパルス信号がハイ論
理状態を維持する間、前記ノード(N4)上の降圧電圧
(Vint)をミュートさせることにより、前記降圧電圧
(Vint)に発生したオーバシュート成分を取り除く。ま
た、前記両MOSトランジスタ(Q30, Q31)はミュー
ト動作の際、電流の消耗量を最少化する。
ー装置の電圧降下回路はメモリーブロック及びメモリー
周辺回路の過負荷の時、メモリーブロック及びメモリー
周辺回路に供給される降圧電圧を一時的にミュートする
ことにより、前記降圧電圧でのオーバシュート成分の発
生を防止することができる。前記オーバシュート成分の
発生を防止することにより、本発明の半導体メモリー装
置の電圧降下回路はメモリーブロック及びメモリー周辺
回路を過負荷から保護することができ、さらに、半導体
メモリー装置の信頼性を向上させることができる工業上
大なる効果がある。
回路の回路図である。
装置の電圧降下回路のブロック図である。
実施の一例を示す具体的回路図である。
生器の実施の一例の具体的回路図である。
及び出力信号の波形図である。
例の具体的回路図である。
施例の具体的回路図である。
Claims (1)
- 【請求項1】 メモリーブロックと、前記メモリーブロ
ックを制御するためのメモリー周辺回路と、前記メモリ
ーブロック及び前記メモリー周辺回路を駆動するため、
外部からの電源電圧を分圧するための基準電位発生手段
とを備えた半導体メモリー装置において、 前記基準電圧発生手段からの基準電圧を待機モード及び
活性モードに従い異なる電圧レベルで降圧し、降圧した
電圧を前記メモリーブロック及びメモリー周辺回路側に
送り出す降圧電圧駆動手段と、 アクティブモード時にのみ動作状態となるようにアクテ
ィブ制御手段が付与され前記降圧電圧駆動手段の出力電
圧が、所定の電圧レベルを超過するのを検出するオーバ
ーシュート検出手段と、 前記オーバーシュート検出手段の出力により、前記メモ
リーブロック及びメモリー周辺回路に供給される電圧信
号のレベルを調節し、前記降圧電圧駆動手段の出力電圧
に発生したオーバーシュート成分を取り除く電圧調節手
段とを備えたものにおいて、前記電圧調節手段は、前記
降圧電圧駆動手段の出力電圧に前記オーバーシュートが
発生した場合に所定の幅を有するパルス信号を発生する
セルフディレイパルス発生器と、前記セルフディレイパ
ルス発生器からの前記パルス信号の期間中、前記メモリ
ーブロック及びメモリー周辺回路に供給される電圧信号
のレベルを降下させるカレントシンクとを備え、オーバ
ーシュート検出手段にアクティブ制御信号が与えられ、
アクティブモード時のみ動作状態となることを特徴とす
る半導体メモリー装置の電圧降下回路。
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