JPH06236686A - 半導体装置 - Google Patents

半導体装置

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JPH06236686A
JPH06236686A JP5008728A JP872893A JPH06236686A JP H06236686 A JPH06236686 A JP H06236686A JP 5008728 A JP5008728 A JP 5008728A JP 872893 A JP872893 A JP 872893A JP H06236686 A JPH06236686 A JP H06236686A
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JP
Japan
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power supply
circuit
internal
voltage
internal power
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JP5008728A
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Inventor
Kimiyasu Ishikawa
公康 石川
Kiyokazu Hashimoto
潔和 橋本
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • G11—INFORMATION STORAGE
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    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】 【目的】内部回路に短期的に大きな電源電流が流れたと
きでもこの内部回路への内部降圧電源電圧の低下をなく
し、内部回路の誤動作や動作速度の低下を防ぐ。 【構成】アドレス信号ＡＤのアドレス値が変化したとき
所定の期間アクティブレベルとなる検知信号ＡＤＸを出
力するアドレス遷移検知回路１を設ける。ソース，ドレ
インを電源端子ＴＭｐと内部回路２０の内部電源受電端
との間に接続しゲートに供給された検知信号ＡＤＸがア
クティブレベルのとき導通するトランジスタＱ１を備え
内部回路２０への内部電源電圧Ｖｉｐのレベルを補正す
る内部電源電圧補正回路２を設ける。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
外部から供給される電源電圧を所定の電圧に降圧して内
部回路の電源電圧とする構成の半導体装置に関する。
【０００２】
【従来の技術】半導体装置、中でも半導体記憶装置にお
いては、その大容量化，微細化が進む中、信頼性の確保
及びその向上、並びに消費電力の低減をはかるために、
低電源電圧化が進められている。しかしながら、半導体
装置の内部には、駆動能力が大きく高速動作する回路も
含まれるため、外部から供給された電源電圧（以下、外
部電源電圧という）を内部降圧回路により所定の電圧に
降圧し、低電源電圧動作する内部回路に供給する場合が
多い。
【０００３】図６は従来のこの種の半導体装置の一例を
示す回路図である。
【０００４】この半導体装置は、電源端子ＴＭｐから伝
達された外部電源電圧Ｖｃｃ（例えば５．０Ｖ）からこ
の外部電源電圧Ｖｃｃより低いレベルの基準電圧Ｖｒ
（例えば３．０Ｖ）を発生する基準電圧発生部１１、ト
ランジスタＱ１１〜Ｑ１５を備えてカレントミラー回路
型の差動増幅器を形成し基準電圧Ｖｒと降圧電圧Ｖｄと
の差動増幅を行う制御増幅部１２、ソースを電源端子Ｔ
Ｍｐと接続しゲートに制御増幅部１２の出力信号を受け
てオン抵抗が制御されドレインから基準電圧Ｖｒとほぼ
等しい降圧電圧Ｖｄを出力する出力トランジスタＱ１
６、発振防止用の容量素子Ｃ１１、及び負荷安定用のト
ランジスタＱ１７を含む内部降圧回路１０と、この内部
降圧回路１０からの降圧電圧Ｖｄを内部電源受電端に受
けて動作する内部回路２０とを有する構成となってい
る。
【０００５】内部降圧回路１０は、基準電圧発生部１１
からの基準電圧Ｖｒと、出力トランジスタＱ１６のドレ
インから出力されこの内部降圧回路１０の出力電圧であ
る降圧電圧Ｖｄとを制御増幅部１２で差動増幅して出力
トランジスタＱ１６のゲートに供給し、この出力トラン
ジスタＱ１６のオン抵抗を制御することによって降圧電
圧Ｖｄが常に基準電圧Ｖｒとほぼ等しくなるように動作
する。すなわち、出力電圧（降圧電圧Ｖｄ）を制御増幅
部１２にフィードバックして基準電圧Ｖｒと比較し、そ
の差電圧を増幅してこれにより出力トランジスタＱ１６
のオン抵抗を、その差電圧が“０”に近づくように制御
する。従って、内部回路２０の内部動作の変化に応じて
その電源電流が多少変動しても、内部回路２０には常に
ほぼ一定の電源電圧が内部降圧回路１０から供給される
（この種の内部降圧回路については、例えばアイイーイ
ーイー ジャーナル オブ ソリッド・ステート サー
キッツ（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ
−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ））１９９０年１０
月、第２５巻第５号、１１２９〜１１３５頁、「アチュ
ーナブル シーモス・ディーラム ボルテージ リミッ
タ ウィズ スタビライズド フィードバック アンプ
リファイヤ（Ａ Ｔｕｎａｂｌｅ ＣＭＯＳ−ＤＲＡＭ
Ｖｏｌｔａｇｅ Ｌｉｍｉｔｅｒ ｗｉｔｈ Ｓｔａ
ｂｉｌｉｚｅｄ Ｆｅｅｄｂａｃｋ Ａｍｐｌｉｆｉｅ
ｒ）」参照）。
【０００６】この例では、出力電圧（降圧電圧Ｖｄ）を
フィードバックして安定した出力電圧を得る構成となっ
ているが、このほか、フィードバック機能をもたない
で、基準電圧より出力トランジスタのしきい値電圧分だ
け低い電圧を降圧電圧とする回路も多く使用されている
（例えば、サイエンスフォーラム社発行書籍、ＵＳＬＩ
ＤＲＡＭ技術、９１〜９３頁参照）。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
装置は、内部降圧回路１０により、その出力電圧（降圧
電圧Ｖｄ）をフィードバックして基準電圧Ｖｒと比較
し、その差電圧を増幅してこれにより出力トランジスタ
Ｑ１６のオン抵抗を制御し安定した降圧電圧Ｖｄを内部
回路２０の電源電圧として供給するものや、フィードバ
ック機能をもたないで基準電圧より出力トランジスタの
しきい値電圧分だけ低い電圧を内部回路の電源電圧とし
て供給するものなどが一般的であるが、これらは両者と
もその出力トランジスタの電流駆動能力には限界があ
り、しかも、前者においてはフィードバック系の応答速
度、差電圧の増幅度等の限界、後者においては出力電流
による出力トランジスタの電圧降下等があるため、例え
ば、半導体記憶装置においてはアドレス変化によるワー
ド線等の充放電時、その他の半導体装置においては多ビ
ット並列出力の同時レベル変化時等のように、内部回路
（２０）に短時間大きな電源電流が流れる場合には、図
７に示すように、内部降圧回路（１０）の出力電圧（降
圧電圧Ｖｄ）が一時的に規定値より低下し、内部回路
（１０）の誤動作や動作速度の低下等が発生するという
問題点があった。
【０００８】本発明の目的は、アドレス変化時等のよう
に短期的に大きな電源電流が流れる場合でも、内部回路
に供給される降圧電源電圧の低下をなくし、内部回路の
誤動作や動作速度の低下を防止することができる半導体
装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
電源端子からの外部電源電圧を受けこの外部電源電圧よ
り低い所定の電圧を出力する内部降圧回路と、この内部
降圧回路の出力電圧を内部電源受電端に受けて動作する
内部回路と、この内部回路の動作に応答して前記内部降
圧回路の出力電圧の低下を検知し所定の期間アクティブ
レベルとなる検知信号を出力する内部電源電圧検知手段
と、一端を前記電源端子と接続し他端を前記内部電源受
電端と接続し前記検知信号がアクティブレベルのとき前
記内部電源受電端の電圧を所定のレベルに補正する内部
電源電圧補正手段とを有している。
【００１０】また、内部回路が、アドレス信号により指
定されたアドレスに対して所定のデータ処理を行う回路
であり、内部電源電圧検知手段が、前記アドレス信号の
アドレス値が変化したことを検知して所定の期間アクテ
ィブレベルとなる検知信号を出力するアドレス遷移検知
回路であり、内部電源電圧補正手段が、ソース，ドレイ
ンの一方を電源端子と接続し他方を内部電源受電端と接
続しゲートに前記検知信号を受けてこの検知信号がアク
ティブレベルのとき導通状態となるトランジスタを備え
て構成される。
【００１１】また、内部電源電圧検知手段が、内部電源
受電端の電圧が予め設定されたレベルより低下したとき
所定の期間アクティブレベルとなる検出信号を出力する
内部電源電圧検出回路であり、内部電源電圧補正手段
が、ソース，ドレインの一方を電源端子と接続し他方を
内部電源受電端と接続しゲートに前記検出信号を受けて
この検出信号がアクティブレベルのとき導通状態となる
トランジスタを備えて構成される。
【００１２】また、内部回路が、アドレス信号により指
定されたアドレスに対して所定のデータ処理を行う回路
であり、内部電源電圧検知手段が、前記アドレス信号の
アドレス値が変化したことを検知して所定の期間アクテ
ィブレベルとなる検知信号を出力するアドレス遷移検知
回路と、内部電源受電端の電圧が予め設定されたレベル
より低下したとき所定の期間アクティブレベルとなる検
知信号を出力する内部電源電圧検出回路とを含んで構成
され、内部電源電圧補正手段が、ソース，ドレインを互
いに直列及び並列のうちの一方に接続して電源端子及び
前記内部電源受電端間に設けられゲートに前記検知信号
及び検出信号をそれぞれ対応して受けてこれら検知信号
及び検出信号がアクティブレベルのとき導通状態となる
第１及び第２のトランジスタを含んで構成される。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００１４】図１は本発明の第１の実施例を示す一部回
路図を含むブロック図である。
【００１５】この実施例は、電源端子ＴＭｐから伝達さ
れた外部電源電圧Ｖｃｃ（例えば５Ｖ）を受けこの外部
電源電圧Ｖｃｃより低い降圧電圧Ｖｄ（例えば３Ｖ）を
出力する、図６などの従来例と同等の内部降圧回路１０
と、この内部降圧回路１０からの降圧電圧Ｖｄを含み内
部電源受電端に供給される内部電源電圧Ｖｉｐにより動
作しアドレス信号ＡＤにより指定されたアドレスに対し
て所定のデータ処理を行う内部回路２０と、アドレス信
号ＡＤのアドレス値が変化したことを検知し所定の期間
アクティブレベルとなる検知信号ＡＤＸを出力する内部
電源電圧検知手段のアドレス遷移検知回路１と、ドレイ
ンを電源端子ＴＭｐと接続しソースを内部回路２０の内
部電源受電端と接続しゲートに検知信号ＡＤＸを受けて
この検知信号ＡＤＸがアクティブレベルのとき導通状態
になるＮチャネル型のトランジスタＱ１を備え内部回路
１０への内部電源電圧Ｖｉｐの電圧を所定のレベルに補
正する内部電源電圧補正回路２とを有する構成となって
いる。
【００１６】次に、この実施例の動作及び効果について
説明する。図２はこの実施例の動作及び効果を説明する
ための内部電源電圧Ｖｉｐの波形図である。
【００１７】この実施例は、半導体記憶装置に本発明を
適用したものであり、アドレス信号ＡＤのアドレス値が
変化することにより内部回路２０の選択ワード線が変化
してこれらワード線等の充放電が行なわれ、内部回路２
０の電源電流が短期的に増大して内部降圧回路１０の出
力電圧（降圧電圧Ｖｄ）が低下するのを、アドレス遷移
検知回路１により間接的に検知するようにしたものであ
る。時刻ｔ１において、アドレス信号ＡＤのアドレス値
が変化すると、アドレス遷移検知回路１から、所定の期
間（大電流が継続する期間により決定される）アクティ
ブレベル（この実施例ではトランジスタＱ１がＮチャネ
ル型であるので高レベル）となる検知信号ＡＤＸが出力
される。トランジスタＱ１はこの検知信号ＡＤＸがアク
ティブレベルの間導通状態となり、外部電源電圧Ｖｃｃ
をこのトランジスタＱ１のオン抵抗を通して内部降圧回
路１０と並行して内部回路２０の内部電源受電端に供給
する。従って、内部回路２０の電源電流が増大して内部
降圧回路１０の出力電圧（降圧電圧Ｖｄ）が低下して
も、トランジスタＱ１から、このトランジスタＱ１のオ
ン抵抗と流れる電流とによって定まり、かつ規定電圧
（例えば３Ｖ）よりわずかに高い内部電源電圧Ｖｉｐが
内部回路２０に供給されるので、内部回路２０の誤動作
や動作速度の低下等を防止することができる。
【００１８】なお、検知信号ＡＤＸのアクティブレベル
を、降圧電圧Ｖｄ，内部電源電圧Ｖｉｐの規定電圧（３
Ｖ）よりトランジスタＱ１のしきい値電圧分だけ高く設
定しておけば、トランジスタＱ１の出力電圧、すなわち
このときの内部電源電圧Ｖｉｐはほぼ規定電圧（３Ｖ）
に抑えることができる。
【００１９】図３は本発明の第２の実施例を示す一部回
路図を含むブロック図である。
【００２０】この実施例は、内部電源電圧補正回路２ａ
のトランジスタＱ２をＰチャネル型としたもので、これ
に伴って、検知信号ＡＤＸをインバータＩＶ１によりレ
ベル反転しトランジスタＱ２のゲートに供給している。
【００２１】基本的な動作及び効果は第１の実施例と同
一であるので、これ以上の説明は省略する。
【００２２】図４は本発明の第３の実施例を示す一部回
路図を含むブロック図である。
【００２３】この実施例は、内部電源電圧検知手段を、
内部降圧回路１０の出力電圧（降圧電圧Ｖｄ）の低下を
直接検出する内部電源電圧検出回路３としたものであ
る。
【００２４】内部電源電圧検出回路３は、降圧電圧Ｖ
ｄ，内部電源電圧Ｖｉｐの規定電圧（３Ｖ）よりわずか
に低いしきい値電圧をもつインバータＩＶ２により構成
される。従って、内部降圧回路１０の出力電圧（降圧電
圧Ｖｄ）が規定電圧（３Ｖ）よりわずかに低下するとイ
ンバータＩＶ２の出力は高レベルとなり、Ｎチャネル型
のトランジスタＱ１が導通し、内部回路２０への内部電
源電圧Ｖｉｐのレベルが上昇する。内部電源電圧Ｖｉｐ
のレベルがインバータＩＶ２のしきい値より上昇すると
インバータＩＶ２の出力は低レベルとなるので、トラン
ジスタＱ１はオフとなり、このトランジスタＱ１による
内部電源電圧Ｖｉｐの上昇は停止する。この動作が細か
く連続的にくり返されるので、内部電源電圧Ｖｉｐはほ
ぼ規定の電圧（３Ｖ）に安定する。
【００２５】この実施例は、アドレス信号を使用しな
い、記憶装置以外の半導体装置でも適用でき、また、ア
ドレス値が変化する特定時間だけでなく、降圧電源Ｖｄ
が低下する全ての期間に対し簡単な回路で内部電源電圧
Ｖｉｐが補正できるという利点がある。
【００２６】図５は本発明の第４の実施例を示す一部回
路図を含むブロック図である。
【００２７】この実施例は、図１に示された第１の実施
例と図４に示された第３の実施例とを結合した１つの例
である。
【００２８】この実施例においては、内部電源電圧補正
回路２ｂの２つのトランジスタＱ１，Ｑ３が互いに直列
接続され、アドレス遷移検知回路１及び内部電源電圧検
出回路３におりオン，オフ制御される。従って、アドレ
ス値が変化したときの内部電源電圧Ｖｉｐをほぼ規定電
圧（３Ｖ）にすることができる。
【００２９】この実施例においてはトランジスタＱ１，
Ｑ３を直列に接続した場合について述べたが、これらト
ランジスタＱ１，Ｑ３を並列に接続することもできる。
この場合、アドレス値変化時の内部電源電圧はトランジ
スタＱ１，Ｑ３の並列回路により供給されるので、アド
レス値変化時の内部電源電流が特に大きい半導体装置へ
の適用が効果的である。
【００３０】なお、上述の実施例に含まれるアドレス遷
移検知回路１は、他の目的のために設けられた既存のア
ドレス遷移検知回路（例えば、特開平２−３０２９９４
号公報のＡＴＤ）と共用することもできる。
【００３１】
【発明の効果】以上説明したように本発明は、内部降圧
回路の出力電圧を電源電圧とする内部回路の動作に応答
して上記内部降圧回路の出力電圧が所定のレベルより低
下したことを検知し、上記内部降圧回路と並行して内部
回路に対し電源電圧を供給する構成とすることにより、
アドレス値変化時等のように、内部回路に短期的に大き
な電源電流が流れる場合にも、内部回路に供給される内
部降圧電源電圧の低下をなくすことができるので、この
内部回路の誤動作や動作速度の低下を防止することがで
きる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す一部回路図を含む
ブロック図である。
【図２】図１に示された実施例の動作及び効果を説明す
るための内部電源電圧の波形図である。
【図３】本発明の第２の実施例を示す一部回路図を含む
ブロック図である。
【図４】本発明の第３の実施例を示す一部回路図を含む
ブロック図である。
【図５】本発明の第４の実施例を示す一部回路図を含む
ブロック図である。
【図６】従来の半導体装置の一例を示す一部ブロック図
を含む回路図である。
【図７】図６に示された半導体装置の課題を説明するた
めの内部電源電圧の波形図である。
【符号の説明】
１ アドレス遷移検知回路 ２，２ａ，２ｂ 内部電源電圧補正回路 ３ 内部電源電圧検出回路 １０ 内部降圧回路 １１ 基準電圧発生部 １２ 制御増幅部 ２０ 内部回路 ＩＶ１，ＩＶ２ インバータ Ｑ１〜Ｑ３，Ｑ１１〜Ｑ１５，Ｑ１７ トランジスタ Ｑ１６ 出力トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/00 Ａ 8941−5Ｊ 6866−5Ｌ Ｇ１１Ｃ 11/34 ３５４ Ｆ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 電源端子からの外部電源電圧を受けこの
    外部電源電圧より低い所定の電圧を出力する内部降圧回
    路と、この内部降圧回路の出力電圧を内部電源受電端に
    受けて動作する内部回路と、この内部回路の動作に応答
    して前記内部降圧回路の出力電圧の低下を検知し所定の
    期間アクティブレベルとなる検知信号を出力する内部電
    源電圧検知手段と、一端を前記電源端子と接続し他端を
    前記内部電源受電端と接続し前記検知信号がアクティブ
    レベルのとき前記内部電源受電端の電圧を所定のレベル
    に補正する内部電源電圧補正手段とを有することを特徴
    とする半導体装置。
  2. 【請求項２】 内部回路が、アドレス信号により指定さ
    れたアドレスに対して所定のデータ処理を行う回路であ
    り、内部電源電圧検知手段が、前記アドレス信号のアド
    レス値が変化したことを検知して所定の期間アクティブ
    レベルとなる検知信号を出力するアドレス遷移検知回路
    であり、内部電源電圧補正手段が、ソース，ドレインの
    一方を電源端子と接続し他方を内部電源受電端と接続し
    ゲートに前記検知信号を受けてこの検知信号がアクティ
    ブレベルのとき導通状態となるトランジスタを備えて構
    成された請求項１記載の半導体装置。
  3. 【請求項３】 内部電源電圧検知手段が、内部電源受電
    端の電圧が予め設定されたレベルより低下したとき所定
    の期間アクティブレベルとなる検出信号を出力する内部
    電源電圧検出回路であり、内部電源電圧補正手段が、ソ
    ース，ドレインの一方を電源端子と接続し他方を内部電
    源受電端と接続しゲートに前記検出信号を受けてこの検
    出信号がアクティブレベルのとき導通状態となるトラン
    ジスタを備えて構成された請求項１記載の半導体装置。
  4. 【請求項４】 内部電源電圧検出回路が、予め設定され
    たレベルのしきい値電圧をもつインバータで構成された
    請求項３記載の半導体装置。
  5. 【請求項５】 内部回路が、アドレス信号により指定さ
    れたアドレスに対して所定のデータ処理を行う回路であ
    り、内部電源電圧検知手段が、前記アドレス信号のアド
    レス値が変化したことを検知して所定の期間アクティブ
    レベルとなる検知信号を出力するアドレス遷移検知回路
    と、内部電源受電端の電圧が予め設定されたレベルより
    低下したとき所定の期間アクティブレベルとなる検知信
    号を出力する内部電源電圧検出回路とを含んで構成さ
    れ、内部電源電圧補正手段が、ソース，ドレインを互い
    に直列及び並列のうちの一方に接続して電源端子及び前
    記内部電源受電端間に設けられゲートに前記検知信号及
    び検出信号をそれぞれ対応して受けてこれら検知信号及
    び検出信号がアクティブレベルのとき導通状態となる第
    １及び第２のトランジスタを含んで構成された請求項１
    記載の半導体装置。
JP5008728A 1993-01-22 1993-01-22 半導体装置 Pending JPH06236686A (ja)

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