JPH06236686A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06236686A JPH06236686A JP5008728A JP872893A JPH06236686A JP H06236686 A JPH06236686 A JP H06236686A JP 5008728 A JP5008728 A JP 5008728A JP 872893 A JP872893 A JP 872893A JP H06236686 A JPH06236686 A JP H06236686A
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- power supply
- circuit
- internal
- voltage
- internal power
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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Abstract
(57)【要約】
【目的】内部回路に短期的に大きな電源電流が流れたと
きでもこの内部回路への内部降圧電源電圧の低下をなく
し、内部回路の誤動作や動作速度の低下を防ぐ。 【構成】アドレス信号ADのアドレス値が変化したとき
所定の期間アクティブレベルとなる検知信号ADXを出
力するアドレス遷移検知回路1を設ける。ソース,ドレ
インを電源端子TMpと内部回路20の内部電源受電端
との間に接続しゲートに供給された検知信号ADXがア
クティブレベルのとき導通するトランジスタQ1を備え
内部回路20への内部電源電圧Vipのレベルを補正す
る内部電源電圧補正回路2を設ける。
きでもこの内部回路への内部降圧電源電圧の低下をなく
し、内部回路の誤動作や動作速度の低下を防ぐ。 【構成】アドレス信号ADのアドレス値が変化したとき
所定の期間アクティブレベルとなる検知信号ADXを出
力するアドレス遷移検知回路1を設ける。ソース,ドレ
インを電源端子TMpと内部回路20の内部電源受電端
との間に接続しゲートに供給された検知信号ADXがア
クティブレベルのとき導通するトランジスタQ1を備え
内部回路20への内部電源電圧Vipのレベルを補正す
る内部電源電圧補正回路2を設ける。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
外部から供給される電源電圧を所定の電圧に降圧して内
部回路の電源電圧とする構成の半導体装置に関する。
外部から供給される電源電圧を所定の電圧に降圧して内
部回路の電源電圧とする構成の半導体装置に関する。
【0002】
【従来の技術】半導体装置、中でも半導体記憶装置にお
いては、その大容量化,微細化が進む中、信頼性の確保
及びその向上、並びに消費電力の低減をはかるために、
低電源電圧化が進められている。しかしながら、半導体
装置の内部には、駆動能力が大きく高速動作する回路も
含まれるため、外部から供給された電源電圧(以下、外
部電源電圧という)を内部降圧回路により所定の電圧に
降圧し、低電源電圧動作する内部回路に供給する場合が
多い。
いては、その大容量化,微細化が進む中、信頼性の確保
及びその向上、並びに消費電力の低減をはかるために、
低電源電圧化が進められている。しかしながら、半導体
装置の内部には、駆動能力が大きく高速動作する回路も
含まれるため、外部から供給された電源電圧(以下、外
部電源電圧という)を内部降圧回路により所定の電圧に
降圧し、低電源電圧動作する内部回路に供給する場合が
多い。
【0003】図6は従来のこの種の半導体装置の一例を
示す回路図である。
示す回路図である。
【0004】この半導体装置は、電源端子TMpから伝
達された外部電源電圧Vcc(例えば5.0V)からこ
の外部電源電圧Vccより低いレベルの基準電圧Vr
(例えば3.0V)を発生する基準電圧発生部11、ト
ランジスタQ11〜Q15を備えてカレントミラー回路
型の差動増幅器を形成し基準電圧Vrと降圧電圧Vdと
の差動増幅を行う制御増幅部12、ソースを電源端子T
Mpと接続しゲートに制御増幅部12の出力信号を受け
てオン抵抗が制御されドレインから基準電圧Vrとほぼ
等しい降圧電圧Vdを出力する出力トランジスタQ1
6、発振防止用の容量素子C11、及び負荷安定用のト
ランジスタQ17を含む内部降圧回路10と、この内部
降圧回路10からの降圧電圧Vdを内部電源受電端に受
けて動作する内部回路20とを有する構成となってい
る。
達された外部電源電圧Vcc(例えば5.0V)からこ
の外部電源電圧Vccより低いレベルの基準電圧Vr
(例えば3.0V)を発生する基準電圧発生部11、ト
ランジスタQ11〜Q15を備えてカレントミラー回路
型の差動増幅器を形成し基準電圧Vrと降圧電圧Vdと
の差動増幅を行う制御増幅部12、ソースを電源端子T
Mpと接続しゲートに制御増幅部12の出力信号を受け
てオン抵抗が制御されドレインから基準電圧Vrとほぼ
等しい降圧電圧Vdを出力する出力トランジスタQ1
6、発振防止用の容量素子C11、及び負荷安定用のト
ランジスタQ17を含む内部降圧回路10と、この内部
降圧回路10からの降圧電圧Vdを内部電源受電端に受
けて動作する内部回路20とを有する構成となってい
る。
【0005】内部降圧回路10は、基準電圧発生部11
からの基準電圧Vrと、出力トランジスタQ16のドレ
インから出力されこの内部降圧回路10の出力電圧であ
る降圧電圧Vdとを制御増幅部12で差動増幅して出力
トランジスタQ16のゲートに供給し、この出力トラン
ジスタQ16のオン抵抗を制御することによって降圧電
圧Vdが常に基準電圧Vrとほぼ等しくなるように動作
する。すなわち、出力電圧(降圧電圧Vd)を制御増幅
部12にフィードバックして基準電圧Vrと比較し、そ
の差電圧を増幅してこれにより出力トランジスタQ16
のオン抵抗を、その差電圧が“0”に近づくように制御
する。従って、内部回路20の内部動作の変化に応じて
その電源電流が多少変動しても、内部回路20には常に
ほぼ一定の電源電圧が内部降圧回路10から供給される
(この種の内部降圧回路については、例えばアイイーイ
ーイー ジャーナル オブ ソリッド・ステート サー
キッツ(IEEE JOURNAL OF SOLID
−STATE CIRCUITS))1990年10
月、第25巻第5号、1129〜1135頁、「アチュ
ーナブル シーモス・ディーラム ボルテージ リミッ
タ ウィズ スタビライズド フィードバック アンプ
リファイヤ(A Tunable CMOS−DRAM
Voltage Limiter with Sta
bilized Feedback Amplifie
r)」参照)。
からの基準電圧Vrと、出力トランジスタQ16のドレ
インから出力されこの内部降圧回路10の出力電圧であ
る降圧電圧Vdとを制御増幅部12で差動増幅して出力
トランジスタQ16のゲートに供給し、この出力トラン
ジスタQ16のオン抵抗を制御することによって降圧電
圧Vdが常に基準電圧Vrとほぼ等しくなるように動作
する。すなわち、出力電圧(降圧電圧Vd)を制御増幅
部12にフィードバックして基準電圧Vrと比較し、そ
の差電圧を増幅してこれにより出力トランジスタQ16
のオン抵抗を、その差電圧が“0”に近づくように制御
する。従って、内部回路20の内部動作の変化に応じて
その電源電流が多少変動しても、内部回路20には常に
ほぼ一定の電源電圧が内部降圧回路10から供給される
(この種の内部降圧回路については、例えばアイイーイ
ーイー ジャーナル オブ ソリッド・ステート サー
キッツ(IEEE JOURNAL OF SOLID
−STATE CIRCUITS))1990年10
月、第25巻第5号、1129〜1135頁、「アチュ
ーナブル シーモス・ディーラム ボルテージ リミッ
タ ウィズ スタビライズド フィードバック アンプ
リファイヤ(A Tunable CMOS−DRAM
Voltage Limiter with Sta
bilized Feedback Amplifie
r)」参照)。
【0006】この例では、出力電圧(降圧電圧Vd)を
フィードバックして安定した出力電圧を得る構成となっ
ているが、このほか、フィードバック機能をもたない
で、基準電圧より出力トランジスタのしきい値電圧分だ
け低い電圧を降圧電圧とする回路も多く使用されている
(例えば、サイエンスフォーラム社発行書籍、USLI
DRAM技術、91〜93頁参照)。
フィードバックして安定した出力電圧を得る構成となっ
ているが、このほか、フィードバック機能をもたない
で、基準電圧より出力トランジスタのしきい値電圧分だ
け低い電圧を降圧電圧とする回路も多く使用されている
(例えば、サイエンスフォーラム社発行書籍、USLI
DRAM技術、91〜93頁参照)。
【0007】
【発明が解決しようとする課題】上述した従来の半導体
装置は、内部降圧回路10により、その出力電圧(降圧
電圧Vd)をフィードバックして基準電圧Vrと比較
し、その差電圧を増幅してこれにより出力トランジスタ
Q16のオン抵抗を制御し安定した降圧電圧Vdを内部
回路20の電源電圧として供給するものや、フィードバ
ック機能をもたないで基準電圧より出力トランジスタの
しきい値電圧分だけ低い電圧を内部回路の電源電圧とし
て供給するものなどが一般的であるが、これらは両者と
もその出力トランジスタの電流駆動能力には限界があ
り、しかも、前者においてはフィードバック系の応答速
度、差電圧の増幅度等の限界、後者においては出力電流
による出力トランジスタの電圧降下等があるため、例え
ば、半導体記憶装置においてはアドレス変化によるワー
ド線等の充放電時、その他の半導体装置においては多ビ
ット並列出力の同時レベル変化時等のように、内部回路
(20)に短時間大きな電源電流が流れる場合には、図
7に示すように、内部降圧回路(10)の出力電圧(降
圧電圧Vd)が一時的に規定値より低下し、内部回路
(10)の誤動作や動作速度の低下等が発生するという
問題点があった。
装置は、内部降圧回路10により、その出力電圧(降圧
電圧Vd)をフィードバックして基準電圧Vrと比較
し、その差電圧を増幅してこれにより出力トランジスタ
Q16のオン抵抗を制御し安定した降圧電圧Vdを内部
回路20の電源電圧として供給するものや、フィードバ
ック機能をもたないで基準電圧より出力トランジスタの
しきい値電圧分だけ低い電圧を内部回路の電源電圧とし
て供給するものなどが一般的であるが、これらは両者と
もその出力トランジスタの電流駆動能力には限界があ
り、しかも、前者においてはフィードバック系の応答速
度、差電圧の増幅度等の限界、後者においては出力電流
による出力トランジスタの電圧降下等があるため、例え
ば、半導体記憶装置においてはアドレス変化によるワー
ド線等の充放電時、その他の半導体装置においては多ビ
ット並列出力の同時レベル変化時等のように、内部回路
(20)に短時間大きな電源電流が流れる場合には、図
7に示すように、内部降圧回路(10)の出力電圧(降
圧電圧Vd)が一時的に規定値より低下し、内部回路
(10)の誤動作や動作速度の低下等が発生するという
問題点があった。
【0008】本発明の目的は、アドレス変化時等のよう
に短期的に大きな電源電流が流れる場合でも、内部回路
に供給される降圧電源電圧の低下をなくし、内部回路の
誤動作や動作速度の低下を防止することができる半導体
装置を提供することにある。
に短期的に大きな電源電流が流れる場合でも、内部回路
に供給される降圧電源電圧の低下をなくし、内部回路の
誤動作や動作速度の低下を防止することができる半導体
装置を提供することにある。
【0009】
【課題を解決するための手段】本発明の半導体装置は、
電源端子からの外部電源電圧を受けこの外部電源電圧よ
り低い所定の電圧を出力する内部降圧回路と、この内部
降圧回路の出力電圧を内部電源受電端に受けて動作する
内部回路と、この内部回路の動作に応答して前記内部降
圧回路の出力電圧の低下を検知し所定の期間アクティブ
レベルとなる検知信号を出力する内部電源電圧検知手段
と、一端を前記電源端子と接続し他端を前記内部電源受
電端と接続し前記検知信号がアクティブレベルのとき前
記内部電源受電端の電圧を所定のレベルに補正する内部
電源電圧補正手段とを有している。
電源端子からの外部電源電圧を受けこの外部電源電圧よ
り低い所定の電圧を出力する内部降圧回路と、この内部
降圧回路の出力電圧を内部電源受電端に受けて動作する
内部回路と、この内部回路の動作に応答して前記内部降
圧回路の出力電圧の低下を検知し所定の期間アクティブ
レベルとなる検知信号を出力する内部電源電圧検知手段
と、一端を前記電源端子と接続し他端を前記内部電源受
電端と接続し前記検知信号がアクティブレベルのとき前
記内部電源受電端の電圧を所定のレベルに補正する内部
電源電圧補正手段とを有している。
【0010】また、内部回路が、アドレス信号により指
定されたアドレスに対して所定のデータ処理を行う回路
であり、内部電源電圧検知手段が、前記アドレス信号の
アドレス値が変化したことを検知して所定の期間アクテ
ィブレベルとなる検知信号を出力するアドレス遷移検知
回路であり、内部電源電圧補正手段が、ソース,ドレイ
ンの一方を電源端子と接続し他方を内部電源受電端と接
続しゲートに前記検知信号を受けてこの検知信号がアク
ティブレベルのとき導通状態となるトランジスタを備え
て構成される。
定されたアドレスに対して所定のデータ処理を行う回路
であり、内部電源電圧検知手段が、前記アドレス信号の
アドレス値が変化したことを検知して所定の期間アクテ
ィブレベルとなる検知信号を出力するアドレス遷移検知
回路であり、内部電源電圧補正手段が、ソース,ドレイ
ンの一方を電源端子と接続し他方を内部電源受電端と接
続しゲートに前記検知信号を受けてこの検知信号がアク
ティブレベルのとき導通状態となるトランジスタを備え
て構成される。
【0011】また、内部電源電圧検知手段が、内部電源
受電端の電圧が予め設定されたレベルより低下したとき
所定の期間アクティブレベルとなる検出信号を出力する
内部電源電圧検出回路であり、内部電源電圧補正手段
が、ソース,ドレインの一方を電源端子と接続し他方を
内部電源受電端と接続しゲートに前記検出信号を受けて
この検出信号がアクティブレベルのとき導通状態となる
トランジスタを備えて構成される。
受電端の電圧が予め設定されたレベルより低下したとき
所定の期間アクティブレベルとなる検出信号を出力する
内部電源電圧検出回路であり、内部電源電圧補正手段
が、ソース,ドレインの一方を電源端子と接続し他方を
内部電源受電端と接続しゲートに前記検出信号を受けて
この検出信号がアクティブレベルのとき導通状態となる
トランジスタを備えて構成される。
【0012】また、内部回路が、アドレス信号により指
定されたアドレスに対して所定のデータ処理を行う回路
であり、内部電源電圧検知手段が、前記アドレス信号の
アドレス値が変化したことを検知して所定の期間アクテ
ィブレベルとなる検知信号を出力するアドレス遷移検知
回路と、内部電源受電端の電圧が予め設定されたレベル
より低下したとき所定の期間アクティブレベルとなる検
知信号を出力する内部電源電圧検出回路とを含んで構成
され、内部電源電圧補正手段が、ソース,ドレインを互
いに直列及び並列のうちの一方に接続して電源端子及び
前記内部電源受電端間に設けられゲートに前記検知信号
及び検出信号をそれぞれ対応して受けてこれら検知信号
及び検出信号がアクティブレベルのとき導通状態となる
第1及び第2のトランジスタを含んで構成される。
定されたアドレスに対して所定のデータ処理を行う回路
であり、内部電源電圧検知手段が、前記アドレス信号の
アドレス値が変化したことを検知して所定の期間アクテ
ィブレベルとなる検知信号を出力するアドレス遷移検知
回路と、内部電源受電端の電圧が予め設定されたレベル
より低下したとき所定の期間アクティブレベルとなる検
知信号を出力する内部電源電圧検出回路とを含んで構成
され、内部電源電圧補正手段が、ソース,ドレインを互
いに直列及び並列のうちの一方に接続して電源端子及び
前記内部電源受電端間に設けられゲートに前記検知信号
及び検出信号をそれぞれ対応して受けてこれら検知信号
及び検出信号がアクティブレベルのとき導通状態となる
第1及び第2のトランジスタを含んで構成される。
【0013】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【0014】図1は本発明の第1の実施例を示す一部回
路図を含むブロック図である。
路図を含むブロック図である。
【0015】この実施例は、電源端子TMpから伝達さ
れた外部電源電圧Vcc(例えば5V)を受けこの外部
電源電圧Vccより低い降圧電圧Vd(例えば3V)を
出力する、図6などの従来例と同等の内部降圧回路10
と、この内部降圧回路10からの降圧電圧Vdを含み内
部電源受電端に供給される内部電源電圧Vipにより動
作しアドレス信号ADにより指定されたアドレスに対し
て所定のデータ処理を行う内部回路20と、アドレス信
号ADのアドレス値が変化したことを検知し所定の期間
アクティブレベルとなる検知信号ADXを出力する内部
電源電圧検知手段のアドレス遷移検知回路1と、ドレイ
ンを電源端子TMpと接続しソースを内部回路20の内
部電源受電端と接続しゲートに検知信号ADXを受けて
この検知信号ADXがアクティブレベルのとき導通状態
になるNチャネル型のトランジスタQ1を備え内部回路
10への内部電源電圧Vipの電圧を所定のレベルに補
正する内部電源電圧補正回路2とを有する構成となって
いる。
れた外部電源電圧Vcc(例えば5V)を受けこの外部
電源電圧Vccより低い降圧電圧Vd(例えば3V)を
出力する、図6などの従来例と同等の内部降圧回路10
と、この内部降圧回路10からの降圧電圧Vdを含み内
部電源受電端に供給される内部電源電圧Vipにより動
作しアドレス信号ADにより指定されたアドレスに対し
て所定のデータ処理を行う内部回路20と、アドレス信
号ADのアドレス値が変化したことを検知し所定の期間
アクティブレベルとなる検知信号ADXを出力する内部
電源電圧検知手段のアドレス遷移検知回路1と、ドレイ
ンを電源端子TMpと接続しソースを内部回路20の内
部電源受電端と接続しゲートに検知信号ADXを受けて
この検知信号ADXがアクティブレベルのとき導通状態
になるNチャネル型のトランジスタQ1を備え内部回路
10への内部電源電圧Vipの電圧を所定のレベルに補
正する内部電源電圧補正回路2とを有する構成となって
いる。
【0016】次に、この実施例の動作及び効果について
説明する。図2はこの実施例の動作及び効果を説明する
ための内部電源電圧Vipの波形図である。
説明する。図2はこの実施例の動作及び効果を説明する
ための内部電源電圧Vipの波形図である。
【0017】この実施例は、半導体記憶装置に本発明を
適用したものであり、アドレス信号ADのアドレス値が
変化することにより内部回路20の選択ワード線が変化
してこれらワード線等の充放電が行なわれ、内部回路2
0の電源電流が短期的に増大して内部降圧回路10の出
力電圧(降圧電圧Vd)が低下するのを、アドレス遷移
検知回路1により間接的に検知するようにしたものであ
る。時刻t1において、アドレス信号ADのアドレス値
が変化すると、アドレス遷移検知回路1から、所定の期
間(大電流が継続する期間により決定される)アクティ
ブレベル(この実施例ではトランジスタQ1がNチャネ
ル型であるので高レベル)となる検知信号ADXが出力
される。トランジスタQ1はこの検知信号ADXがアク
ティブレベルの間導通状態となり、外部電源電圧Vcc
をこのトランジスタQ1のオン抵抗を通して内部降圧回
路10と並行して内部回路20の内部電源受電端に供給
する。従って、内部回路20の電源電流が増大して内部
降圧回路10の出力電圧(降圧電圧Vd)が低下して
も、トランジスタQ1から、このトランジスタQ1のオ
ン抵抗と流れる電流とによって定まり、かつ規定電圧
(例えば3V)よりわずかに高い内部電源電圧Vipが
内部回路20に供給されるので、内部回路20の誤動作
や動作速度の低下等を防止することができる。
適用したものであり、アドレス信号ADのアドレス値が
変化することにより内部回路20の選択ワード線が変化
してこれらワード線等の充放電が行なわれ、内部回路2
0の電源電流が短期的に増大して内部降圧回路10の出
力電圧(降圧電圧Vd)が低下するのを、アドレス遷移
検知回路1により間接的に検知するようにしたものであ
る。時刻t1において、アドレス信号ADのアドレス値
が変化すると、アドレス遷移検知回路1から、所定の期
間(大電流が継続する期間により決定される)アクティ
ブレベル(この実施例ではトランジスタQ1がNチャネ
ル型であるので高レベル)となる検知信号ADXが出力
される。トランジスタQ1はこの検知信号ADXがアク
ティブレベルの間導通状態となり、外部電源電圧Vcc
をこのトランジスタQ1のオン抵抗を通して内部降圧回
路10と並行して内部回路20の内部電源受電端に供給
する。従って、内部回路20の電源電流が増大して内部
降圧回路10の出力電圧(降圧電圧Vd)が低下して
も、トランジスタQ1から、このトランジスタQ1のオ
ン抵抗と流れる電流とによって定まり、かつ規定電圧
(例えば3V)よりわずかに高い内部電源電圧Vipが
内部回路20に供給されるので、内部回路20の誤動作
や動作速度の低下等を防止することができる。
【0018】なお、検知信号ADXのアクティブレベル
を、降圧電圧Vd,内部電源電圧Vipの規定電圧(3
V)よりトランジスタQ1のしきい値電圧分だけ高く設
定しておけば、トランジスタQ1の出力電圧、すなわち
このときの内部電源電圧Vipはほぼ規定電圧(3V)
に抑えることができる。
を、降圧電圧Vd,内部電源電圧Vipの規定電圧(3
V)よりトランジスタQ1のしきい値電圧分だけ高く設
定しておけば、トランジスタQ1の出力電圧、すなわち
このときの内部電源電圧Vipはほぼ規定電圧(3V)
に抑えることができる。
【0019】図3は本発明の第2の実施例を示す一部回
路図を含むブロック図である。
路図を含むブロック図である。
【0020】この実施例は、内部電源電圧補正回路2a
のトランジスタQ2をPチャネル型としたもので、これ
に伴って、検知信号ADXをインバータIV1によりレ
ベル反転しトランジスタQ2のゲートに供給している。
のトランジスタQ2をPチャネル型としたもので、これ
に伴って、検知信号ADXをインバータIV1によりレ
ベル反転しトランジスタQ2のゲートに供給している。
【0021】基本的な動作及び効果は第1の実施例と同
一であるので、これ以上の説明は省略する。
一であるので、これ以上の説明は省略する。
【0022】図4は本発明の第3の実施例を示す一部回
路図を含むブロック図である。
路図を含むブロック図である。
【0023】この実施例は、内部電源電圧検知手段を、
内部降圧回路10の出力電圧(降圧電圧Vd)の低下を
直接検出する内部電源電圧検出回路3としたものであ
る。
内部降圧回路10の出力電圧(降圧電圧Vd)の低下を
直接検出する内部電源電圧検出回路3としたものであ
る。
【0024】内部電源電圧検出回路3は、降圧電圧V
d,内部電源電圧Vipの規定電圧(3V)よりわずか
に低いしきい値電圧をもつインバータIV2により構成
される。従って、内部降圧回路10の出力電圧(降圧電
圧Vd)が規定電圧(3V)よりわずかに低下するとイ
ンバータIV2の出力は高レベルとなり、Nチャネル型
のトランジスタQ1が導通し、内部回路20への内部電
源電圧Vipのレベルが上昇する。内部電源電圧Vip
のレベルがインバータIV2のしきい値より上昇すると
インバータIV2の出力は低レベルとなるので、トラン
ジスタQ1はオフとなり、このトランジスタQ1による
内部電源電圧Vipの上昇は停止する。この動作が細か
く連続的にくり返されるので、内部電源電圧Vipはほ
ぼ規定の電圧(3V)に安定する。
d,内部電源電圧Vipの規定電圧(3V)よりわずか
に低いしきい値電圧をもつインバータIV2により構成
される。従って、内部降圧回路10の出力電圧(降圧電
圧Vd)が規定電圧(3V)よりわずかに低下するとイ
ンバータIV2の出力は高レベルとなり、Nチャネル型
のトランジスタQ1が導通し、内部回路20への内部電
源電圧Vipのレベルが上昇する。内部電源電圧Vip
のレベルがインバータIV2のしきい値より上昇すると
インバータIV2の出力は低レベルとなるので、トラン
ジスタQ1はオフとなり、このトランジスタQ1による
内部電源電圧Vipの上昇は停止する。この動作が細か
く連続的にくり返されるので、内部電源電圧Vipはほ
ぼ規定の電圧(3V)に安定する。
【0025】この実施例は、アドレス信号を使用しな
い、記憶装置以外の半導体装置でも適用でき、また、ア
ドレス値が変化する特定時間だけでなく、降圧電源Vd
が低下する全ての期間に対し簡単な回路で内部電源電圧
Vipが補正できるという利点がある。
い、記憶装置以外の半導体装置でも適用でき、また、ア
ドレス値が変化する特定時間だけでなく、降圧電源Vd
が低下する全ての期間に対し簡単な回路で内部電源電圧
Vipが補正できるという利点がある。
【0026】図5は本発明の第4の実施例を示す一部回
路図を含むブロック図である。
路図を含むブロック図である。
【0027】この実施例は、図1に示された第1の実施
例と図4に示された第3の実施例とを結合した1つの例
である。
例と図4に示された第3の実施例とを結合した1つの例
である。
【0028】この実施例においては、内部電源電圧補正
回路2bの2つのトランジスタQ1,Q3が互いに直列
接続され、アドレス遷移検知回路1及び内部電源電圧検
出回路3におりオン,オフ制御される。従って、アドレ
ス値が変化したときの内部電源電圧Vipをほぼ規定電
圧(3V)にすることができる。
回路2bの2つのトランジスタQ1,Q3が互いに直列
接続され、アドレス遷移検知回路1及び内部電源電圧検
出回路3におりオン,オフ制御される。従って、アドレ
ス値が変化したときの内部電源電圧Vipをほぼ規定電
圧(3V)にすることができる。
【0029】この実施例においてはトランジスタQ1,
Q3を直列に接続した場合について述べたが、これらト
ランジスタQ1,Q3を並列に接続することもできる。
この場合、アドレス値変化時の内部電源電圧はトランジ
スタQ1,Q3の並列回路により供給されるので、アド
レス値変化時の内部電源電流が特に大きい半導体装置へ
の適用が効果的である。
Q3を直列に接続した場合について述べたが、これらト
ランジスタQ1,Q3を並列に接続することもできる。
この場合、アドレス値変化時の内部電源電圧はトランジ
スタQ1,Q3の並列回路により供給されるので、アド
レス値変化時の内部電源電流が特に大きい半導体装置へ
の適用が効果的である。
【0030】なお、上述の実施例に含まれるアドレス遷
移検知回路1は、他の目的のために設けられた既存のア
ドレス遷移検知回路(例えば、特開平2−302994
号公報のATD)と共用することもできる。
移検知回路1は、他の目的のために設けられた既存のア
ドレス遷移検知回路(例えば、特開平2−302994
号公報のATD)と共用することもできる。
【0031】
【発明の効果】以上説明したように本発明は、内部降圧
回路の出力電圧を電源電圧とする内部回路の動作に応答
して上記内部降圧回路の出力電圧が所定のレベルより低
下したことを検知し、上記内部降圧回路と並行して内部
回路に対し電源電圧を供給する構成とすることにより、
アドレス値変化時等のように、内部回路に短期的に大き
な電源電流が流れる場合にも、内部回路に供給される内
部降圧電源電圧の低下をなくすことができるので、この
内部回路の誤動作や動作速度の低下を防止することがで
きる効果がある。
回路の出力電圧を電源電圧とする内部回路の動作に応答
して上記内部降圧回路の出力電圧が所定のレベルより低
下したことを検知し、上記内部降圧回路と並行して内部
回路に対し電源電圧を供給する構成とすることにより、
アドレス値変化時等のように、内部回路に短期的に大き
な電源電流が流れる場合にも、内部回路に供給される内
部降圧電源電圧の低下をなくすことができるので、この
内部回路の誤動作や動作速度の低下を防止することがで
きる効果がある。
【図1】本発明の第1の実施例を示す一部回路図を含む
ブロック図である。
ブロック図である。
【図2】図1に示された実施例の動作及び効果を説明す
るための内部電源電圧の波形図である。
るための内部電源電圧の波形図である。
【図3】本発明の第2の実施例を示す一部回路図を含む
ブロック図である。
ブロック図である。
【図4】本発明の第3の実施例を示す一部回路図を含む
ブロック図である。
ブロック図である。
【図5】本発明の第4の実施例を示す一部回路図を含む
ブロック図である。
ブロック図である。
【図6】従来の半導体装置の一例を示す一部ブロック図
を含む回路図である。
を含む回路図である。
【図7】図6に示された半導体装置の課題を説明するた
めの内部電源電圧の波形図である。
めの内部電源電圧の波形図である。
1 アドレス遷移検知回路 2,2a,2b 内部電源電圧補正回路 3 内部電源電圧検出回路 10 内部降圧回路 11 基準電圧発生部 12 制御増幅部 20 内部回路 IV1,IV2 インバータ Q1〜Q3,Q11〜Q15,Q17 トランジスタ Q16 出力トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H03K 19/00 A 8941−5J 6866−5L G11C 11/34 354 F
Claims (5)
- 【請求項1】 電源端子からの外部電源電圧を受けこの
外部電源電圧より低い所定の電圧を出力する内部降圧回
路と、この内部降圧回路の出力電圧を内部電源受電端に
受けて動作する内部回路と、この内部回路の動作に応答
して前記内部降圧回路の出力電圧の低下を検知し所定の
期間アクティブレベルとなる検知信号を出力する内部電
源電圧検知手段と、一端を前記電源端子と接続し他端を
前記内部電源受電端と接続し前記検知信号がアクティブ
レベルのとき前記内部電源受電端の電圧を所定のレベル
に補正する内部電源電圧補正手段とを有することを特徴
とする半導体装置。 - 【請求項2】 内部回路が、アドレス信号により指定さ
れたアドレスに対して所定のデータ処理を行う回路であ
り、内部電源電圧検知手段が、前記アドレス信号のアド
レス値が変化したことを検知して所定の期間アクティブ
レベルとなる検知信号を出力するアドレス遷移検知回路
であり、内部電源電圧補正手段が、ソース,ドレインの
一方を電源端子と接続し他方を内部電源受電端と接続し
ゲートに前記検知信号を受けてこの検知信号がアクティ
ブレベルのとき導通状態となるトランジスタを備えて構
成された請求項1記載の半導体装置。 - 【請求項3】 内部電源電圧検知手段が、内部電源受電
端の電圧が予め設定されたレベルより低下したとき所定
の期間アクティブレベルとなる検出信号を出力する内部
電源電圧検出回路であり、内部電源電圧補正手段が、ソ
ース,ドレインの一方を電源端子と接続し他方を内部電
源受電端と接続しゲートに前記検出信号を受けてこの検
出信号がアクティブレベルのとき導通状態となるトラン
ジスタを備えて構成された請求項1記載の半導体装置。 - 【請求項4】 内部電源電圧検出回路が、予め設定され
たレベルのしきい値電圧をもつインバータで構成された
請求項3記載の半導体装置。 - 【請求項5】 内部回路が、アドレス信号により指定さ
れたアドレスに対して所定のデータ処理を行う回路であ
り、内部電源電圧検知手段が、前記アドレス信号のアド
レス値が変化したことを検知して所定の期間アクティブ
レベルとなる検知信号を出力するアドレス遷移検知回路
と、内部電源受電端の電圧が予め設定されたレベルより
低下したとき所定の期間アクティブレベルとなる検知信
号を出力する内部電源電圧検出回路とを含んで構成さ
れ、内部電源電圧補正手段が、ソース,ドレインを互い
に直列及び並列のうちの一方に接続して電源端子及び前
記内部電源受電端間に設けられゲートに前記検知信号及
び検出信号をそれぞれ対応して受けてこれら検知信号及
び検出信号がアクティブレベルのとき導通状態となる第
1及び第2のトランジスタを含んで構成された請求項1
記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5008728A JPH06236686A (ja) | 1993-01-22 | 1993-01-22 | 半導体装置 |
US08/184,931 US5430682A (en) | 1993-01-22 | 1994-01-24 | Semiconductor integrated circuit device having internal step-down power voltage generator with auxiliary current path for keeping step-down power voltage constant |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5008728A JPH06236686A (ja) | 1993-01-22 | 1993-01-22 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06236686A true JPH06236686A (ja) | 1994-08-23 |
Family
ID=11701017
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5008728A Pending JPH06236686A (ja) | 1993-01-22 | 1993-01-22 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5430682A (ja) |
JP (1) | JPH06236686A (ja) |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960109 |