JPH02195596A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02195596A JPH02195596A JP1014423A JP1442389A JPH02195596A JP H02195596 A JPH02195596 A JP H02195596A JP 1014423 A JP1014423 A JP 1014423A JP 1442389 A JP1442389 A JP 1442389A JP H02195596 A JPH02195596 A JP H02195596A
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- Japan
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- circuit
- dynamic ram
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 230000004913 activation Effects 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract description 5
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 230000000295 complement effect Effects 0.000 description 24
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000001737 promoting effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 241001125929 Trisopterus luscus Species 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関し、例えば、降圧
回路を内蔵するダイナミック型RAM (ランダム・ア
クセス・メモリ)等に利用して特に有効な技術に関する
ものである。
回路を内蔵するダイナミック型RAM (ランダム・ア
クセス・メモリ)等に利用して特に有効な技術に関する
ものである。
ダイナミック型RAM等の高集積化や低消費電力化を支
える一つの手段として、外部から供給される例えば+5
vの電源電圧を、例えば+3v程度に降圧した後、内部
電源電圧として内部回路に供給する降圧回路がある。ま
た、このような降圧回路を内蔵するダイナミック型RA
M等の各種半導体集積回路装置がある。
える一つの手段として、外部から供給される例えば+5
vの電源電圧を、例えば+3v程度に降圧した後、内部
電源電圧として内部回路に供給する降圧回路がある。ま
た、このような降圧回路を内蔵するダイナミック型RA
M等の各種半導体集積回路装置がある。
降圧回路については、例えば、特開昭57−06198
1号公報等に記載されている。
1号公報等に記載されている。
上記に記載されるような降圧回路を内蔵するダイナミッ
ク型RAM等において、降圧回路は、例えば1個だけ設
けられ、電源電圧が供給されることで定常的に動作状態
とされる。したがって、降圧回路は、ダイナミック型R
AMの選択状態においてその最大動作電流を保証しうる
比較的大きな電流供給能力を持つように設計される。こ
のため、ダイナミック型RAM等の非選択状態における
待機電流が増大し、その低消費電力化が妨げられるいう
問題が生した。
ク型RAM等において、降圧回路は、例えば1個だけ設
けられ、電源電圧が供給されることで定常的に動作状態
とされる。したがって、降圧回路は、ダイナミック型R
AMの選択状態においてその最大動作電流を保証しうる
比較的大きな電流供給能力を持つように設計される。こ
のため、ダイナミック型RAM等の非選択状態における
待機電流が増大し、その低消費電力化が妨げられるいう
問題が生した。
この発明の目的は、降圧回路を内蔵するダイナミック型
RAM等の待機電流を削減し、その低消費電力化を推進
することにある。
RAM等の待機電流を削減し、その低消費電力化を推進
することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。
この明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ダイナミック型RAM等に内蔵される降圧回
路を、ダイナミック型RAM等の非選択状態においてそ
の待機電流を供給しうる程度の比較的小さな電流供給能
力を持つように設計されかつ定常的に動作状態とされる
第1の降圧回路と、ダイナミック型RAM等の選択状態
においてその動作電流を供給しうる程度の比較的大きな
電流供給能力を持つように設計されかつ実質的に起動制
御信号に従って選択的に動作とされる第2の降圧回路と
により構成するものである。
路を、ダイナミック型RAM等の非選択状態においてそ
の待機電流を供給しうる程度の比較的小さな電流供給能
力を持つように設計されかつ定常的に動作状態とされる
第1の降圧回路と、ダイナミック型RAM等の選択状態
においてその動作電流を供給しうる程度の比較的大きな
電流供給能力を持つように設計されかつ実質的に起動制
御信号に従って選択的に動作とされる第2の降圧回路と
により構成するものである。
上記した手段によれば、高集積化にともなって耐圧が低
下される回路素子を保護し、またその低消費電力化を図
りつつ、かつ選択状態におけるその最大動作電流を保証
しつつ、ダイナミック型RAM等の待機電流を削減でき
る。これにより、降圧回路を内蔵するダイナミー/り型
RAM等の低消費電力化を推進できる。
下される回路素子を保護し、またその低消費電力化を図
りつつ、かつ選択状態におけるその最大動作電流を保証
しつつ、ダイナミック型RAM等の待機電流を削減でき
る。これにより、降圧回路を内蔵するダイナミー/り型
RAM等の低消費電力化を推進できる。
第1図には、この発明が通用された降圧回路VDi及び
VO2の一実施例の回路図が示されている。また、第2
図には、第1図の降圧回路VDI及びVO2を内蔵する
ダイナミック型RAMの一実施例のブロック図が示され
ている。これらの図に従って、この実施例の降圧回路V
DI及びVO2ならびにダイナミック型RAMの構成と
動作の概要及びその特徴について説明する。なお、第1
図の各回路素子及び第2図の各ブロックを構成する回路
素子は、公知の半導体集積回路の製造技術によって、特
に制限されないが、単結晶シリコンのような1個の半導
体基板上に形成される。また、第1図において、そのチ
ャンネル(バンクゲート)部に矢印が付加されるMOS
F ETはPチャンネル型であって、矢印が付加され
ないNチャンネルMOS F ETと区別して示される
。
VO2の一実施例の回路図が示されている。また、第2
図には、第1図の降圧回路VDI及びVO2を内蔵する
ダイナミック型RAMの一実施例のブロック図が示され
ている。これらの図に従って、この実施例の降圧回路V
DI及びVO2ならびにダイナミック型RAMの構成と
動作の概要及びその特徴について説明する。なお、第1
図の各回路素子及び第2図の各ブロックを構成する回路
素子は、公知の半導体集積回路の製造技術によって、特
に制限されないが、単結晶シリコンのような1個の半導
体基板上に形成される。また、第1図において、そのチ
ャンネル(バンクゲート)部に矢印が付加されるMOS
F ETはPチャンネル型であって、矢印が付加され
ないNチャンネルMOS F ETと区別して示される
。
この実施例のダイナミック型RAMは、特に制限されな
いが、比較的大きな記憶容量を有し、その回路素子は掻
めて微細化される。その結果、各回路素子の耐圧は低下
し、外部から供給される例えば+5vの電源電圧■CC
をそのまま内部回路に供給することができない、このた
め、この実施例のダイナミック型RAMには、上記電源
電圧VCCを例えば+3Vに降圧し、内部電源電圧Vc
dとして、内部回路に供給する降圧回路が設けられ、あ
わせてダイナミック型RAMの低消費電力化が図られる
。この実施例において、上記降圧回路は、特に制限され
ないが、ダイナミック型RAMが非選択状態とされると
きその待機電流を供給しうる程度の比較的小さな電流供
給能力を持つように設計されかつ定常的に動作状態とさ
れる降圧回路VDI (第1の降圧回路)と、ダイナ
ミック型RAMが選択状態とされるときその動作電流を
、供給しうる程度の比較的大きな電流供給能力を持つよ
うに設計されかつロウアドレスストローブ信号RAS
(起動制御信号)に従って選択的に動作状態とされるも
う一つの降圧回路vD2 (第2の降圧回路)とにより
構成される。その結果、ダイナミック型RAMの待機電
流が削減され、その低消費電力化が推進される。
いが、比較的大きな記憶容量を有し、その回路素子は掻
めて微細化される。その結果、各回路素子の耐圧は低下
し、外部から供給される例えば+5vの電源電圧■CC
をそのまま内部回路に供給することができない、このた
め、この実施例のダイナミック型RAMには、上記電源
電圧VCCを例えば+3Vに降圧し、内部電源電圧Vc
dとして、内部回路に供給する降圧回路が設けられ、あ
わせてダイナミック型RAMの低消費電力化が図られる
。この実施例において、上記降圧回路は、特に制限され
ないが、ダイナミック型RAMが非選択状態とされると
きその待機電流を供給しうる程度の比較的小さな電流供
給能力を持つように設計されかつ定常的に動作状態とさ
れる降圧回路VDI (第1の降圧回路)と、ダイナ
ミック型RAMが選択状態とされるときその動作電流を
、供給しうる程度の比較的大きな電流供給能力を持つよ
うに設計されかつロウアドレスストローブ信号RAS
(起動制御信号)に従って選択的に動作状態とされるも
う一つの降圧回路vD2 (第2の降圧回路)とにより
構成される。その結果、ダイナミック型RAMの待機電
流が削減され、その低消費電力化が推進される。
第2図において、メモリアレイMARYは、同図の垂直
方向に平行して配置される複数のワード線と、水平方向
に平行して配置される複数の相補データ線ならびにこれ
らのワード線及び相補データ線の交点に格子状に配置さ
れる複数のダイナミック型メモリセルとを含む。
方向に平行して配置される複数のワード線と、水平方向
に平行して配置される複数の相補データ線ならびにこれ
らのワード線及び相補データ線の交点に格子状に配置さ
れる複数のダイナミック型メモリセルとを含む。
メモリアレイM A RY ’c構成するワード線は、
ロウアドレスデコーダRADに結合され、択一的に選択
状態とされる。
ロウアドレスデコーダRADに結合され、択一的に選択
状態とされる。
ロウアドレスデコーダRADには、特に制限されないが
、ロウアドレスバッファRABからi十1ビットの相補
内部アドレス信号axQxaxi(ここで、例えば非反
転内部アドレス信号axQと反転内部アドレス信号ax
Qをあわせて相補内部アドレス信号土XOのように表す
、以下同じ)が供給され、タイミング発生回路TGから
タイミング信号φXが供給される。
、ロウアドレスバッファRABからi十1ビットの相補
内部アドレス信号axQxaxi(ここで、例えば非反
転内部アドレス信号axQと反転内部アドレス信号ax
Qをあわせて相補内部アドレス信号土XOのように表す
、以下同じ)が供給され、タイミング発生回路TGから
タイミング信号φXが供給される。
ロウアドレスデコーダRADは、上記タイミング信号φ
Xがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、ロウアドレスデコーダR
ADは、上記相補内部アドレス信号axQ 〜axtを
デコードし、メモリアレイMARYの対応するワード線
を択一的にハイレベルの選択状態とする。
Xがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、ロウアドレスデコーダR
ADは、上記相補内部アドレス信号axQ 〜axtを
デコードし、メモリアレイMARYの対応するワード線
を択一的にハイレベルの選択状態とする。
ロウアドレスバッファRABは、アドレスマルチプレク
サAMXから伝達されるロウアドレス信号を、タイミン
グ発生回路TOから供給されるタイミング信号φarに
従って取り込み、保持する。
サAMXから伝達されるロウアドレス信号を、タイミン
グ発生回路TOから供給されるタイミング信号φarに
従って取り込み、保持する。
また、これらのロウアドレス信号をもとに上記相補内部
アドレス信号axO〜axiを形成し、ロウアドレスデ
コーダRADに供給する。
アドレス信号axO〜axiを形成し、ロウアドレスデ
コーダRADに供給する。
アドレスマルチプレクサAMXは、特に制限されないが
、ダイナミック型RAMが通常の動作モードとされタイ
ミング発生回路TGからロウレベルのタイミング信号φ
refが供給されるとき、外部端子AO〜Aiを介して
時分割的に供給されるXアドレス信号AXO〜AXiを
選択し、上記ロウアドレス信号としてロウアドレスバッ
ファRABに伝達する。また、ダイナミック型RAMが
リフレッシュモードとされ上記タイミング信号φraf
がハイレベルとされるとき、リフレッシュアドレスカウ
ンタRFCから供給されるリフレッシュアドレス信号a
rQ〜ariを選択し、上記ロウアドレス信号としてロ
ウアドレスバッファRABに伝達する。
、ダイナミック型RAMが通常の動作モードとされタイ
ミング発生回路TGからロウレベルのタイミング信号φ
refが供給されるとき、外部端子AO〜Aiを介して
時分割的に供給されるXアドレス信号AXO〜AXiを
選択し、上記ロウアドレス信号としてロウアドレスバッ
ファRABに伝達する。また、ダイナミック型RAMが
リフレッシュモードとされ上記タイミング信号φraf
がハイレベルとされるとき、リフレッシュアドレスカウ
ンタRFCから供給されるリフレッシュアドレス信号a
rQ〜ariを選択し、上記ロウアドレス信号としてロ
ウアドレスバッファRABに伝達する。
リフレンジエアドレスカウンタRFCは、特に制限され
ないが、ダイナミック型RAMがリフレッシュモードと
されるとき、タイミング発生回路TGから供給されるタ
イミング信号φrcに従って歩進動作を行う。その結果
、上記リフレッシュアドレス信号arQ”ariを形成
し、アドレスマルチプレクサAMXに供給する。
ないが、ダイナミック型RAMがリフレッシュモードと
されるとき、タイミング発生回路TGから供給されるタ
イミング信号φrcに従って歩進動作を行う。その結果
、上記リフレッシュアドレス信号arQ”ariを形成
し、アドレスマルチプレクサAMXに供給する。
一方、メモリアレイMARYを構成する相補データ線は
、その一方において、センスアンプSAの対応する単位
増幅回路に結合され、その他方において、カラムスイッ
チC3Wの対応するスイッチMOSFETに結合される
。
、その一方において、センスアンプSAの対応する単位
増幅回路に結合され、その他方において、カラムスイッ
チC3Wの対応するスイッチMOSFETに結合される
。
センスアンプSAは、メモリアレイMARYの各相補デ
ータ線に対応して設けられる複数の単位増幅回路を含む
。これらの単位増幅回路には、タイミング発生回路TO
からタイミング信号φpaが共通に供給される。
ータ線に対応して設けられる複数の単位増幅回路を含む
。これらの単位増幅回路には、タイミング発生回路TO
からタイミング信号φpaが共通に供給される。
センスアンプSAの各単位増幅回路は、上記タイミング
信号φpaがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、各単位増幅回路
は、メモリアレイMARYの選択されたワード線に結合
される複数のメモリセルから対応する相補データ線を介
して出力される微小読み出しf8号を増幅し、ハイレベ
ル又はロウレベルの2値読み出し信号とする。
信号φpaがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、各単位増幅回路
は、メモリアレイMARYの選択されたワード線に結合
される複数のメモリセルから対応する相補データ線を介
して出力される微小読み出しf8号を増幅し、ハイレベ
ル又はロウレベルの2値読み出し信号とする。
カラムスイッチC5Wは、メモリアレイMARYの各相
補データ線に対応して設けられる複数対のスイッチMO
5FETを含む、これらのスイッチMOS F ETの
一方は、前述のように、メモリアレイM/RYの対応す
る相補データ線にそれぞれ結合され、その他方は、相補
共通データ線の非反転信号線CD及び反転信号線CDに
交互に共通結合される。各列のスイッチMO3FETの
ゲートはそれぞれ共通結合され、カラムアドレスデコー
ダCADから対応するデータ線選択信号がそれぞれ供給
される。
補データ線に対応して設けられる複数対のスイッチMO
5FETを含む、これらのスイッチMOS F ETの
一方は、前述のように、メモリアレイM/RYの対応す
る相補データ線にそれぞれ結合され、その他方は、相補
共通データ線の非反転信号線CD及び反転信号線CDに
交互に共通結合される。各列のスイッチMO3FETの
ゲートはそれぞれ共通結合され、カラムアドレスデコー
ダCADから対応するデータ線選択信号がそれぞれ供給
される。
カラムスイッチC8Wの各列のスイッチMO5FETは
、対応する上記データ線選択信号が択一的にハイレベル
とされることで、選択的にオン状態となる。その結果、
メモリアレイMARYの対応する相補データ線が、上記
相補共通データ線CD−CDに選択的に接続される。
、対応する上記データ線選択信号が択一的にハイレベル
とされることで、選択的にオン状態となる。その結果、
メモリアレイMARYの対応する相補データ線が、上記
相補共通データ線CD−CDに選択的に接続される。
カラムアドレスデコーダCADには、特に制限されない
が、カラムアドレスバッファCABからt+tピントの
相補内部アドレス信号まyO〜互yIが供給され、タイ
ミング発生回路TGからタイミング信号φyが供給され
る。
が、カラムアドレスバッファCABからt+tピントの
相補内部アドレス信号まyO〜互yIが供給され、タイ
ミング発生回路TGからタイミング信号φyが供給され
る。
カラムアドレスデコーダCADは、上記タイミング信号
φyがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、カラムアドレスデコー
ダCADは、上記相補内部アドレス信号1yQ−ayl
をデコードし、対応するデータ線選択信号を択一的にハ
イレベルとする。これらのデータ線選択信号は、前述の
ように、上記カラムスイッチC8Wの対応するスイッチ
MO3FETにそれぞれ供給される。
φyがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、カラムアドレスデコー
ダCADは、上記相補内部アドレス信号1yQ−ayl
をデコードし、対応するデータ線選択信号を択一的にハ
イレベルとする。これらのデータ線選択信号は、前述の
ように、上記カラムスイッチC8Wの対応するスイッチ
MO3FETにそれぞれ供給される。
カラムアドレスバッファCABは、外部端子AO〜AI
を介して時分割的に供給されるYアドレス信号AYO〜
AYiを、タイミング発生回路TGから供給されるタイ
ミング信号φacに従って取り込み、保持する。また、
これらのYアドレス信号をもとに、上記相補内部アドレ
ス信号ay。
を介して時分割的に供給されるYアドレス信号AYO〜
AYiを、タイミング発生回路TGから供給されるタイ
ミング信号φacに従って取り込み、保持する。また、
これらのYアドレス信号をもとに、上記相補内部アドレ
ス信号ay。
〜ayiを形成し、カラムアドレスデコーダCADに供
給する。
給する。
相補共通データ線CD −CDは、特に制限されないが
、データ入出力回路I10に結合される。
、データ入出力回路I10に結合される。
データ入出力回路I10は、特に制限されないが、デー
タ人カバソファ及びデータ出力バッファを含む、このう
ち、データ入カバフファの入力端子は、データ入力端子
Dinに結合され、その出力端子は、相補共通データ線
CD−CDに結合される。データ入カバソファには、特
に制限されないが、タイミング発生回路TGからタイミ
ング信号φWが供給される。一方、データ出力バッファ
の入力端子は、上記相補共通データl@CD−CDに共
通結合され、その出力端子は、データ出力端子pout
に結合される。データ出力バッファには、タイミング発
生回路TGからタイミング信号φrが供給される。
タ人カバソファ及びデータ出力バッファを含む、このう
ち、データ入カバフファの入力端子は、データ入力端子
Dinに結合され、その出力端子は、相補共通データ線
CD−CDに結合される。データ入カバソファには、特
に制限されないが、タイミング発生回路TGからタイミ
ング信号φWが供給される。一方、データ出力バッファ
の入力端子は、上記相補共通データl@CD−CDに共
通結合され、その出力端子は、データ出力端子pout
に結合される。データ出力バッファには、タイミング発
生回路TGからタイミング信号φrが供給される。
データ入出力回路!10のデータ入カバソファは、ダイ
ナミック型RAMがIFき込みモードとされ上記タイミ
ング信号φWがハイレベルとされることで、選択的に動
作状態とされる。この動作状態において、データ人カバ
ソファは、データ入力端子Dinを介して供給される書
き込みデータに従った相補書き込み信号を形成し、相補
共通データ線選択信号πを介して、メモリアレイMAR
Yの選択されたメモリセルに供給する。特に制限されな
いが、上記タイミング信号φWがロウレベルとされると
き、データ人カバソファの出力はノ翫イインピーダンス
状態とされる。
ナミック型RAMがIFき込みモードとされ上記タイミ
ング信号φWがハイレベルとされることで、選択的に動
作状態とされる。この動作状態において、データ人カバ
ソファは、データ入力端子Dinを介して供給される書
き込みデータに従った相補書き込み信号を形成し、相補
共通データ線選択信号πを介して、メモリアレイMAR
Yの選択されたメモリセルに供給する。特に制限されな
いが、上記タイミング信号φWがロウレベルとされると
き、データ人カバソファの出力はノ翫イインピーダンス
状態とされる。
データ入出力回路I10のデータ出力バッファは、ダイ
ナミック型RAMが読み出しモードとされ上記タイミン
グ信号φrがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、データ出力バッ
ファは、メモリアレイMARYの選択されたメモリセル
から対応する相補データ線及び相補共通データ線CD−
σ丁−を介して出力される2値読み出し7信号をさらに
増幅し、データ出力端子Doutから送出する。特に制
限されないが、上記タイミング信号φrがロウレベルと
されるとき、データ出力バッファの出力はハイインピー
ダンス状態とされる。
ナミック型RAMが読み出しモードとされ上記タイミン
グ信号φrがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、データ出力バッ
ファは、メモリアレイMARYの選択されたメモリセル
から対応する相補データ線及び相補共通データ線CD−
σ丁−を介して出力される2値読み出し7信号をさらに
増幅し、データ出力端子Doutから送出する。特に制
限されないが、上記タイミング信号φrがロウレベルと
されるとき、データ出力バッファの出力はハイインピー
ダンス状態とされる。
タイミング発生回路TGは、外部から起動制御信号とし
て供給されるロウアドレスストローブ信号RAS、カラ
ムアドレスストローブ信号CAS及びライトイネーブル
信号WEをもとに、各種のタイミング信号を形成し、ダ
イナミック型RAMの各回路に供給する。
て供給されるロウアドレスストローブ信号RAS、カラ
ムアドレスストローブ信号CAS及びライトイネーブル
信号WEをもとに、各種のタイミング信号を形成し、ダ
イナミック型RAMの各回路に供給する。
この実施例のダイナミック型RAMは、前述のように、
降圧回路VDI及びVD2を内蔵する。
降圧回路VDI及びVD2を内蔵する。
これらの降圧回路には、外部端子vCCを介して電源電
圧VCCが供給され、その出力端子は、内部電源電圧供
給点Vcdに共通結合される。ここで、上記fl電源電
圧CCは、特に制限されないが、+5Vのような正の電
源電圧とされる。降圧回路VD2には、さらにタイミン
グ発生回路TGからタイミング信号φceが供給される
。
圧VCCが供給され、その出力端子は、内部電源電圧供
給点Vcdに共通結合される。ここで、上記fl電源電
圧CCは、特に制限されないが、+5Vのような正の電
源電圧とされる。降圧回路VD2には、さらにタイミン
グ発生回路TGからタイミング信号φceが供給される
。
降圧回路VDIは、特に制限されないが、第1図に示さ
れるように、差動形態とされる一対のNチャンネルM
OS F E T Q 1 !及びQ12を基本構成と
する。MO3FETQI 1及びQ12のドレインと上
記電11!電圧vCCとの間には、PチャンネルMO3
FETQI及びQ2がそれぞれ設けられる。MO3FE
TQIのゲートは、そのドレインに共通結合され、さら
にMO3FETQ2のゲートに結合される。これにより
、MOS F ETQl及びQ2は、電流ミラー形態と
され、MO3FETQII及びQ12に対するアクティ
ブ負荷として作用する。
れるように、差動形態とされる一対のNチャンネルM
OS F E T Q 1 !及びQ12を基本構成と
する。MO3FETQI 1及びQ12のドレインと上
記電11!電圧vCCとの間には、PチャンネルMO3
FETQI及びQ2がそれぞれ設けられる。MO3FE
TQIのゲートは、そのドレインに共通結合され、さら
にMO3FETQ2のゲートに結合される。これにより
、MOS F ETQl及びQ2は、電流ミラー形態と
され、MO3FETQII及びQ12に対するアクティ
ブ負荷として作用する。
MO3FETQI 1及びQ12の共通結合されたソー
スと回路の接地電位との間には、特、に制限されないが
、NチャンネルMO3FETQI 3が設けられる。こ
のMO3FETQI 3は、比較的小さなコンダクタン
スを持つように設計され、さらにそのゲート及びドレイ
ンが共通結合されることでダイオード形態とされる。こ
れにより、上記差動MO3FETQI 1及びQ12に
は、MO3FETQ13のコンダクタンスに対応した比
較的小さな動作電流が常時供給される。その結果、降圧
回路VDIは、電源電圧■CCが供給されることを条件
に、定常的に動作状態とされる。
スと回路の接地電位との間には、特、に制限されないが
、NチャンネルMO3FETQI 3が設けられる。こ
のMO3FETQI 3は、比較的小さなコンダクタン
スを持つように設計され、さらにそのゲート及びドレイ
ンが共通結合されることでダイオード形態とされる。こ
れにより、上記差動MO3FETQI 1及びQ12に
は、MO3FETQ13のコンダクタンスに対応した比
較的小さな動作電流が常時供給される。その結果、降圧
回路VDIは、電源電圧■CCが供給されることを条件
に、定常的に動作状態とされる。
MO3FETQ2及びQ12の共通結合されたドレイン
は、さらにPチャンネルMO3FETQ3のゲートに結
合される。MO3FETQ3のソースは、上記電源電圧
vCCに結合され、そのドレインは、上記MO3FET
QI lのゲートに結合されるとともに、内部電源電圧
供給点Vcdに結合される。これにより、MO3FET
Q3は、実質的に内部回路に対し内部電源電圧Vcdを
供給する電流供給MO3FETとして作用し、かつその
ゲート電圧が変化されることで内部電源電圧Vcdのレ
ベルを制御する電圧制御MO3FETとして作用する。
は、さらにPチャンネルMO3FETQ3のゲートに結
合される。MO3FETQ3のソースは、上記電源電圧
vCCに結合され、そのドレインは、上記MO3FET
QI lのゲートに結合されるとともに、内部電源電圧
供給点Vcdに結合される。これにより、MO3FET
Q3は、実質的に内部回路に対し内部電源電圧Vcdを
供給する電流供給MO3FETとして作用し、かつその
ゲート電圧が変化されることで内部電源電圧Vcdのレ
ベルを制御する電圧制御MO3FETとして作用する。
この実施例において、MO3FETQ3は、比較的小さ
なコンダクタンスを持つように設計される。このため、
降圧回路VDIは、上記MO3FETQI 3が比較的
小さなコンダクタンスを持つように設計されることもあ
いまって、ダイナミック型RAMの非選択状態における
待機電流を供給しうる程度の比較的小さな電流供給能力
を持つものとされる。
なコンダクタンスを持つように設計される。このため、
降圧回路VDIは、上記MO3FETQI 3が比較的
小さなコンダクタンスを持つように設計されることもあ
いまって、ダイナミック型RAMの非選択状態における
待機電流を供給しうる程度の比較的小さな電流供給能力
を持つものとされる。
MO3FETQ12のゲートには、所定の基準電位Vr
が供給される。ここで、基準電位V「は、特に制限され
ないが、ダイナミック型RAMの図示されない定電圧発
生回路によって形成され、例えば+3vのような定電圧
とされる。
が供給される。ここで、基準電位V「は、特に制限され
ないが、ダイナミック型RAMの図示されない定電圧発
生回路によって形成され、例えば+3vのような定電圧
とされる。
これらのことから、差動MO3FETQI l及びQ1
2は、上記fi電源電圧CCが供給されるとき、MO5
FETQI及びQ2をアクティブ負荷とする差動増幅回
路として機能する。このとき、差動増幅回路は、その非
反転入力端子すなわちMO3FETQI 1のゲートに
供給される内部電源電圧Vcdと、その反転入力端子す
なわちMO3FETQ12のゲートに供給される基準電
位Vrとを比較し、そのレベル差を拡大して、非反転出
力端子すなわちMO3FETQ2及びQ12の共通結合
されたドレインつまりMO3FETQ3171ゲートに
伝達する。これにより、内部電源電圧■cdのレベルが
制御され、上記基準電位Vrすなわち+3■に収束され
る。
2は、上記fi電源電圧CCが供給されるとき、MO5
FETQI及びQ2をアクティブ負荷とする差動増幅回
路として機能する。このとき、差動増幅回路は、その非
反転入力端子すなわちMO3FETQI 1のゲートに
供給される内部電源電圧Vcdと、その反転入力端子す
なわちMO3FETQ12のゲートに供給される基準電
位Vrとを比較し、そのレベル差を拡大して、非反転出
力端子すなわちMO3FETQ2及びQ12の共通結合
されたドレインつまりMO3FETQ3171ゲートに
伝達する。これにより、内部電源電圧■cdのレベルが
制御され、上記基準電位Vrすなわち+3■に収束され
る。
すなわち、内部電源電圧Vcdのレベルが上昇し、基準
電位V「より高くされるとき、MO3FETQIIのコ
ンダクタンスが大きくされ、MO3FETQ12のコン
ダクタンスは逆に小さくされる。したがって、MO3F
ETQ3のゲート電圧が高くされ、そのコンダクタンス
が小さくされため、結果的に内部電源電圧Vcdのレベ
ルが低くされる。一方、内部電源電圧Vcdのレベルが
低下し、基準電位Vrより低くされると、MO3FET
QIIのコンダクタンスが小さくされ、MO3FETQ
12のコンダクタンスは逆に大きくされる。したがって
、MO3FETQ3のゲート電圧が低くされ、そのコン
ダクタンスが大きくされるため、結果的に内部電源電圧
Vcdのレベルが高くされる。これにより、内部電源電
圧Vcdのレベルは、基準電位Vrすなわち+3■に収
束され、安定化される。MOSFETQ3は、前述のよ
うに、比較的小さなコンダクタンスを持つように設計さ
れるため、降圧回路VDIの電流供給能力は、相応して
小さくされる。
電位V「より高くされるとき、MO3FETQIIのコ
ンダクタンスが大きくされ、MO3FETQ12のコン
ダクタンスは逆に小さくされる。したがって、MO3F
ETQ3のゲート電圧が高くされ、そのコンダクタンス
が小さくされため、結果的に内部電源電圧Vcdのレベ
ルが低くされる。一方、内部電源電圧Vcdのレベルが
低下し、基準電位Vrより低くされると、MO3FET
QIIのコンダクタンスが小さくされ、MO3FETQ
12のコンダクタンスは逆に大きくされる。したがって
、MO3FETQ3のゲート電圧が低くされ、そのコン
ダクタンスが大きくされるため、結果的に内部電源電圧
Vcdのレベルが高くされる。これにより、内部電源電
圧Vcdのレベルは、基準電位Vrすなわち+3■に収
束され、安定化される。MOSFETQ3は、前述のよ
うに、比較的小さなコンダクタンスを持つように設計さ
れるため、降圧回路VDIの電流供給能力は、相応して
小さくされる。
次に、降圧回路VD2は、特に制限されないが、第1図
に示されるように、差動形態とされる一対のNチャンネ
ルMOSFETQI 4及びQ15を基本構成とする。
に示されるように、差動形態とされる一対のNチャンネ
ルMOSFETQI 4及びQ15を基本構成とする。
MO3FETQI 4及びQ15のドレインと上記電源
電圧vCCとの間には、PチャンネルMO3FETQ4
及びQ5がそれぞれ設けられる。MOSFETQ4のゲ
ートは、そのドレインに共通結合され、さらにMO3F
ETQ5のゲートに結合される。これにより、MOSF
ETQ4及びQ5は、電流ミラー形態とされ、MOSF
ETQ14及びQ15に対するアクティブ負荷として作
用する。
電圧vCCとの間には、PチャンネルMO3FETQ4
及びQ5がそれぞれ設けられる。MOSFETQ4のゲ
ートは、そのドレインに共通結合され、さらにMO3F
ETQ5のゲートに結合される。これにより、MOSF
ETQ4及びQ5は、電流ミラー形態とされ、MOSF
ETQ14及びQ15に対するアクティブ負荷として作
用する。
MOSFETQ14及びQ15の共通結合されたソース
と回路の接地電位との間には、特に制限されないが、N
チャンネルMO3FETQI 6及びQ17が並列形態
に設けられる。このうち、MO3FETQ16のゲート
には、上記タイミング信号φceが供給され、MO3F
ETQI 7は、そのゲート及びドレインが共通結合さ
れることでダイオード形態とされる。ここで、MO3F
ETQ16は比較的大きなコンダクタンスを持つように
設計され、MO3FETQI 7は比較的小さなコンダ
クタンスを持つように設計される。また、タイミング信
号φceは、特に制限されないが、第1図に部分的に示
されるように、ダイナミック型RAMの起動制御信号で
あるロウアドレスストローブ信号RASをタイミング発
止回路TGのインバータ回路Nlにより反転することで
形成され、ダイナミック型RAMが選択状態とされると
き選択的にハイレベルとされる。
と回路の接地電位との間には、特に制限されないが、N
チャンネルMO3FETQI 6及びQ17が並列形態
に設けられる。このうち、MO3FETQ16のゲート
には、上記タイミング信号φceが供給され、MO3F
ETQI 7は、そのゲート及びドレインが共通結合さ
れることでダイオード形態とされる。ここで、MO3F
ETQ16は比較的大きなコンダクタンスを持つように
設計され、MO3FETQI 7は比較的小さなコンダ
クタンスを持つように設計される。また、タイミング信
号φceは、特に制限されないが、第1図に部分的に示
されるように、ダイナミック型RAMの起動制御信号で
あるロウアドレスストローブ信号RASをタイミング発
止回路TGのインバータ回路Nlにより反転することで
形成され、ダイナミック型RAMが選択状態とされると
き選択的にハイレベルとされる。
これらのことから、上記差動MO3FETQI4及びQ
15には、ダイナミック型RAMが非選択状態とされる
とき、MO3FETQI 7のコンダクタンスに対応し
た比較的小さな動作電流が供給され、ダイナミック型R
AMが選択状態とされるとき、MO3FETQI 6の
コンダクタンスに対応した比較的大きな動作電流が供給
される。これにより、降圧回路VD2は、実質的にダイ
ナミック型RAMが選択状態とされ上記タイミング信号
φcoがハイレベルとされるとき、選択的に動作状態と
される。ダイナミック型RAMの非選択状態において、
差動MO3FETQ14及びQ15にMOSFETQI
7を介して比較的小さな動作電流が供給されることで
、後述する非反転出力端子すなわちMO3FETQ5及
びQ15の共通結合されたドレインが、はぼ基準電位V
rすなわち+3Vに維持される。その結果、ダイナミッ
ク型RAMが選択状態とされる当初において、降圧回路
VD2の立ち上がりが高速化される。
15には、ダイナミック型RAMが非選択状態とされる
とき、MO3FETQI 7のコンダクタンスに対応し
た比較的小さな動作電流が供給され、ダイナミック型R
AMが選択状態とされるとき、MO3FETQI 6の
コンダクタンスに対応した比較的大きな動作電流が供給
される。これにより、降圧回路VD2は、実質的にダイ
ナミック型RAMが選択状態とされ上記タイミング信号
φcoがハイレベルとされるとき、選択的に動作状態と
される。ダイナミック型RAMの非選択状態において、
差動MO3FETQ14及びQ15にMOSFETQI
7を介して比較的小さな動作電流が供給されることで
、後述する非反転出力端子すなわちMO3FETQ5及
びQ15の共通結合されたドレインが、はぼ基準電位V
rすなわち+3Vに維持される。その結果、ダイナミッ
ク型RAMが選択状態とされる当初において、降圧回路
VD2の立ち上がりが高速化される。
MO3FETQ5及びQ15の共通結合されたドレイン
は、さらにPチャンネルMO3FETQ6のゲートに結
合される。MO3FETQ6のソースは、上記電源電圧
■CCに結合され、そのドレインは、上記MO3FET
QI 4のゲートに結合されるとともに、上記内部電源
電圧供給点Vcdに共通結合される。これにより、MO
S F ETQ6は、実質的に内部回路に対し内部電源
電圧Vcdを供給する電流供給MO3FETとして作用
し、かつそのゲート電圧が変化されることで内部電源電
圧Vcdのレベルを制御する電圧制御MO3FETとし
て作用する。この実施例において、MO3FETQ6は
、比較的大きなコンダクタンスを持つように設計される
。このため、降圧回路VD2は、上記MO3FETQ1
6が比較的大きなコンダクタンスを持つように設計され
ることもあいまって、ダイナミック型RAMの選択状態
における動作電流を上記降圧回路VDIとともに供給し
うる程度の比較的大きな電流供給能力を持つものとされ
る。
は、さらにPチャンネルMO3FETQ6のゲートに結
合される。MO3FETQ6のソースは、上記電源電圧
■CCに結合され、そのドレインは、上記MO3FET
QI 4のゲートに結合されるとともに、上記内部電源
電圧供給点Vcdに共通結合される。これにより、MO
S F ETQ6は、実質的に内部回路に対し内部電源
電圧Vcdを供給する電流供給MO3FETとして作用
し、かつそのゲート電圧が変化されることで内部電源電
圧Vcdのレベルを制御する電圧制御MO3FETとし
て作用する。この実施例において、MO3FETQ6は
、比較的大きなコンダクタンスを持つように設計される
。このため、降圧回路VD2は、上記MO3FETQ1
6が比較的大きなコンダクタンスを持つように設計され
ることもあいまって、ダイナミック型RAMの選択状態
における動作電流を上記降圧回路VDIとともに供給し
うる程度の比較的大きな電流供給能力を持つものとされ
る。
MOSFETQ15のゲーI・には、上記基準電位Vr
が供給される。これにより、差動MO5FETQ14及
びQ15は、実質的にダイナミック型RAM、’><選
択状態とされ上記タイミング信号φceがハイレベルと
されるとき、MOSFETQ4及びQ5をアクティブ負
荷とする差動増幅回路として機能する。このとき、差動
増幅回路は、その非反転入力端子すなわちMOSFET
QI4のゲートに供給される内部電源電圧Vcdと、そ
の反転入力端子すなわちMOSFETQI 5のゲート
に供給される基準電位V「とを比較し、そのレベル差を
拡大して、非反転出力端子すなわちMO3FETQ5及
びQ15の共通結合されたドレインつまりMOSFET
Q6のゲートに伝達する。
が供給される。これにより、差動MO5FETQ14及
びQ15は、実質的にダイナミック型RAM、’><選
択状態とされ上記タイミング信号φceがハイレベルと
されるとき、MOSFETQ4及びQ5をアクティブ負
荷とする差動増幅回路として機能する。このとき、差動
増幅回路は、その非反転入力端子すなわちMOSFET
QI4のゲートに供給される内部電源電圧Vcdと、そ
の反転入力端子すなわちMOSFETQI 5のゲート
に供給される基準電位V「とを比較し、そのレベル差を
拡大して、非反転出力端子すなわちMO3FETQ5及
びQ15の共通結合されたドレインつまりMOSFET
Q6のゲートに伝達する。
その結果、内部電源電圧Vcdのレベルが、上記降圧回
路VDIの場合と同様に制御され、基準電位Vrすなわ
ち+3■に収束される。
路VDIの場合と同様に制御され、基準電位Vrすなわ
ち+3■に収束される。
ところで、この降圧回路VD2では、前述のように、上
記MO3FETQ16と並列形態に、比較的小さなコン
ダクタンスを有しかつダイオード形態とされるMOSF
ETQI 7が設けられる。
記MO3FETQ16と並列形態に、比較的小さなコン
ダクタンスを有しかつダイオード形態とされるMOSF
ETQI 7が設けられる。
このため、上記差動MO3FETQ14及びQ15には
、MOSFETQI 7を介して比較的小さな動作電流
が常時供給される。したがって、降圧回路VD2は、実
際には定常的に動作状態とされ、その非反転出力端子す
なわちMO3FETQ5及びQ15の共通結合されたド
レインの電位が、実質的な動作状態と同一レベルに維持
される。その結果、降圧回路VD2は、上記MO3FE
TQI7が省略され上記非反転出力端子がほぼ電源電圧
vCCとされる場合に比較して、その待機電流が削減さ
れつつ、立ら上がりが高速化される。言うまでもな(、
MOSFETQI 6及びQ6は比較的大きなコンダク
タンスを持つように設計されるため、ダイナミック型R
AMの選択状態における降圧回路VD2の電流供給能力
は相応して大きくされ、その動作電流を供給して余りあ
る。
、MOSFETQI 7を介して比較的小さな動作電流
が常時供給される。したがって、降圧回路VD2は、実
際には定常的に動作状態とされ、その非反転出力端子す
なわちMO3FETQ5及びQ15の共通結合されたド
レインの電位が、実質的な動作状態と同一レベルに維持
される。その結果、降圧回路VD2は、上記MO3FE
TQI7が省略され上記非反転出力端子がほぼ電源電圧
vCCとされる場合に比較して、その待機電流が削減さ
れつつ、立ら上がりが高速化される。言うまでもな(、
MOSFETQI 6及びQ6は比較的大きなコンダク
タンスを持つように設計されるため、ダイナミック型R
AMの選択状態における降圧回路VD2の電流供給能力
は相応して大きくされ、その動作電流を供給して余りあ
る。
以上のように、この実施例のダイナミック型RAMは、
外部から供給される例えば+5vの電源電圧VCCを例
えば+3■に降圧し、内部電源電圧Vcdとして内部回
路に供給する降圧回路を内蔵する。この実施例において
、上記降圧回路は、比較的小さな電流供給能力を持つよ
うに設計されかつ定常的に動作状態とされる降圧回路V
DIと、比較的大きな電流供給能力を持つように設計さ
れかつ実質的にロウアドレススト【1−ブ信号RASに
従って選択的に動作状態とされる降圧回路VD2とによ
り構成される。これにより、この実施例のダイナミー/
り型RAMは、高集積化にともなってその耐圧が低下さ
れた回PI素子を保護しかつその低消費電力化を図りつ
つ、また選択状態における最大動作電流を保証しつつ、
その待機電流が削減され、低消費電力化が推進される。
外部から供給される例えば+5vの電源電圧VCCを例
えば+3■に降圧し、内部電源電圧Vcdとして内部回
路に供給する降圧回路を内蔵する。この実施例において
、上記降圧回路は、比較的小さな電流供給能力を持つよ
うに設計されかつ定常的に動作状態とされる降圧回路V
DIと、比較的大きな電流供給能力を持つように設計さ
れかつ実質的にロウアドレススト【1−ブ信号RASに
従って選択的に動作状態とされる降圧回路VD2とによ
り構成される。これにより、この実施例のダイナミー/
り型RAMは、高集積化にともなってその耐圧が低下さ
れた回PI素子を保護しかつその低消費電力化を図りつ
つ、また選択状態における最大動作電流を保証しつつ、
その待機電流が削減され、低消費電力化が推進される。
以上の本実施例に示されるように、この発明を降圧回路
を内蔵するダイナミック型RAM等の半導体築稙回路装
置に通用することで、次のような作用’JJ果が得られ
る。すなわち、 (1)ダイナミック型RAM等に内蔵される降圧回路を
、ダイナミック型RAM等の非選択状態においてその待
機電流を供給しうる程度の比較的小さな電流供給能力を
持つように設計されか・つ定常的に動作状態とされる第
1の降圧回路と、ダイナミック型RAM等の選択状態に
おいてその動作電流を供給しうる程度の比較的大きな電
流供給能力を持つように設計されかつ実質的に起動制御
信号に従って選択的に動作状態とされる第2の降圧回路
とにより構成することで、降圧回路の待機電流を削減で
きるという効果が得られる。
を内蔵するダイナミック型RAM等の半導体築稙回路装
置に通用することで、次のような作用’JJ果が得られ
る。すなわち、 (1)ダイナミック型RAM等に内蔵される降圧回路を
、ダイナミック型RAM等の非選択状態においてその待
機電流を供給しうる程度の比較的小さな電流供給能力を
持つように設計されか・つ定常的に動作状態とされる第
1の降圧回路と、ダイナミック型RAM等の選択状態に
おいてその動作電流を供給しうる程度の比較的大きな電
流供給能力を持つように設計されかつ実質的に起動制御
信号に従って選択的に動作状態とされる第2の降圧回路
とにより構成することで、降圧回路の待機電流を削減で
きるという効果が得られる。
(2)上記(1)項により、ダイナミック型RAM等の
高集積化にともなってその耐圧が低下された回路素子を
保護し、またその低消費電力化を図りつつ、かつ選択状
態におけるその最大動作電流を保証しつつ、ダイナミッ
ク型RAM等の待機電流を削減できるという効果が得ら
れる。
高集積化にともなってその耐圧が低下された回路素子を
保護し、またその低消費電力化を図りつつ、かつ選択状
態におけるその最大動作電流を保証しつつ、ダイナミッ
ク型RAM等の待機電流を削減できるという効果が得ら
れる。
(3)上記i11項及び(2)項により、ダイナミー/
り型RAM等の低消費電力化をさらに推進できるという
効果が得られる。
り型RAM等の低消費電力化をさらに推進できるという
効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない0例えば、第1図におい
て、降圧回路VD2のMOSFETQI 7は省略して
もよい、また、M OS F E ”rQ 6及びQl
6は、それぞれ並列形態とされる複数のPチャンネルM
O3FET又はNチャンネルMO3FETに置き換える
こともできる。ダイナミック型RAMは、降圧回路VD
!及び/又はVD2を、それぞれ複数の降圧回路により
構成してもよい、このとき、降圧回路VD2に対応する
複数の降圧回路を、用途別あるいは機能別に分類し、そ
れぞれ最適な条件で選択的に動作状態としてもよい、タ
イミング信号φcoを形成する条件は、種々実施形態が
考えられる0例えば、ダイナミック型RAMがセルフリ
フレッシュ機能を有する場合、上記タイミング信号φc
oを形成する条件に、リフレッシュタイマー回路による
リフレッシュ回路の起動条件を追加すればよいし、ダイ
ナミック型RAMが擬似スタティック型RAM形態とさ
れる場合、例えばチップイネーブル信号τ丁に従って上
記タイミング信号φC6を形成すればよい、第2図にお
いて、メモリアレイMARYは、複数のメモリマットに
よって構成されるものであってもよいし、ダイナミック
型RAMは、複数ビットの記憶データを同時に入出力す
るいわゆる多ビツト構成のRAMであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない0例えば、第1図におい
て、降圧回路VD2のMOSFETQI 7は省略して
もよい、また、M OS F E ”rQ 6及びQl
6は、それぞれ並列形態とされる複数のPチャンネルM
O3FET又はNチャンネルMO3FETに置き換える
こともできる。ダイナミック型RAMは、降圧回路VD
!及び/又はVD2を、それぞれ複数の降圧回路により
構成してもよい、このとき、降圧回路VD2に対応する
複数の降圧回路を、用途別あるいは機能別に分類し、そ
れぞれ最適な条件で選択的に動作状態としてもよい、タ
イミング信号φcoを形成する条件は、種々実施形態が
考えられる0例えば、ダイナミック型RAMがセルフリ
フレッシュ機能を有する場合、上記タイミング信号φc
oを形成する条件に、リフレッシュタイマー回路による
リフレッシュ回路の起動条件を追加すればよいし、ダイ
ナミック型RAMが擬似スタティック型RAM形態とさ
れる場合、例えばチップイネーブル信号τ丁に従って上
記タイミング信号φC6を形成すればよい、第2図にお
いて、メモリアレイMARYは、複数のメモリマットに
よって構成されるものであってもよいし、ダイナミック
型RAMは、複数ビットの記憶データを同時に入出力す
るいわゆる多ビツト構成のRAMであってもよい。
外部から供給される電源電圧VCC及び内部電源電圧V
cdの電圧値は、この実施例による制約を受けない、さ
らに、第1図に示される降圧回路VDi及びVD2の具
体的な回路構成や、第2図に示されるダイナミック型R
AMのブロック構成ならびに制御信号及びアドレス信号
の組み合わせ等、種々の実施形態を採りうる。
cdの電圧値は、この実施例による制約を受けない、さ
らに、第1図に示される降圧回路VDi及びVD2の具
体的な回路構成や、第2図に示されるダイナミック型R
AMのブロック構成ならびに制御信号及びアドレス信号
の組み合わせ等、種々の実施形態を採りうる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型RA
Mに通用した場合について説明したが、それに限定され
るものではなく、例えば、スタティック型RAM等の各
種半導体記憶装置や各種ディジタル集積回路装置にも通
用できる0本発明は、少なくとも降圧回路を内蔵する半
導体集積回路装置に広く通用できる。
をその背景となった利用分野であるダイナミック型RA
Mに通用した場合について説明したが、それに限定され
るものではなく、例えば、スタティック型RAM等の各
種半導体記憶装置や各種ディジタル集積回路装置にも通
用できる0本発明は、少なくとも降圧回路を内蔵する半
導体集積回路装置に広く通用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ダイナミック型RAM等に内蔵される降
圧回路を、ダイナミック型RAM等の非選択状態におい
てその待機電流を供給しうる程度の比較的小さな電流供
給能力を持つように設計されかつ定常的に動作状態りさ
れる第1の降圧回路と、ダイナミック型RAM等の選択
状態においてその動作電流を供給しうる程度の比較的大
きな電流供給能力を持つように設計されかつ実質的に起
動制御信号に従って選択的に動作状態とされる第2の降
圧回路とにより構成することで、ダイナミック型RAM
の選択状態における最大動作電流を保証しつつ、その待
機電流を削減し、低消費電力化を推進できる。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ダイナミック型RAM等に内蔵される降
圧回路を、ダイナミック型RAM等の非選択状態におい
てその待機電流を供給しうる程度の比較的小さな電流供
給能力を持つように設計されかつ定常的に動作状態りさ
れる第1の降圧回路と、ダイナミック型RAM等の選択
状態においてその動作電流を供給しうる程度の比較的大
きな電流供給能力を持つように設計されかつ実質的に起
動制御信号に従って選択的に動作状態とされる第2の降
圧回路とにより構成することで、ダイナミック型RAM
の選択状態における最大動作電流を保証しつつ、その待
機電流を削減し、低消費電力化を推進できる。
第1図は、この発明が通用されたダイナミック型RAM
の降圧回路の一実施例を示す回路図、第2図は、第1図
の降圧回路を含むダイナミック型RAMの一実施例を示
すブロック図である。 VDI、VD2・・・降圧回路、TG・・・タイミング
発生回路、Ql−C6・・・PチャンネルMOSFET
5Ql 1〜Q17・・・NチャンネルMO3FET、
NI A−N2・・・インバータ回路。 MARY・・・メモリアレイ、SA・・・センスアンプ
゛、C8W・・・カラムスイッチ、RAD・・・ロウア
ドレスデコーダ、CAD・・・カラムアドレスデコーダ
、RAB・・・ロウアドレスバッファ、AMX・・・ア
ドレスマルチプレクサ、RFC・・・リフレッシュアド
レスカウンタ、CAB・・・カラムアドレスバッファ、
Ilo・・・データ入出力回路。
の降圧回路の一実施例を示す回路図、第2図は、第1図
の降圧回路を含むダイナミック型RAMの一実施例を示
すブロック図である。 VDI、VD2・・・降圧回路、TG・・・タイミング
発生回路、Ql−C6・・・PチャンネルMOSFET
5Ql 1〜Q17・・・NチャンネルMO3FET、
NI A−N2・・・インバータ回路。 MARY・・・メモリアレイ、SA・・・センスアンプ
゛、C8W・・・カラムスイッチ、RAD・・・ロウア
ドレスデコーダ、CAD・・・カラムアドレスデコーダ
、RAB・・・ロウアドレスバッファ、AMX・・・ア
ドレスマルチプレクサ、RFC・・・リフレッシュアド
レスカウンタ、CAB・・・カラムアドレスバッファ、
Ilo・・・データ入出力回路。
Claims (1)
- 【特許請求の範囲】 1、電源電圧が投入されることで定常的に動作状態とさ
れ、上記電源電圧を降圧して所定の内部電源電圧を形成
する第1の降圧回路と、実質的に所定の制御信号に従っ
て選択的に動作状態とされ、上記電源電圧を降圧して上
記内部電源電圧を形成する第2の降圧回路とを具備する
ことを特徴とする半導体集積回路装置。 2、上記半導体集積回路装置は、ダイナミック型RAM
であり、上記制御信号は、上記ダイナミック型RAMの
起動制御信号であって、上記第2の降圧回路は、実質的
に上記ダイナミック型RAMが選択状態とされるとき選
択的に動作状態とされることを特徴とする特許請求の範
囲第1項記載の半導体集積回路装置。 3、上記第1の降圧回路は、上記ダイナミック型RAM
が非選択状態とされるとき、その待機電流を供給しうる
程度の比較的小さな電流供給能力を持つように設計され
、上記第2の降圧回路は、上記ダイナミック型RAMが
選択状態とされるとき、その動作電流を上記第1の降圧
回路とともに供給しうる程度の比較的大きな電流供給能
力を持つように設計されることを特徴とする特許請求の
範囲第1項又は第2項記載の半導体集積回路装置。
Priority Applications (16)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1014423A JPH02195596A (ja) | 1989-01-24 | 1989-01-24 | 半導体集積回路装置 |
KR1019890015454A KR0141495B1 (ko) | 1988-11-01 | 1989-10-26 | 반도체 기억장치 및 그 결함구제방법 |
US08/159,621 US5602771A (en) | 1988-11-01 | 1993-12-01 | Semiconductor memory device and defect remedying method thereof |
KR1019940027362A KR0143876B1 (ko) | 1988-11-01 | 1994-10-26 | 반도체기억 장치 및 그 결함구제방법 |
US08/455,411 US5579256A (en) | 1988-11-01 | 1995-05-31 | Semiconductor memory device and defect remedying method thereof |
US08/618,381 US5854508A (en) | 1988-11-01 | 1996-03-19 | Semiconductor memory device having zigzag bonding pad arrangement |
US09/153,462 US6049500A (en) | 1988-11-01 | 1998-09-15 | Semiconductor memory device and defect remedying method thereof |
US09/361,203 US6160744A (en) | 1988-11-01 | 1999-07-27 | Semiconductor memory device and defect remedying method thereof |
US09/714,268 US6335884B1 (en) | 1988-11-01 | 2000-11-17 | Semiconductor memory device and defect remedying method thereof |
US10/000,032 US6515913B2 (en) | 1988-11-01 | 2001-12-04 | Semiconductor memory device and defect remedying method thereof |
US10/254,980 US6657901B2 (en) | 1988-11-01 | 2002-09-26 | Semiconductor device formed in a rectangle region on a semiconductor substrate including a voltage generating circuit |
US10/683,260 US6898130B2 (en) | 1988-11-01 | 2003-10-14 | Semiconductor memory device and defect remedying method thereof |
US11/101,504 US7016236B2 (en) | 1988-11-01 | 2005-04-08 | Semiconductor memory device and defect remedying method thereof |
US11/330,220 US7203101B2 (en) | 1988-11-01 | 2006-01-12 | Semiconductor memory device and defect remedying method thereof |
US11/714,867 US7345929B2 (en) | 1988-11-01 | 2007-03-07 | Semiconductor memory device and defect remedying method thereof |
US12/007,336 US7499340B2 (en) | 1988-11-01 | 2008-01-09 | Semiconductor memory device and defect remedying method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1014423A JPH02195596A (ja) | 1989-01-24 | 1989-01-24 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02195596A true JPH02195596A (ja) | 1990-08-02 |
Family
ID=11860609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1014423A Pending JPH02195596A (ja) | 1988-11-01 | 1989-01-24 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02195596A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02302990A (ja) * | 1989-05-01 | 1990-12-14 | Samsung Electron Co Ltd | 電源供給電圧変換回路 |
JPH04370963A (ja) * | 1991-06-20 | 1992-12-24 | Mitsubishi Electric Corp | 半導体装置 |
JPH07192465A (ja) * | 1993-12-01 | 1995-07-28 | Hyundai Electron Ind Co Ltd | 半導体メモリー装置用電圧降下回路 |
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JP2011508318A (ja) * | 2007-12-21 | 2011-03-10 | サンディスク コーポレイション | 自己構成型マルチレギュレータasicコア電力供給 |
JP2011508314A (ja) * | 2007-12-21 | 2011-03-10 | サンディスク コーポレイション | Asicコアのためのマルチレギュレータ電力供給システム |
-
1989
- 1989-01-24 JP JP1014423A patent/JPH02195596A/ja active Pending
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---|---|---|---|---|
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