JP3394389B2 - 直流安定化電源回路 - Google Patents
直流安定化電源回路Info
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Description
路に関し、特に出力トランジスタとしてPNP型トラン
ジスタを使用し、出力ラインに電流検知用の抵抗を介在
していない低損失型の直流安定化電源回路において、前
記出力トランジスタでのパワー損失を抑制し、該出力ト
ランジスタを保護する機能を有する直流安定化電源回路
に関する。
電源回路1の電気的構成を示すブロック図である。この
直流安定化電源回路1は、汎用の、いわゆる三端子レギ
ュレータであり、入力端子T1から出力端子T2に亘る
入出力ライン2,3間に、NPN型の出力トランジスタ
Tr1が介在されており、また出力ライン3には電流検
知抵抗S1が介在されている。
は分圧抵抗S2,S3が介在されており、その接続点4
は差動増幅器5の反転入力端子に接続されている。前記
差動増幅器5の非反転入力端子には、基準電圧Vref
が印加されている。したがって、差動増幅器5は、前記
接続点4の電位が前記基準電圧Vrefよりも低くなる
程、大きな電流を駆動トランジスタTr2のベースに与
える。前記駆動トランジスタTr2のコレクタは前記入
力端子T1に接続され、エミッタは前記出力トランジス
タTr1のベースに接続されている。したがって、前記
接続点4の電位が基準電圧Vrefよりも低くなる程、
大きな電流が出力トランジスタTr1を介して出力され
ることになり、こうして定電圧動作が行われる。
エミッタとの間には抵抗S4,S5が介在されており、
それらの接続点6の電位は、過電流保護回路7と入出力
間電圧検出回路8とに入力されている。過電流保護回路
7は、前記接続点6と出力端子T2との間の電圧から出
力ライン3を流れる電流を検知し、過電流となると、前
記差動増幅器5から駆動トランジスタTr2への駆動電
流を抑制し、前記過電流状態を解消する。
前記接続点6と入力端子T1との間の電圧を検出し、そ
の電圧が大きくなると、したがって出力トランジスタT
r1でのパワー損失が大きくなると、前記駆動トランジ
スタTr2への駆動電流を抑制する。
おける出力電流Ioと出力電圧Voとの関係は、図8で
示すような、いわゆる「フ」の字特性となる。この図8
において参照符α1,α2,α3は入力電圧Viと前記
出力電圧Voとの差である入出力間電圧Vi−oに対応
しており、該入出力間電圧Vi−oが大きくなる程、参
照符α1から参照符α3で示すように、出力電流Ioが
減少してゆき、このようにして、出力トランジスタTr
1でのパワー損失の増大に対して、出力電流Ioを抑制
することによって、該出力トランジスタTr1の保護動
作が行われる。
損失Poは、 Po=Vi−o×Io …(1) である。したがって、パワー損失Poを所定レベル以内
として、出力トランジスタTr1を保護するためには、
入出力間電圧Vi−oの増大、すなわち入力電圧Viの
上昇に対応して出力電流Ioを抑制してゆく必要があ
る。
路11の電気的構成を示すブロック図である。この直流
安定化電源回路11では、入力ライン12と出力ライン
13との間には、PNP型の出力トランジスタTr11
が介在されている。出力端子T12と接地端子T13と
の間には分圧抵抗S11,S12が介在されており、そ
れらの接続点14の電位は差動増幅器15の反転入力端
子に入力される。この差動増幅器15の非反転入力端子
には前記基準電圧Vrefが入力されており、したがっ
て該差動増幅器15からは、前記接続点14の電位が前
記基準電圧Vrefよりも低くなる程、大きな駆動電流
が出力される。
動トランジスタTr12のベースに与えられる。駆動ト
ランジスタTr12のコレクタは前記入力ライン12に
接続され、エミッタは駆動トランジスタTr13のベー
スに接続される。駆動トランジスタTr13のコレクタ
は前記出力トランジスタTr11のベースに接続され、
エミッタは抵抗S13を介して接地されている。したが
って、ダーリントン接続されている駆動トランジスタT
r12,Tr13によって前記駆動電流が増幅されて、
出力トランジスタTr11が駆動される。
13の端子電圧は短絡・過電流保護回路16に入力され
ており、この短絡・過電流保護回路16は、接続点14
の電位が低下した短絡状態および抵抗S13の端子電圧
が上昇した過電流状態では、前記差動増幅器15から駆
動トランジスタTr12へ供給される駆動電流を、ライ
ン17からライン18によってバイパスして抑制し、出
力トランジスタTr11の保護動作を行う。
出力ライン13に前記電流検知抵抗S1を設けることな
く、低損失で電源供給を行うことができる。
化電源回路11では、出力ライン13の出力電流Ioを
直接検出することができず、したがって接続点14の電
圧低下を検出し、その値に応じて前記差動増幅器15が
駆動電流を発生するように構成されている。しかしなが
ら、出力電流Ioと出力電圧Voとの関係は図10で示
すようになっており、「フ」の字特性となっているけれ
ども、前記図8で示す直流安定化電源回路1のように、
入出力間電圧Vi−oの増大に対して参照符α11から
α12で示すような変化が望まれるのに対して、ほとん
ど変化することはない。したがって、前記式1から、入
出力間電圧Vi−oの増加、すなわち入力電圧Viの増
加に伴って出力トランジスタTr11のパワー損失Po
が増大することになり、破損する恐れがあり、出力トラ
ンジスタTr11の電流定格に余裕を持たせる必要があ
る。
に、出力トランジスタTr11を、いわゆるマルチコレ
クタ構造とし、コレクタのメイン電極に対して、たとえ
ば1/100程度の検知用電極を設け、この検知用電極
を流れる電流からコレクタ電流を求める方法が考えられ
る。
ンジスタTr11を集積回路上で実現した場合に可能と
なるものであり、該直流安定化電源回路11から供給す
べき出力電流Ioが大きくなると、該直流安定化電源回
路11は、出力トランジスタTr11の素子と、残余の
部分から成る制御用集積回路との2チップ構成となり、
出力トランジスタTr11には前記マルチコレクタ構造
を採用することができず、依然として出力トランジスタ
Tr11の破損を防止することができないという問題が
ある。
出力トランジスタで発生する損失による破損から保護す
ることができる直流安定化電源回路を提供することであ
る。
流安定化電源回路は、入出力端子間にPNP型トランジ
スタをスルー素子として介在し、出力端子の電圧を分圧
して予め定める基準電圧と比較し、両者の差に対応して
駆動電流供給手段が前記トランジスタのベース の駆動電
流を制御することによって出力電圧を制御するようにし
た、入出力端子間に電流検出抵抗を介在しない直流安定
化電源回路において、前記入出力端子間の電圧を検出
し、その検出結果に対応して前記駆動電流供給手段から
の駆動電流を抑制させる駆動電流抑制手段を設け、前記
駆動電流が増加すると、前記駆動電流抑制手段を能動化
する動作制御手段をさらに設けることを特徴とする。
P型トランジスタが介在され、出力端子の電圧を分圧し
て予め定める基準電圧と比較し、両者の差に対応して駆
動電流供給手段が前記トランジスタのベースの駆動電流
を制御することによって出力電圧を制御するようにし
た、すなわち出力ラインに電流検知抵抗を介在すること
なく、出力電圧を制御するようにした低損失型の直流安
定化電源回路において、駆動電流抑制手段を設けて、入
出力端子間の電圧を検出し、その検出結果から、該端子
間電圧が大きくなる程、前記駆動電流を抑制してゆく。
とが個別に形成される2チップ構成の直流安定化電源回
路であって、トランジスタの出力電流を直接検出するこ
とができなくても、出力電流を抑えて、該トランジスタ
の損失の増大による破損を未然に防止することができ
る。またこれによって、トランジスタの電流定格をむや
みに大きくする必要はなくなり、チップサイズを縮小す
ることができる。
たとえば無負荷に対応した値から増加したことを検知す
ると、前記駆動電流抑制手段を能動化する。
る前記駆動電流抑制手段内の差動増幅器などによって、
低負荷時で、かつ特にトランジスタのベース−エミッタ
間の閾値電圧が低下する高温時に、出力電圧が不所望に
上昇してしまうことを防止することができる。
は、入出力端子間にPNP型トラン ジスタをスルー素子
として介在し、出力端子の電圧を分圧して予め定める基
準電圧と比較し、両者の差に対応して駆動電流供給手段
が前記トランジスタのベースの駆動電流を制御すること
によって出力電圧を制御するようにした、入出力端子間
に電流検出抵抗を介在しない直流安定化電源回路におい
て、前記入出力端子間の電圧を検出し、その検出結果に
対応して前記駆動電流供給手段からの駆動電流を抑制さ
せる駆動電流抑制手段を設け、前記駆動電流が予め定め
る値以上となると、前記駆動電流抑制手段を能動化する
動作制御手段をさらに設けることを特徴とする。
P型トランジスタが介在され、出力端子の電圧を分圧し
て予め定める基準電圧と比較し、両者の差に対応して駆
動電流供給手段が前記トランジスタのベースの駆動電流
を制御することによって出力電圧を制御するようにし
た、すなわち出力ラインに電流検知抵抗を介在すること
なく、出力電圧を制御するようにした低損失型の直流安
定化電源回路において、駆動電流抑制手段を設けて、入
出力端子間の電圧を検出し、その検出結果から、該端子
間電圧が大きくなる程、前記駆動電流を抑制してゆく。
とが個別に形成される2チップ構成の直流安定化電源回
路であって、トランジスタの出力電流を直接検出するこ
とができなくても、出力電流を抑えて、該トランジスタ
の損失の増大による破損を未然に防止することができ
る。またこれによって、トランジスタの電流定格をむや
みに大きくする必要はなくなり、チップサイズを縮小す
ることができる。
定の閾値を超えたことを検知すると、前記駆動電流抑制
手段を能動化する。
る前記駆動電流抑制手段内の差動増幅器などによって、
低負荷時で、かつ特にトランジスタのベース−エミッタ
間の閾値電圧が低下する高温時に、出力電圧が不所望に
上昇してしまうことを防止す ることができる。
は、入出力端子間にPNP型トランジスタをスルー素子
として介在し、出力端子の電圧を分圧して予め定める基
準電圧と比較し、両者の差に対応して駆動電流供給手段
が前記トランジスタのベースの駆動電流を制御すること
によって出力電圧を制御するようにした、入出力端子間
に電流検出抵抗を介在しない直流安定化電源回路におい
て、前記入出力端子間の電圧を検出し、その検出結果に
対応して前記駆動電流供給手段からの駆動電流を抑制さ
せる駆動電流抑制手段を設け、前記トランジスタのベー
ス−エミッタ間電圧の立上がりを検知すると、前記駆動
電流抑制手段を能動化する動作制御手段をさらに設ける
ことを特徴とする。
P型トランジスタが介在され、出力端子の電圧を分圧し
て予め定める基準電圧と比較し、両者の差に対応して駆
動電流供給手段が前記トランジスタのベースの駆動電流
を制御することによって出力電圧を制御するようにし
た、すなわち出力ラインに電流検知抵抗を介在すること
なく、出力電圧を制御するようにした低損失型の直流安
定化電源回路において、駆動電流抑制手段を設けて、入
出力端子間の電圧を検出し、その検出結果から、該端子
間電圧が大きくなる程、前記駆動電流を抑制してゆく。
とが個別に形成される2チップ構成の直流安定化電源回
路であって、トランジスタの出力電流を直接検出するこ
とができなくても、出力電流を抑えて、該トランジスタ
の損失の増大による破損を未然に防止することができ
る。またこれによって、トランジスタの電流定格をむや
みに大きくする必要はなくなり、チップサイズを縮小す
ることができる。
ッタ間電圧が、たとえば無負荷およびそれに近い状態に
対応した電圧から定格負荷に対応した電圧に立上がった
ことを検知すると、前記駆動電流抑制手段を能動化す
る。
とが一体で封止されるなどして、トランジスタと制御回
路との温度環境が相互にほぼ等しいときには、トランジ
スタおよびその導通閾値を決定するための抵抗などの簡
単な構成で実現することができる動作制御手段によっ
て、駆動電流抑制手段の動作を制御することができる。
図1〜図3に基づいて説明すれば以下のとおりである。
化電源回路20の電気的構成を示すブロック図である。
この直流安定化電源回路20は、PNP型の出力トラン
ジスタQ1が入力端子P1と出力端子P2との間にスル
ー素子として介在されている低損失型の直流安定化電源
回路であり、該出力トランジスタQ1と、残余の回路素
子が一体化された集積回路で実現される制御回路A0と
の2チップで構成されている。前記制御回路A0は、基
準電圧発生回路A1と、分圧回路A2と、誤差増幅回路
A3と、ベース駆動回路A4と、駆動電流抑制回路A5
とを備えて構成されている。前記制御回路A0には、出
力トランジスタQ1のエミッタ、ベース、コレクタにそ
れぞれ対応した端子P11、P12、P13が設けられ
ているとともに、接地端子P3が設けられている。
電圧発生回路A1が設けられており、この基準電圧発生
回路A1は、入力電圧Viから予め定める基準電圧Vr
efを作成する。また、端子P13と接地端子P3との
間には、分圧抵抗R1,R2から成る分圧回路A2が設
けられており、この分圧回路A2は、出力端子P2から
の出力電圧Voを分圧した電圧Vadjを出力する。こ
うして得られた電圧Vadjと前記基準電圧Vrefと
の差が、誤差増幅回路A3で増幅される。この誤差増幅
回路A3は、差動増幅器などで実現され、該誤差増幅回
路A3には、端子P11と接地端子P3との間の電圧、
すなわち前記入力電圧Viが電源電圧として印加されて
いる。前記誤差増幅回路A3からの出力はベース駆動回
路A4に与えられ、このベース駆動回路A4は、前記誤
差増幅回路A3からの出力に対応して、前記電圧Vad
jが基準電圧Vrefよりも低くなる程、すなわち出力
電圧Voが低くなる程、端子P12を介して出力トラン
ジスタQ1のベースの駆動電流Idを引込み、出力電流
Ioを増加させ、こうして定電圧動作を実現する。
流Idが大きくなると、予め定めるレベルで抑制し、こ
うして過電流保護動作を行うとともに、前記電圧Vad
jの低下に伴って前記駆動電流Idを抑制し、短絡保護
動作を行う。
1,P13間に駆動電流抑制回路A5が設けられてお
り、この駆動電流抑制回路A5は、入出力間電圧Vi−
oが予め定められた以上となると、ベース駆動回路A4
に駆動電流Idの引込みを抑制させる。
変化に対するパワー損失Poおよび出力電流Ioの変化
をそれぞれ示す。前記駆動電流抑制回路A5を設けてい
ない構成では、入出力間電圧Vi−oの増加に対して、
パワー損失Poは参照符γ1で示すように増加してゆ
く。このため、入出力間電圧Vi−oの定格値をV1と
し、その設計余裕をV2とするとき、出力トランジスタ
Q1の安全動作領域はPo1となる。これに対して本発
明のように、駆動電流抑制回路A5を設けることによっ
て、入出力間電圧Vi−oの増加に対して、パワー損失
Poは参照符γ2で示されるように抑制され、これによ
って前記安全動作領域をPo2まで狭くすることができ
る。
ら参照符γ12で示すように抑制することができ、出力
トランジスタQ1の安全動作領域を参照符γ21から参
照符γ22で示すように狭くすることができる。
制御回路A0との2チップで構成され、出力ラインに電
流検知抵抗を介在することなく低損失化を実現すること
ができる直流安定化電源回路20において、入出力間電
圧Vi−oが大きいときの出力トランジスタQ1のパワ
ー損失を抑制することができるとともに、出力短絡時の
保護を行うこともできる。またこれによって、出力トラ
ンジスタQ1の電流定格をむやみに大きくする必要はな
くなり、チップサイズを縮小することができる。
よび図5に基づいて説明すれば以下のとおりである。
定化電源回路21の電気回路図である。この直流安定化
電源回路21は、前述の直流安定化電源回路20の具体
的構成を示すものであり、対応する部分には同一の参照
符号を付して示す。この直流安定化電源回路21では、
制御回路22は、定電圧回路23と、過電流保護回路2
4と、短絡保護回路25と、駆動電流抑制回路26と、
動作制御回路27と、分圧回路28とを備えて構成され
ている。
圧抵抗R1,R2から成る分圧回路28が介在されてお
り、これらの分圧抵抗R1,R2の接続点である出力調
整用端子29からは出力電圧Voが分圧された電圧Va
djが出力され、定電圧回路23内の差動増幅器31の
反転入力端子に与えられている。前記差動増幅器31の
非反転入力端子には、図示しない基準電圧発生回路で作
成された予め定める基準電圧Vrefが入力されてい
る。
1と、ダーリントン接続された駆動トランジスタQ2,
Q3とを備えて構成されている。駆動トランジスタQ2
のコレクタは端子P11から入力端子P1に接続されて
入力電圧Viが印加されており、エミッタは短絡保護回
路25内の抵抗R3,R4および過電流保護回路24内
の抵抗R5を介して接地端子P3に接続されるととも
に、駆動トランジスタQ3のベースに接続されている。
駆動トランジスタQ3のコレクタは端子P12から出力
トランジスタQ1のベースに接続されており、エミッタ
は前記抵抗R4,R5を介して接地端子P3に接続され
ている。
Vadjが基準電圧Vrefよりも低くなる程、大きな
駆動電流を駆動トランジスタQ2のベースに入力し、こ
れによって出力トランジスタQ1の駆動電流Idが増加
し、出力電圧Voを一定に保持する定電圧動作が実現さ
れる。
ジスタQ2のエミッタ電流が流れる抵抗R3と、この抵
抗R3を介する電流および前記駆動トランジスタQ3を
介する駆動電流Idが流れる前記抵抗R4と、前記抵抗
R4の端子間電圧によってON/OFF駆動されるトラ
ンジスタQ4と、前記駆動トランジスタQ2への駆動電
流をバイパスすることができる一対のバイパストランジ
スタQ5,Q6とを備えて構成されている。
ジスタQ5の導通に要するベース−エミッタ間電圧をV
BE5 とし、トランジスタQ4の導通に要するベース−エ
ミッタ間電圧をVBE4 とするとき、 Vadj+VBE5 ≒VBE4 +R5×Id …(2) の条件で動作し、すなわち出力電圧Voに対応した駆動
電流Idとなるように、前記差動増幅器31から駆動ト
ランジスタQ2への駆動電流をバイパストランジスタQ
5,Q6によってバイパスして抑制し、図5で示すよう
な「フ」の字特性を実現し、出力電圧Voの低下に対し
て出力トランジスタQ1を保護する。なお、出力端子P
2が完全に地絡すると、Vadj=0Vとなり、前記式
2は、 VBE5 =(R4+R5)×Ids …(3) となって、Idsで表す出力トランジスタQ1のベース
電流が抑制され、短絡保護動作が実現される。
スタQ7,Q8と、そのバイアス用抵抗R6,R7とを
備えて構成されている。トランジスタQ7は、前記トラ
ンジスタQ4と並列に設けられており、前記抵抗R4に
よって発生された端子間電圧が抵抗R6によって降下さ
れて、そのベースに入力される。またトランジスタQ7
のコレクタは、抵抗R7を介して入力端子P1に接続さ
れており、該トランジスタQ7が導通すると、そのコレ
クタ電流によって発生する抵抗R7の端子間電圧によっ
てスイッチトランジスタQ8が導通する。したがって、
前記駆動電流Idが抵抗R4,R6およびトランジスタ
Q7のベース−エミッタ間電圧VBE7 によって決定され
る閾値電流よりも大きくなると、スイッチトランジスタ
Q8を介して前記入力端子P1への入力電圧Viが駆動
電流抑制回路26に印加されて、該駆動電流抑制回路2
6が能動化される。
回路を構成する一対のトランジスタQ9,Q10および
抵抗R8,R9と、前記動作制御回路27からの出力に
よって駆動されるトランジスタQ11およびそのバイア
ス用の抵抗R10と、トランジスタQ12とを備えて構
成されている。対を成すトランジスタQ9,Q10のエ
ミッタは、抵抗R8,R9をそれぞれ介して、前記入力
端子P1に接続されている。トランジスタQ9のコレク
タは、抵抗R11およびトランジスタQ11から端子P
13を介して、出力端子P2に接続されている。トラン
ジスタQ12は、前記カレントミラー回路の出力用であ
り、そのエミッタはトランジスタQ9,Q10のベース
およびトランジスタQ10のコレクタに接続されてお
り、ベースは抵抗R11とトランジスタQ9のコレクタ
との接続点に接続されており、コレクタからはライン3
2へ後述するように入出力間電圧Vi−oに対応した電
流Ifが出力される。前記動作制御回路27のトランジ
スタQ8が導通すると、抵抗R10によってトランジス
タQ11のベースにバイアス電圧が印加され、これによ
って該トランジスタQ11が導通し、前記ライン32へ
は前記電流Ifが出力される。
ジスタQ5,Q6と同様に、差動増幅器31から駆動ト
ランジスタQ2への駆動電流をバイパスすることができ
るバイパストランジスタQ13と、そのバイアス用の前
記抵抗R5および抵抗R12とを備えて構成されてい
る。前記ライン32を介する電流Ifは、バイパストラ
ンジスタQ13のベースに与えられる。またこのバイパ
ストランジスタQ13のベースには、抵抗R5の端子間
電圧が入力抵抗R12を介して入力される。したがっ
て、この過電流保護回路24は、バイパストランジスタ
Q13の導通に要するベース−エミッタ間電圧をVBE13
とするとき、 VBE13≒R12×If+R5×(If+Id) …(4) となるように動作する。
電圧Vi−oが大きくなって電流Ifが大きくなると、
上式のR12×If,R5×Ifが大きくなり、R5×
Idが小さく、すなわち駆動電流Idが抑えられるよう
になる。こうして、過電流に対する保護動作が行われ
る。
いて、以下に本発明に従う駆動電流抑制回路26による
出力トランジスタQ1でのパワー損失Poの抑制動作を
詳述する。出力トランジスタQ1による出力電流Io
は、該出力トランジスタQ1の電流増幅率をhFEとす
ると、 Io=hFE×Id …(5) で表されるので、前記式1からパワー損失Poは、 Po=Vi−o×hFE×Id …(6) となる。
率hFEの入出力間電圧Vi−oの依存性と、該入出力
間電圧Vi−oとに対応して、出力トランジスタQ1の
駆動電流Idを制御することによって、所定レベル以下
に制御可能となることが理解される。
の動作状態では、 Vi−o=2×VBE+R11×I11+V8+VCE11(sat)…(7) が成立する。ただし、VBEはトランジスタQ9,Q1
0,Q12の導通に要するベース−エミッタ間電圧であ
り、I11は抵抗R11を流れる電流値であり、V8は
抵抗R8による降下電圧であり、VCE11(sat)はト
ランジスタQ11のコレクタ−エミッタ間飽和電圧であ
る。
トミラー動作によって、I11≒Ifである。したがっ
て、前記式7において、たとえばVi−o=3V、VBE
=0.7V、R11=10kΩ、V8=0.2V、V
CE11(sat)=0.1Vとすると、If=130μA
となる。これに対して、Vi−o=20Vとなると、I
f=1.83mAとなる。
流Ifの増加に反比例して駆動電流Idが減少し、前記
パワー損失Poが所定レベル以下となるような、駆動電
流Idの抑制動作が実現される。これによって、図5に
おいて参照符β1からβ2,β3で示すように、入出力
間電圧Vi−oの増大に対して、出力電流Ioが抑制さ
れる。
制御回路22との2チップで構成され、出力ライン33
に電流検知値抵抗を介在することなく、低損失化を実現
する直流安定化電源回路21において、出力トランジス
タQ1によるパワー損失Poの増大に対して、出力電流
Ioを抑制するので、出力トランジスタQ1の損傷を未
然に防止することができる。またこれによって、出力ト
ランジスタQ1の電流定格をむやみに大きくする必要は
なくなり、チップサイズを縮小することができる。
されていると、無負荷に近い状態で入力電圧Viが高い
場合には、トランジスタQ9,Q11を介して出力端子
P2へ電流が流れる。一方、トランジスタのベース−エ
ミッタ間の閾値電圧は、たとえば1℃の上昇当り2mV
低下する。このため、特に高温状態では、前記ベース−
エミッタ間電圧VBEの低下に伴い、出力電圧Voが不所
望に上昇してしまうけれども、動作制御回路27によっ
て、駆動電流Idが減少すると、駆動電流抑制回路26
は不能動化されており、したがって、上述のような不具
合が生じることもない。
図6に基づいて説明すれば以下のとおりである。
直流安定化電源回路41の電気回路図である。この直流
安定化電源回路41は、前述の直流安定化電源回路21
に類似し、対応する部分には同一の参照符号を付して、
その説明を省略する。この直流安定化電源回路41で
は、動作制御回路27aは、スイッチトランジスタQ2
1と、抵抗R21とを備えて構成されている。スイッチ
トランジスタQ21のベースは前記駆動トランジスタQ
3のコレクタ、すなわち出力トランジスタQ1のベース
と接続されており、コレクタは前記抵抗R10およびト
ランジスタQ11のベースに接続されており、エミッタ
は抵抗R21を介して前記入力端子P1に接続されてい
る。
1では、駆動電流Idが所定レベル以上となると駆動電
流抑制回路26を能動化しているのに対して、この直流
安定化電源回路41のように、出力トランジスタQ1の
ベース−エミッタ間電圧の立上がりを検出して、駆動電
流抑制回路26を能動化するようにしてもよい。このよ
うな構成は、出力トランジスタQ1が制御回路22と一
体で封止されるなどして、スイッチトランジスタQ21
を出力トランジスタQ1と同じ温度環境とすることがで
きる場合に好適に実施することができ、動作制御のため
の構成を簡略化することができる。
ンジスタと制御回路とが一体で構成される場合に実施可
能な、前述の出力トランジスタがマルチコレクタ構造の
構成に比べても、出力トランジスタQ1に特殊な構造を
必要としないので、低コストに実現することができる。
前記駆動電流Idが無負荷の値よりも大きくなったこ
と、または所定の変化率以上で大きくなったことを検知
するなどして、前記駆動電流Idの増加を検知するよう
にしてもよい。
路は、以上のように、入出力端子間にPNP型トランジ
スタをスルー素子として介在し、出力端子の電圧を分圧
して予め定める基準電圧と比較し、両者の差に対応して
駆動電流供給手段が前記トランジスタのベースの駆動電
流を制御することによって出力電圧を制御するようにし
た、入出力端子間に電流検出抵抗を介在しない直流安定
化電源回路において、前記入出力端子間の電圧を検出
し、その検出結果に対応して前記駆動電流供給手段から
の駆動電流を抑制させる駆動電流抑制手段を設け、前記
駆動電流が増加すると、前記駆動電流抑制手段を能動化
する動作制御手段をさらに設ける。
が個別に形成される2チップ構成でトランジスタの出力
電流を直接検出することができない構成であっても、た
とえば入力電圧の増大に対して、出力電流を抑えてトラ
ンジスタによる損失を抑制することができる。これによ
って、トランジスタの破損を未然に防止することができ
るとともに、その電流定格をむやみに大きくする必要が
なくなり、チップサイズを縮小することもできる。
器などによって、低負荷時で、かつ特にトランジスタの
ベース−エミッタ間の閾値電圧が低下する高温時に、出
力電 圧が不所望に上昇してしまうことを防止することが
できる。
は、以上のように、入出力端子間にPNP型トランジス
タをスルー素子として介在し、出力端子の電圧を分圧し
て予め定める基準電圧と比較し、両者の差に対応して駆
動電流供給手段が前記トランジスタのベースの駆動電流
を制御することによって出力電圧を制御するようにし
た、入出力端子間に電流検出抵抗を介在しない直流安定
化電源回路において、前記入出力端子間の電圧を検出
し、その検出結果に対応して前記駆動電流供給手段から
の駆動電流を抑制させる駆動電流抑制手段を設け、前記
駆動電流が予め定める値以上となると、前記駆動電流抑
制手段を能動化する動作制御手段をさらに設ける。
が個別に形成される2チップ構成でトランジスタの出力
電流を直接検出することができない構成であっても、た
とえば入力電圧の増大に対して、出力電流を抑えてトラ
ンジスタによる損失を抑制することができる。これによ
って、トランジスタの破損を未然に防止することができ
るとともに、その電流定格をむやみに大きくする必要が
なくなり、チップサイズを縮小することもできる。
器などによって、低負荷時で、かつ特にトランジスタの
ベース−エミッタ間の閾値電圧が低下する高温時に、出
力電圧が不所望に上昇してしまうことを防止することが
できる。
は、以上のように、入出力端子間にPNP型トランジス
タをスルー素子として介在し、出力端子の電圧を分圧し
て予め定める基準電圧と比較し、両者の差に対応して駆
動電流供給手段が前記トランジスタのベースの駆動電流
を制御することによって出力電圧を制御するようにし
た、入出力端子間に電流検出抵抗を介在しない直流安定
化電源回路において、前記入出力端子間の電圧を検出
し、その検出結果に対応して前記駆動電流供給手段 から
の駆動電流を抑制させる駆動電流抑制手段を設け、前記
トランジスタのベース−エミッタ間電圧の立上がりを検
知すると、前記駆動電流抑制手段を能動化する動作制御
手段をさらに設ける。
が個別に形成される2チップ構成でトランジスタの出力
電流を直接検出することができない構成であっても、た
とえば入力電圧の増大に対して、出力電流を抑えてトラ
ンジスタによる損失を抑制することができる。これによ
って、トランジスタの破損を未然に防止することができ
るとともに、その電流定格をむやみに大きくする必要が
なくなり、チップサイズを縮小することもできる。
体で封止されるなどして、トランジスタと制御回路との
温度環境が相互にほぼ等しいときには、動作制御のため
の構成を簡略化して、上述のような低負荷、かつ高温時
における出力電圧の不所望な上昇を防止することができ
る。
源回路の電気的構成を示すブロック図である。
間電圧Vi−oの変化に対するパワー損失Poの変化を
示すグラフである。
間電圧Vi−oの変化に対する出力電流Ioの変化を示
すグラフである。
電源回路の電気回路図である。
制御動作を制御するためのグラフである。
安定化電源回路の電気回路図である。
的構成を示すブロック図である。
作を説明するためのグラフである。
成を示すブロック図である。
動作を説明するためのグラフである。
Claims (3)
- 【請求項1】入出力端子間にPNP型トランジスタをス
ルー素子として介在し、出力端子の電圧を分圧して予め
定める基準電圧と比較し、両者の差に対応して駆動電流
供給手段が前記トランジスタのベースの駆動電流を制御
することによって出力電圧を制御するようにした、入出
力端子間に電流検出抵抗を介在しない直流安定化電源回
路において、 前記入出力端子間の電圧を検出し、その検出結果に対応
して前記駆動電流供給手段からの駆動電流を抑制させる
駆動電流抑制手段を設け、 前記駆動電流が増加すると、前記駆動電流抑制手段を能
動化する動作制御手段をさらに設けることを特徴とする
直流安定化電源回路。 - 【請求項2】入出力端子間にPNP型トランジスタをス
ルー素子として介在し、出力端子の電圧を分圧して予め
定める基準電圧と比較し、両者の差に対応して駆動電流
供給手段が前記トランジスタのベースの駆動電流を制御
することによって出力電圧を制御するようにした、入出
力端子間に電流検出抵抗を介在しない直流安定化電源回
路において、 前記入出力端子間の電圧を検出し、その検出結果に対応
して前記駆動電流供給手段からの駆動電流を抑制させる
駆動電流抑制手段を設け、 前記駆動電流が予め定める値以上となると、前記駆動電
流抑制手段を能動化する動作制御手段をさらに設けるこ
とを特徴とする直流安定化電源回路。 - 【請求項3】入出力端子間にPNP型トランジスタをス
ルー素子として介在し、出力端子の電圧を分圧して予め
定める基準電圧と比較し、両者の差に対応して駆動電流
供給手段が前記トランジスタのベースの駆動電流を制御
することによって出力電圧を制御するようにした、入出
力端子間に電流検出抵抗を介在しない直流安定化電源回
路において、 前記入出力端子間の電圧を検出し、その検出結果に対応
して前記駆動電流供給手段からの駆動電流を抑制させる
駆動電流抑制手段を設け、 前記トランジスタのベース−エミッタ間電圧の立上がり
を検知すると、前記駆動電流抑制手段を能動化する動作
制御手段をさらに設けることを特徴とする直流安定化電
源回路。
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---|---|---|---|---|
US5796289A (en) * | 1996-01-30 | 1998-08-18 | Cypress Semiconductor Corporation | Pass transistor capacitive coupling control circuit |
US6066979A (en) * | 1996-09-23 | 2000-05-23 | Eldec Corporation | Solid-state high voltage linear regulator circuit |
JP3442942B2 (ja) * | 1996-10-08 | 2003-09-02 | シャープ株式会社 | 直流安定化電源回路の出力ドライブ回路 |
US6028640A (en) * | 1997-05-08 | 2000-02-22 | Sony Corporation | Current source and threshold voltage generation method and apparatus for HHK video circuit |
US6018370A (en) * | 1997-05-08 | 2000-01-25 | Sony Corporation | Current source and threshold voltage generation method and apparatus for HHK video circuit |
US6304132B1 (en) * | 1998-10-30 | 2001-10-16 | Sony Corporation Of Japan | High side current source circuit having improved output impedance to reduce effects of leakage circuit |
US6271716B1 (en) * | 1998-10-30 | 2001-08-07 | Sony Electronics, Inc. | Rcb cancellation in low-side low power supply current sources |
KR100594044B1 (ko) * | 1998-12-30 | 2006-09-06 | 삼성전자주식회사 | 시스템의 전원 안정화 회로 |
US6424131B1 (en) * | 1999-06-18 | 2002-07-23 | Matsushita Electric Industrial Co., Ltd. | Output controller |
US6218816B1 (en) * | 1999-10-20 | 2001-04-17 | Eaton Corporation | Power supply with control circuit for short circuit detection and excess current protection |
KR20020020423A (ko) * | 2000-09-08 | 2002-03-15 | 백우현 | 동식물성 부산물을 주원료로 한 유기질 비료 및 그 제조방법 |
US6411068B1 (en) * | 2000-10-03 | 2002-06-25 | Bae Systems Information & Electronic Systems Integration, Inc. | Self-oscillating switching regulator |
JP3526267B2 (ja) * | 2000-10-27 | 2004-05-10 | シャープ株式会社 | 安定化電源回路 |
DE10057439A1 (de) * | 2000-11-20 | 2002-05-23 | Nokia Mobile Phones Ltd | Spannungsregler für eine gepulste Last, insbesondere für einen Mobiltelefon- oder Telematik-Sender |
JP2002175125A (ja) * | 2000-12-05 | 2002-06-21 | Sony Corp | 電源装置、トランジスタ駆動方法、記録媒体 |
KR20020033591A (ko) * | 2001-11-27 | 2002-05-07 | 강병식 | 폐유기물을 주재로 한 토지개량제의 제조방법 |
JP4187565B2 (ja) * | 2003-03-28 | 2008-11-26 | 株式会社モリテックス | 照明装置 |
US6919758B1 (en) * | 2003-11-25 | 2005-07-19 | Intersil Americas Inc. | Controller for FET pass device |
US7042280B1 (en) * | 2003-12-15 | 2006-05-09 | National Semiconductor Corporation | Over-current protection circuit |
JP4445780B2 (ja) * | 2004-03-02 | 2010-04-07 | Okiセミコンダクタ株式会社 | 電圧レギュレータ |
JP2005251130A (ja) | 2004-03-08 | 2005-09-15 | Nec Electronics Corp | 短絡保護回路付きボルテージレギュレータ回路 |
JP4781732B2 (ja) * | 2005-06-24 | 2011-09-28 | 株式会社リコー | 電源システム装置及びその制御方法 |
US7636011B2 (en) * | 2006-07-27 | 2009-12-22 | Artesyn Technologies, Inc. | Controller for ORing field effect transistor |
US7751157B2 (en) * | 2006-11-21 | 2010-07-06 | Semiconductor Components Industries, Llc | Protection circuit and method therefor |
US9621020B2 (en) * | 2008-05-16 | 2017-04-11 | Astec International Limited | Control circuits and methods for controlling switching devices |
US8207779B2 (en) * | 2008-05-16 | 2012-06-26 | Astec International Limited | Control circuits and methods for controlling switching devices |
US20090284303A1 (en) * | 2008-05-16 | 2009-11-19 | Zong Bo Hu | Control circuits and methods for controlling switching devices |
CN102035165B (zh) * | 2009-09-29 | 2014-07-30 | 意法半导体研发(上海)有限公司 | 用于短路保护的***和方法 |
US8717717B2 (en) | 2011-08-04 | 2014-05-06 | Futurewei Technologies, Inc. | High efficiency power regulator and method |
CN103838283A (zh) * | 2012-11-21 | 2014-06-04 | 深圳市海洋王照明工程有限公司 | 一种稳压电路 |
CN107027334A (zh) * | 2015-12-01 | 2017-08-08 | 富士电机株式会社 | 浪涌电流防止电路 |
TWI664814B (zh) * | 2017-11-03 | 2019-07-01 | 尼克森微電子股份有限公司 | 單向導通裝置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2206010A (en) * | 1987-06-08 | 1988-12-21 | Philips Electronic Associated | Differential amplifier and current sensing circuit including such an amplifier |
US4928056A (en) * | 1988-10-06 | 1990-05-22 | National Semiconductor Corporation | Stabilized low dropout voltage regulator circuit |
EP0545266A3 (en) * | 1991-11-29 | 1993-08-04 | Nec Corporation | Semiconductor integrated circuit |
JP2531104B2 (ja) * | 1993-08-02 | 1996-09-04 | 日本電気株式会社 | 基準電位発生回路 |
KR0131746B1 (ko) * | 1993-12-01 | 1998-04-14 | 김주용 | 내부 강압전원 회로 |
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