KR100190366B1 - 반도체 메모리 장치 및 그 전원인가방법 - Google Patents

반도체 메모리 장치 및 그 전원인가방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야:
반도체 메모리 장치의 전원공급에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제:
정적전원소비를 줄이기 위한 반도체 메모리 장치의 전원인가방법을 제공함에 있다.
3. 발명의 해결방법의 요지:
단위 메모리 셀을 다수개 포함하는 블럭들로 구성된 메모리 셀 어레이와: 전원전압을 동일한 전압차로 등분한 등분전압들을 발생하며, 상기 등분전압을 상기 메모리 셀 어레이에 인가시 상기 블럭들을 구별하여 공급되게 하는 전압발생수단을 가짐을 특징으로 한다.
4. 발명의 중요한 용도:
반도체 메모리 장치가 내장된 휴대용 기기에 적합하게 사용된다.

Description

반도체 메모리 장치 및 그 전원인가방법
제 1 도는 일반적인 메모리 셀 구조를 나타낸 도면.
제 2 도는 종래의 기술에 따라 독출 및 기입동작을 수행하기 위한 메모리 셀 어레이 및 그 주변회로 블럭도.
제 3 도는 종래의 기술에 따라 하나의 비트라인쌍을 통해 데이타의 기입 및 독출동작을 수행하기 위한 개략적인 블럭도.
제 4 도는 발명에 딸 전원소비를 줄이기 위한 반도체 메모리 장치의 개략적인 블럭도.
제 5 도는 본 발명에 따라 메모리 셀 어레이를 블럭단위로 분할하여 전압을 인가하는 개념도.
제 6 도는 본 발명의 실시예에 따라 구성된 전압조절기의 구체 회로도.
본 발명의 반도체 메모리 장치 및 그 전원 인가방법에 관한 것으로, 특히 전원소비를 감소시키는 반도체 메모리 장치에 관한 것이다.
일반적으로, 랜덤 엑세스 메모리(RAM)인 스태틱 램(SRAM)은 두개의 교차 연결된 인버터들의 풀립-플롭의 구조를 포함하고 있다. 스태틱 램의 이러한 구조는 1990년 4월 10일 등록된 미국 특허번호 4,916,668인 INTERNAL SYNCRONIZATION TYPE MOS SRAM WITH ADDRESS TRANSTION DETECTING CIRCUIT과 1985 INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE DIGEST OF TECHNICAL PAPER page 64, 65A 17ns 64K CMOS RAN WITH A SCHMITT TRIGGER SENSE AMPLIFIER에 자세히 개시되어 있다.
제 1 도는 일반적인 스태틱 램의 구조를 도시하고 있다. 메모리 셀 MC1은 고저항 부하 소자인 R1, R2와 엔채널형의 구동 모오스 트랜지스터 Q3, Q4와, 그리고 엔채널형의 전달 모오스 트랜지스터 Q1, Q2를 포함한다.
상기 고저항 부하소자 R1, 그리고 R2의 일단은 전원전압이 인가되고 타단은 상기 트랜지스터 Q3, Q4의 드레인 단자와 연결된다. 그리고, 상기 트랜지스터 Q3,Q4 소오스 단자는 접지전압과 연결된다. 상기 트랜지스터 Q3의 게이트 단자는 상기 고저항성 소자 R2와 상기 트래니지스터 Q4의 접합점인 노드 N2에 공통 연결된다. 상기 트랜지스터 Q4의 게이트 단자는 상기 고저항성 소자 R1과 상기 트랜지스터 Q3의 접합점인 노드 N1에 공통 연결된다. 모오스 트랜지스터 Q1의 전류패스는 비트라인 BL과 상기 노드 N1 사이에 연결되며, 게이트는 워드라인 WL에 연결된다. 상기 트랜지스터 Q2의 전류패스는 비트라인와 상기 노드 N2 사이에 연결되며, 게이트는 워드라인 WL에 연결된다. 상기 노드 N1 그리고 N2는 상보적인 데이타를 가지며 상기 트랜지스터 Q1, 그리고 Q2가 턴-온 되었을때는 상기 상보적 데이타가 상기 비트라인 BL, 그리고에 전달되어진다. 이와같은 메모리 셀을 4-트랜지스터 형의 스태틱 메모리 셀이라 칭한다. 상기 메모리 셀들 MC1∼MC16로 구성된 컬럼이 도시되어 있는데 상기 컬럼들은 8개 내지 32개 및 그 이상의 메모리 셀들로 구성될 수도 있다.
제 2 도는 종래의 기술에 따라 구성된 메모리 셀 어레이와 독출 및 기입동작을 수행하기 위한 주변회로의 블럭도이다.
입출력핀 I/00∼I/03을 통해 입력되는 로우 어드레스신호를 인가받아 메모리 셀 어레이(10)내의 워드라인들을 선택하기 위한 로우 디코더(11)와, 다수개의 상기 메모리 셀로 구성된 메모리 셀 어레이(10)와, 상기 메모리 셀 어레이(10)내의 비트라인들을 통하여 출력되는 신호를 감지하여 증폭하기 위한 센스앰프회로부(12)와, 입출력핀 I/04∼I/08을 통해 입력되는 컬럼 어드레스신호를 인가받아 상기 비트라인들의 선택 및 디코딩된 신호를 상기 센스앰프회로부(12)에 인가하기 위한 컬럼 디코더(13)와, 상기 컬럼 어드레스신호와 로우 어드레스신호를 인가받아 독출(Read) 및 기입(Write) 동작을 수행하기 위한 독출 및 기입제어회로(14)와, 입력단자 IN으로 부터 입력되는 데이터 DATA를 인가받아 상기 독출 및 기입제어회로(14)로 부터 출력된 신호에 응답하여 상기 센스앰프회로부(12)를 제어하는 입력버터(15)와, 상기 센스앰프회로부(12)로 부터 출력된 신호에 응답하여 출력단자 OUT로 출력신호를 출력하는 출력버터(16)로 구성된 반도체 메모리 장치가 도시되어 있다.
상기 메모리 셀 어레이(10)는 전술한 메모리 셀 MC를 적용하여 설명을 하겠지만 다이나믹(Dynamic) 램에도 적용가능함을 미리 주지하기 바란다.
제 2 도를 통하여 동작을 간략하게 설명하면, 기입동작시에는 상기 로우 어드레스와 컬럼 어드레스의 조합에 의해 메모리 셀이 선택되었는데, 이 때 상기 입력버퍼(15)로 입력되는 데이타 DATA를 상기 센스앰프회로부(12)에서 선택된 비트라인에 인가하고, 상기 로우 디코더(11)에 의해 선택된 워드라인에 기입된다. 이러한 동작을 수행할때 상기 출력버퍼(16)은 오프상태 혹은 트라이스테이트 상태가 된다.
독출동작시에는 상기 입력버퍼(15)는 오프상태가 되고, 출력버퍼(16)가 접속되어, 상기 로우 디코더(11)에 의해 워드라인을 선택하고, 상기 컬럼디코더(13)에 의해 비트라인을 선택하여, 한 메모리 셀 MC가 선택되면 이 메모리 셀에 연결된 비트라인쌍 BL,으로 출력되는 전압차를 상기 센스엠프회로부(12)에 증폭하여 출력한다. 이 출력된 전압은 상기 출력버퍼(16)에 의해 구동능력을 가지고 상기 출력을 거쳐 상기 출력단자 OUT로 출력된다. 좀 더 상세한 동작설명은 후술되는 제 3 도를 통하여 설명할 것이다.
제 3 도는 제 1 도의 메모리 셀 어레이중 하나의 비트라인쌍 사이에 연결된 메모리 셀들과, 기입 및 독출동작을 수행하기 위한 회로가 개략적으로 도시되어 있다.
제 3 도를 참조하여 구성을 살펴보면, 상기 비트라인쌍 BL,의 일단에 연결된 프리차아지부(17)와, 상기 비트라인쌍 BL,과 대응되는 데이타 라인 DL,사이에 각기 채널이 직렬로 접속되어 상기 비트라인을 선택하기 위한 엔모오스 트랜지스터들 Q5, Q6과, 상기 데이타 라인 DL과 접지전원사이에 채널이 직렬로 접속되어 기입동작 및 데이타 입력을 하기 위한 엔모오스 트랜지스터들 Q7, Q9과, 상기 데이타 라인과 접속전원 사이에 채널이 직렬로 접속되어 기입동작 및 데이타 입력을 하기 위한 엔모오스 트랜지스터들 Q8, Q10과, 상기 데이타 라인 DL,을 통해 독출되는 데이타를 감지하여 증폭하기 위한 상기 데이타 라인 DL,과 접속된 센스앰프회로부(12)와, 상기 센스앰프회로부(12)의 출력단자와 접속된 출력버퍼(16)가 도시되어 있다. 상기 엔모오스 트랜스터들 Q5, Q6의 게이트는 상기 비트라인을 선택하기 위한 컬럼선택신호 Y1가 인가된다. 상기 엔모오스 트랜지스터들 Q7, Q8의 게이트는 기입동작을 수행하기 위한 기입 인에이블신호 WE가 인가된다. 상기 엔모오스 트랜지스터들 Q9, Q10의 게이트로는 데이타 DATA와 상보데이타가 인가된다.
제 3 도에 도시된 회로를 통하여 동작을 설명하면, 기입동작시에는 데이타 DATA,가 상기 엔모오스 트랜지스터들 Q9, Q10의 게이트로 인가된다. 여기서 상기 데이타 DATA가 하이레벨인 경우 상기 엔모오스 트랜지스터 Q9은 턴온되고, 상기 엔모오스 트랜지스터 Q10은 오프된다. 먼저 프리차아지부(17)가 동작하여 상기 비트라인쌍 BL,을 프리차아지 시키고, 하이레벨의 기입 인에이블신호 WE를 상기 엔모오스 트랜지스터들 Q7, Q8의 게이트에 인가하여 턴온시키고, 이어 하이레벨의 상기 컬럼 선택신호 Y1을 인가하여 상기 엔모오스 트랜지스터들 Q5, Q6을 턴온시킨다. 이때 예를 들어 워드라인 WL1이 선택되었다면, 상기 비트라인쌍 BL,이 각기 로우레벨 및 하이레벨이된 상태에서 상기 전달 모오스 트랜지스터들 Q1, Q2이 턴온되어 상기 구동 모오스 트랜지스터 Q3, Q4의 게이트로 상기 비트라인의 레벨상태가 인가된다.
독출동작시에는 상기 기입인에이블신호 WE가 로우레벨인 상태에서 동작한다. 먼저, 상기 프리차아지부(17)의 출력에 의해 상기 비트라인쌍 BL,을 프리차아지 시킨뒤 상기 워드라인 W1이 선택되었다면, 상기 전달모오스 트랜지스터들 Q1, Q2가 턴온되어 상기 구동 모오스 트랜지스터 Q3, Q4의 게이트단자에 저장된 데이타가 상기 비트라인쌍 BL,에 인가된다. 만약 상기 구동 모오스 트랜지스터 Q3, Q4의 게이트 단자에 하이레벨 데이타가 저장되었다면, 상기 비트라인 BL에는 하이레벨이 인가되고 상보비트라인에는 로우레벨이 인가되어, 상기 비트라인 BL의 레벨은 그대로 유지되지만, 상기 상보비트라인은 프리차아지된 전압에서 소정 레벨만큼 감소되게 된다. 이때 컬럼 어드레스의 입력에 의해 상기 비트라인이 선택되었다면, 즉 예를 들어 컬럼선택신호 Y1이 선택되었다면, 상기 엔모오스 트랜지스터들 Q5, Q6이 턴온되어 상기 비트라인쌍 BL,사이의 미세한 전압차이를 상기 센스앰프회로부(12)에서 증폭하여 이 증폭된 출력을 출력단자 OUT로 내보내게 된다.
따라서, 전술한 기입동작 및 독출동작을 수행하는 반도체 메모리 장치에서는 메모리 사이즈가 증가하게 될수록 전원소비가 증가하게 된다. 이러한 전원은 정적(Stactic)전원소비와 동적(Dynamic)전원소비로 나눌수 있는데, 기입동작과 독출동작시 전원소비는 결국 기입 및 독출 주파수에 비례하게 된다. 기입 및 독출동작을 하지 않을때는 데이타를 보유하고 있게 되는데, 이때는 상기 정적전원소비만 하게 된다. 즉, 사용하지 않을때의 전원을 정적전원소비라 하면, 기입 및 독출동작시 동적전원소비는 어쩔수 없지만 사용하지 않을때의 전원소비를 줄이는 것이 요즈음 휴대용 배터리에 의해 구동하는 시스템에서는 중요하게 된다. 그러므로, 이러한 정적전원소비에 관심이 모아지고 있다.
따라서, 본 발명의 목적은 정적전원소비를 줄일 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 휴대용 기기에 적용 가능한 반도체 메모리 장치 전원인가방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 본 발명은 단위 메모리 셀을 다수개 포함하는 블럭들로 구성된 메모리 셀 어레이와; 전원전압을 동일한 전압차로 등분한 등분전압들을 발생하며, 상기 등분전압을 상기 메모리 셀 어레이에 인가시 상기 블럭들을 구별하여 공급되게 하는 전압발생수단을 가짐을 특징으로 한다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.
도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
제 4 도는 본 발명에 따라 정적전원소비를 줄이기 위한 회로블럭도이다. 제 2도에서는 설명된 메모리 셀 어레이(10)를 다수개의 스프링단위로 해서 2개의 블럭으로 분할하여 동작시키는 것이다. 즉 메모리 셀 어레이(10) 전체를 두개의 블럭으로 나눈 뒤 첫번째 블럭은 5볼트와 2.5볼트사이에서 동작시키고, 두번째 블럭은 2.5볼트와 0볼트 사이에서 동작시키는 것이다. 이러한 블럭개념은 두개 또는 세개의 블럭으로 나누어 본 명세서에서 설명하겠지만 그 이상의 블럭으로 나누면서 각각 대응되는 전원을 공급하여 동작시킬수도 있다. 상기 메모리 셀 어레이(10)로 인가되는 전압은 전압조절기(20)에서 발생되는 전압을 사용한다. 이 전압조절기(20)의 동작 및 구성은 후술되는 설명을 참조하기 바란다.
상기 메모리 셀 어레이(10)를 삼단으로 나누어 동작시킬 경우 전원전압은 Vdd(전원전압), 2/3Vdd, 1/3Vdd, GND(접지전압)으로 나누어 첫번째단은 Vdd와 2/3Vdd 사이에서 동작시키고, 즉 전원전압이 인가되는 전원전압단에는 Vdd를 인가하고 접지전압단에는 2/3Vdd를 인가한다. 두번째단의 전원전압단에는 2/3Vdd를 인가하고 접지전압단에는 1/3Vdd를 인가하며, 세번째단의 전원전압단에는 1/3Vdd를 인가하고 접지전압단에는 GND를 인가한다. 이러한 블럭개념은 후술되는 제 5 도를 통하여 설명될 것이다.
제 5 도는 2단으로 메모리 셀 어레이를 분할한 도면과 3단으로 분할한 도면을 도시하고 있다.
제 5A도를 참조하면, 상기 메모리 셀 어레이(10)를 두개의 제 1 및 제 2 서브메모리 셀 어레이(30A, 30B)로 분할하여 각 제 1 및 제 2 서브 메모리 셀 어레이(30A, 30B)마다 인가되는 전원전압을 다르게 하는 것이다. 즉 전술한 설명과 같이 상기 제 1 서브 메모리 셀 어레이(30A)내의 메모리 셀의 전원전압단자에는 Vdd가 인가되고, 접지전압단자에는 1/2Vdd가 인가된다. 상기 제 2 서브 메모리 셀 어레이(30B) 내의 메모리 셀의 전원전압 단자에는 1/2Vdd가 인가되고, 접지전압단자에는 GND가 인가된다. 이렇게 전압을 인가하면, 상기 제 1 서브 메모리 셀 어레이(30A)에서 사용된 전류를 상기 제 2 서브 메모리 셀 어레이(30B)에서 사용하게 되므로 전체적인 정적전원소비를 절반으로 줄일 수 있게 된다.
제 5B 도를 참조하면, 상기 메모리 셀 어레이(10)를 세개의 제 1∼제 3 서브 메모리 셀 어레이(40A)∼(40C)로 분할하여 전압을 전술한 제 3 단 개념과 같이 전압을 인가하게 되면, 전체적인 정적전원소비를 1/3으로 줄일 수 있다.
따라서, 상기 메모리 셀 어레이(10)를 다단인 N(정수)단으로 나눌 수 있다면, 전원소비를 1/N로 줄일 수 있게되어 정적전원소비가 획기적으로 줄게된다. 이러한 반도체 메모리를 휴대용 기기에 적용한다면 종래보다 장시간 사용할 수 있게 된다.
제 6 도는 본 발명의 실시예에 따라 구성된 전압 조절기의 구체 회로도로서, 제 5A 도와 같이 메모리 셀 어레이를 2단을 분할한 경우 적용할 수 있는 회로도이다.
제 6 도를 참조하면, 상기 전압 조절기(20)는 피모오스 트랜지스터들 Q12, Q13과 Q14, Q15와 엔모오스 트랜지스터들 Q16, Q17과 Q18, Q19은 전류 미러(Current Mirror)회로이다. 따라서, 바이폴라 트랜지스터들 Q20, Q21의 에미터로 인가되는 전류는 같다.
접속점 A의 전압값을 2.5볼트가 되도록 만들기 위해 저항 R1과 R2의 저항비를 조절하여 중간레벨의 전압값을 생성한다.
그리고 트랜지스터들 Q26∼Q31은 버퍼회로이다. 또한 피모오스 트랜지스터 Q11은 회로가 동작하게 하기 위한 트랜지스터로서 접속점 B의 전위가 0볼트일때 상기 피모오스 트랜지스터 Q11가 도통하게 되고, 이어 접속점 B의 전위가 높아지면서 전체적인 상기 전압 조절기(20)가 동작한다.
한편, 제 5B 도와 같이 셀 어레이를 3단으로 분할하는 경우에는,
예컨데 전압조절기를 제 6 동의 구성에서 전압출력노드와 접지대 사이에 적절하게 저항을 여러개로 접속시키고 그 접속부에 걸리는 전압을 이용함으로써 소정의 원하는 전압, 즉 2/3Vdd, 1/3Vdd 등을 발생시킬 수 있다.
전술한 바와 같이 본 발명은 메모리 셀 어레이를 다단으로 분할하여 정적전원소비를 줄일 수 있는 효과가 있다. 또한 본 발명은 휴대용 기기의 사용시간을 늘일 수 있는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (7)

  1. 반도체 메모리 장치에 있어서:
    단위 메모리 셀을 다수개 포함하는 블럭들로 구성된 메모리 셀 어레이와:
    전원전압을 동일한 전압차로 등분한 등분전압들을 발생하며, 상기 등분전압을 상기 메모리 셀 어레이에 인가시 상기 블럭들을 구별하여 공급되게 하는 전압발생수단을 가짐을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 등분전압들은 상기 전원전압을 이등분 또는 그 이상으로 나눌 수 있음을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 블럭내에 있는 프리차아지회로에서 발생되는 프리차아지전압은 상기 해당되는 블럭의 전원전압단에 인가되는 등분전압과 동일함을 특징으로 하는 반도체 메모리 장치.
  4. 단위 메모리 셀을 다수개 포함하는 블럭들로 구성된 메모리 셀 어레이를 가지는 반도체 메모리 장치의 전원인가방법에 있어서,
    전원전압을 동일한 전압차로 등분한 등분전압들을 발생하여, 상기 등분전압을 상기 메모리 셀 어레이에 인가시 상기 블럭들을 구별하여 공급되게 하는 것을 특징으로 하는 반도체 메모리 장치의 전원인가방법.
  5. 제 4 항에 있어서, 상기 등분전압들은 상기 전원전압을 이등분 또는 그 이상으로 나눌 수 있음을 특징으로 하는 반도체 메모리 장치의 전원인가 방법.
  6. 제 5 항에 있어서, 상기 블럭내에 있는 프리차아지회로에서 발생되는 프리차아지전압은 상기 해당되는 블럭의 전원전압단에 인가되는 전압과 동일함을 특징으로 하는 반도체 메모리 장치의 전원인가방법.
  7. 반도체 메모리 장치의 전압인가방법에 있어서:
    다수개의 메모리 셀들로 구성된 메모리 셀 어레이를 둘 이상의 블럭으로 분할하여, 전원전압과 (M-1)/M*V 사이와, (M-1)/M*V와, (M-2)/M*V사이와, (M-2)/M*V와 접지전압사이에서 상기 분할된 블럭들을 각기 독립적으로 동작하도록 하는 것을 특징으로 하는 반도체 메모리 장치의 전원인가방법.
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