JP2902290B2 - 表示制御システム - Google Patents

表示制御システム

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JP2902290B2
JP2902290B2 JP6012256A JP1225694A JP2902290B2 JP 2902290 B2 JP2902290 B2 JP 2902290B2 JP 6012256 A JP6012256 A JP 6012256A JP 1225694 A JP1225694 A JP 1225694A JP 2902290 B2 JP2902290 B2 JP 2902290B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、表示制御システムに関
し、詳しくは、例えば強誘電性液晶を表示更新のための
動作媒体として用い電界の印加等によって更新された表
示状態を保持可能な表示素子を具えた表示装置、および
その表示制御装置からなる表示制御システムに関するも
のである。
【０００２】
【従来の技術】一般に、情報処理システムなどには、情
報の視覚的表現機能を果たす情報表示手段として表示装
置が用いられており、このような表示装置としてはＣＲ
Ｔ表示装置が広く知られている。ところが、ＣＲＴは特
に表示画面の厚み方向の長さをある程度必要とするため
全体としてその容積が大きくなり、表示装置全体の小型
化を図り難い。また、これにより、このようなＣＲＴを
表示器として用いた情報処理システムの使用にあたって
の自由度、すなわち設置場所や、携帯性等の自由度が損
なわれる。
【０００３】この点を補なうものとして液晶表示器（以
下、ＬＣＤという）を用いることができる。すなわち、
ＬＣＤによれば、表示装置全体の小型化（特に薄型化）
を図ることができる。このようなＬＣＤの中には、上述
した強誘電性液晶（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉ
ｑｕｉｄ Ｃｒｙｓｔａｌ：以下、ＦＬＣという）の液
晶セルを用いた表示器（ＦＬＣＤ：以下、ＦＬＣディス
プレイという）があり、その特徴の１つは、その液晶セ
ルが電界の印加に対して表示状態の保存性を有すること
にある。すなわち、ＦＬＣＤは、その液晶セルが充分に
薄いものであり、その中の細長いＦＬＣの分子は、電界
の印加方向に応じて第１の安定状態または第２の安定状
態に配向し、電界を除いてもそれぞれの配向状態を維持
する。このようなＦＬＣ分子の双安定性により、ＦＬＣ
Ｄは記憶性を有する。このようなＦＬＣおよびＦＬＣＤ
の詳細は、例えば特願昭６２−７６３５７号に記載され
ている。
【０００４】この記憶性を有する結果、ＦＬＣＤを駆動
する場合には、ＣＲＴや他の液晶表示器と異なり、表示
画面の連続的なリフレッシュ駆動の周期に時間的な余裕
ができ、また、その連続的なリフレッシュ駆動とは別
に、表示画面上の変更に当たる部分のみの表示状態を更
新する部分書換駆動が可能となる。
【０００５】ＦＬＣＤでは、表示装置から出力される表
示情報出力要求信号に従い、表示画面の縦方向のライン
数に対応したラインアドレスとそのラインの画素情報を
出力することにより部分書換駆動を行なって、見かけ上
の表示速度を向上させている。
【０００６】
【発明が解決しようとしている課題】ところが、従来の
ＦＬＣＤ制御システムでは、表示装置側がある一定の周
期で表示情報の出力を要求しているために、次のような
問題が発生する。例えば、ＦＬＣＤの画面上で表示のた
めに使用される有効表示領域の解像度が１０２４画素
（横方向）×７６８ライン（縦方向）と８００画素（横
方向）×６００ライン（縦方向）等というように複数の
表示形態を有している場合、表示している途中で表示形
態が切り換えられたときには、表示するための情報を格
納しているビデオＲＡＭメモリ（以下、ＶＲＡＭとい
う）の内容が変更後の表示モードの内容に更新されるま
で更新途中の画像を表示することとなるため、一瞬画像
の乱れが生じてしまう。
【０００７】上述のような問題を解決する手段として
は、ＶＲＡＭの内容が変更後の表示形態の内容に更新さ
れるまて、ＦＬＣＤより表示するための情報の転送要求
が来ても、ＦＬＣＤインターフェース側で表示情報を転
送しないという手段が考えられる。
【０００８】しかし、このような手段を用いた場合、Ｆ
ＬＣＤ側では表示するための情報の転送を要求している
にもかかわらずＦＬＣＤインターフェース側から表示情
報が転送されてこないため、ＦＬＣＤ側では待機状態の
ままとなり、ＦＬＣＤ内部で他の処理ができないとか、
最悪待機状態のまま復帰しなくなってしまうなどいろい
ろな弊害が発生してしまう。
【０００９】本発明は上述の観点に基づいてなされたも
のであり、表示している途中で表示形態が切り換えられ
た場合の画像の乱れを、表示装置側の動作に悪影響を与
えることなく防止することを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、表示している途中で表示形態が切り換え
られた場合に、表示制御装置側で、あるいは表示装置側
で表示形態の切り換えが行なわれたことを検出し、表示
情報の転送を要求する信号をある一定期間停止するよう
にしている。
【００１１】すなわち、本発明は、表示状態の記憶性を
有する表示装置で、表示の行なわれる有効表示領域と表
示の行なわれない非表示領域の組み合わせで複数の表示
形態を有しており、そのうちのひとつの表示形態が選択
されて表示の行なわれる表示制御において、その表示形
態を表示装置に通信する手段と、該通信手段を介して受
信した表示形態情報により、表示形態の変更したことを
検出する手段と、表示形態の変更されたことを検出した
ことにより、ＶＲＡＭの内容が変更後の表示形態の内容
に更新されるのに充分な期間を計測する手段と、ＶＲＡ
Ｍの内容が変更後の表示形態の内容に更新されている
間、表示情報の転送要求を停止する手段とを具えたこと
を特徴とする。
【００１２】
【作用】上記構成によれば、表示を行なっている途中で
有効表示領域が変更されたときに、表示情報を記憶して
いるＶＲＡＭの情報が変更後の表示形態に対応した情報
に更新される過程の情報を表示せずに済むため、表示画
面の乱れるのを防ぐことができ、高品位の表示画面を得
ることができる。
【００１３】
【発明の効果】本発明によれば、有効表示領域と非表示
領域との組み合わせで複数の表示形態を有する、表示状
態の記憶性を有する表示装置に、前記複数の表示形態の
うち、表示制御装置から指定された表示形態で、表示を
行なわせる表示制御システムにおいて、表示の行なわれ
る有効表示領域が変更された際に、表示制御装置側に、
あるいは表示装置側に有効表示領域の変更されたことを
検出する手段を設けることにより、表示する情報の記憶
内容が有効表示領域変更後の情報に更新されるまで表示
情報の転送を要求する信号を停止させることが可能とな
り、表示装置の処理を待たせることなく、さらに有効表
示領域変更後の情報に更新過程の記憶内容を表示させず
に済むため、有効表示領域が変更された際に乱れた画像
を表示させることが無くなり、高品位の表示を得ること
ができる。
【００１４】
【実施例】図１は、本発明の一実施例に係る表示制御シ
ステムを具えたＦＬＣ表示装置を各種文字および画像情
報等の表示装置として用いた情報処理システム全体のブ
ロック図である。
【００１５】図において、１は情報処理システム全体を
制御するホストＣＰＵ、２はアドレスバス、コントロー
ルバスおよびデータバスからなるシステムバス、３は演
算処理を専用に行なう演算プロセッサ、４はシステム全
体の初期化処理を行なうプログラム等を記憶するＲＯ
Ｍ、５はプログラムを記憶したり、ワーク領域として使
われるメインメモリ、６はホストＣＰＵ１を介さずにメ
モリとＩ／Ｏ機器間でデータの転送を行なうＤＭＡコン
トローラ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ
Ｃｏｎｔｒｏｌｌｅｒ：以下、ＤＭＡＣという）、７
はＩ／Ｏ機器等から割り込みの要求が発生した時にＣＰ
ＵとＩ／Ｏ機器間で割り込み制御を行なう割り込みコン
トローラ、９は公衆回線や専用回線を利用して通信を行
なう通信モデム、１０は画像等の読み取りを行なうイメ
ージスキャナ、８は通信モデム９やイメージスキャナ１
０と本システムとの間で信号接続を行なうためのシリア
ルインターフェース、１２はハードディスク装置、１３
はフロッピーディスク装置、１１はハードディスク装置
１２やフロッピーディスク装置１３のためのディスクイ
ンターフェース、１５は例えばインパクトプリンタやレ
ーザービームプリンタやインクジェットプリンタ等のノ
ンインパクトプリンタに代表されるプリンタ、１４はプ
リンタ１５と本システムとの間で信号接続を行なうため
のパラレルインターフェース、１７は文字や数字等のキ
ャラクタその他の入力を行なうためのキーボード、１８
はポインティングデバイスであるマウス、１６はキーボ
ード１７やマウス１８のためのインターフェース、２０
は例えば本出願人により特開昭６３−２４３９９３号等
において開示された表示器を用いて構成できるＦＬＣＤ
（ＦＬＣディスプレイ）、１９はＦＬＣＤ２０のための
ＦＬＣＤインターフェースである。
【００１６】以上説明した各種機器等を接続してなる情
報処理システムでは、一般にシステムのユーザーは、Ｆ
ＬＣＤ２０の表示画面に表示される各種情報に対応しな
がら操作を行なう。すなわち、シリアルインターフェー
ス８、ハードディスク１２、フロッピーディスク１３、
キーボード１７およびマウス１８から供給される文字や
画像情報等、また、ＲＯＭ４やメインメモリ５に格納さ
れたユーザーのシステム操作にかかる操作情報等がＦＬ
ＣＤ２０の表示画面に表示され、ユーザーはこの表示を
見ながら情報の編集およびシステムに対する指示操作を
行なう。ここで、上記各種機器等は、それぞれＦＬＣＤ
２０に対して表示情報供給手段を構成する。
【００１７】図２は本発明の表示制御装置の一例である
図１のＦＬＣＤインターフェース１９の構成例を示すブ
ロック図である。
【００１８】図２に示すように、本例のＦＬＣＤインタ
ーフェース１９、すなわち表示制御装置には、ＣＲＴ用
の表示制御回路である既存のＳＶＧＡを利用したＳＶＧ
Ａ２１が用いられる。本例のＳＶＧＡ２１の構成を図３
を参照して説明する。
【００１９】図３において、図１のホストＣＰＵ１が、
ＦＬＣＤインターフェース１９の表示メモリウインドウ
領域内で、書き込みのためにアクセスするその書き換え
表示データは、システムバス２を介して転送され、ＦＩ
ＦＯ２１１に一時的に格納される。また、表示メモリウ
インドウ領域をＶＲＡＭ２２の任意の領域に投映するた
めのバンクアドレスデータもシステムバス２を介して転
送される。表示データは、Ｒ，Ｇ，Ｂ各２５６階調を表
現する２４ビットデータの形態を有している。ＣＰＵ１
からのコマンドや前述のバンクアドレスデータ等、制御
情報はレジスタセットデータの形態で転送され、また、
ＣＰＵ１がＳＶＧＡ側の状態を知る等のためにレジスタ
ゲットデータがＣＰＵ１側へ転送される。ＦＩＦＯ２１
１に格納されたレジスタセットデータおよび表示データ
は順次出力され、これらのデータの種類に応じてバスイ
ンターフェースユニット２１２やＶＧＡ２１７中の各レ
ジスタにセットされる。ＶＧＡ２１７はこれらレジスタ
のセットされた状態によって、バンクアドレスとその表
示データおよび制御コマンドを知ることができる。
【００２０】ＶＧＡ２１７は、表示メモリウインドウ領
域のアドレスとバンクアドレスに基づいて、これらに対
応するＶＲＡＭ２２におけるＶＲＡＭアドレスを生成
し、これとともに、メモリ制御信号としてのストローブ
信号ＲＡＳおよびＣＡＳ、チップセレクト信号ＣＳなら
びにライトイネーブル信号ＷＥを、メモリインターフェ
ースユニット２１５を介してＶＲＡＭ２２へ転送し、こ
れにより、そのＶＲＡＭアドレスに表示データを書き込
むことができる。このとき、書き換えられる表示データ
は、同様にメモリインターフェースユニット２１５を介
してＶＲＡＭ２２へ転送される。
【００２１】一方、ＶＧＡ２１７は、後に詳述されるよ
うに、ラインアドレス生成回路２４から転送される要求
ラインアドレスによって特定されるＶＲＡＭ２２の表示
データを、同様に転送されるラインデータ転送イネーブ
ル信号に応じてＶＲＡＭ２２から読み出し、ＦＩＦＯ２
１６へ格納する。ＦＩＦＯ２１６からは、表示データが
格納された順序でＦＬＣＤ側へ送出される。
【００２２】ＳＶＧＡ２１には、アクセラレータ機能を
果たすデータマニピュレータ２１３およびグラフィック
スエンジン２１４が設けられている。例えば、ＣＰＵ１
が、バスインターフェースユニット２１２のレジスタ
に、円およびその中心と半径に関するデータをセットし
円の描画を指示すると、グラフィックエンジン２１４は
その円表示データを生成し、データマニピュレータ２１
３はこのデータをＶＲＡＭ２２に書き込む。
【００２３】書換検出／フラグ生成回路２１８は、ＶＧ
Ａ２１７が発生するＶＲＡＭアドレスを監視し、ＶＲＡ
Ｍ２２の表示データが書き換えられた（書き込まれた）
時の、すなわちライトイネーブル信号およびチップセレ
クト信号ＣＳが“１”となった時のＶＲＡＭアドレスを
取り込む。そして、このＶＲＡＭアドレスならびにＣＰ
Ｕ１から得られるＶＲＡＭアドレスオフセット、総ライ
ン数および総ラインビット数の各データに基づいてライ
ンアドレスを計算する。この計算の概念を図４に示す。
【００２４】図４に示されるように、ＶＲＡＭ２２上の
アドレスＸで示される画素は、ＦＬＣＤ画面のラインＮ
に対応するものであり、また、１ラインは複数の画素か
らなり、さらに１画素は複数（ｎ個）のバイトからなる
ものとする。このとき、ラインアドレス（ライン番号
Ｎ）は以下のように計算される。
【００２５】
【式１】
【００２６】書換検出／フラグ生成回路２１８は、この
計算したラインアドレスに応じて、部分書換ラインフラ
グレジスタ２１９のフラグをセットする。この様子を図
５に示す。
【００２７】図５に明らかなように、例えば「Ｌ」とい
う文字を表示するため、ＶＲＡＭ２２上の対応するアド
レスの表示が書き換えられた場合、上記計算によって書
き換えられたラインアドレスが検出され、このアドレス
に対応するレジスタにフラグが立てられる（“１”がセ
ットされる）。
【００２８】再び、図２を参照すると、ＣＰＵ２３は、
ラインアドレス生成回路２４を介して書換検出／フラグ
生成回路２１８の書換ラインフラグレジスタの内容を読
み取り、フラグがセットされているラインアドレスをＳ
ＶＧＡ２１へ送出する。このときラインアドレス生成回
路２４は、上記ラインアドレスデータに対応してライン
データ転送イネーブル信号を送出し、ＳＶＧＡ２１（の
ＦＩＦＯ２１６）から上記アドレスの表示データを二値
化中間調処理回路２６に転送させる。
【００２９】二値化中間調処理回路２６は、Ｒ，Ｇ，Ｂ
各色８ビットで表現される２５６階調もしくは２５６色
の多値表示データを、ＦＬＣＤ２０の表示画面における
各画素に対応した二値の画素データに変換する。本例で
は上記表示画面の１画素は、図６に示されるように、各
色について面積の異なる２個の表示セルを有している。
これに応じて１画素のデータも、図７に示されるよう
に、各色について２ビット（Ｒ１，Ｒ２，Ｇ１，Ｇ２，
Ｂ１，Ｂ２）を有する。したがって、二値化中間調処理
回路２６は各色８ビットの表示データを各色２ビットの
データ（すなわち各色４値データ）に変換する。
【００３０】以上のようにＦＬＣＤ表示用の画素データ
に変換されるまでのデータの流れを図８に示す。
【００３１】図８に明らかなように、本例では、ＶＲＡ
Ｍ２２の表示データはＲ，Ｇ，Ｂ各色８ビットの多値デ
ータとして格納され、これらが読み出され表示が行なわ
れる時に二値化される。これにより、ホストＣＰＵ１
は、ＦＬＣＤ２０側に対してＣＲＴを用いた場合と同様
にアクセスでき、ＣＲＴとの互換性を確保できる。
【００３２】なお、この二値化中間調処理で用いられる
手法は、公知のものを用いることができ、このような手
法としては、例えば誤差拡散法、平均濃度法、ディザ法
等が知られている。
【００３３】図２において、ボーダー生成回路２５は、
ＦＬＣＤ表示画面におけるボーダー部の画素データを生
成する。すなわち、図６に示されるように、ＦＬＣＤ２
０の表示画面は、１２８０画素からなる１ラインを１０
２４本有しており、この表示画面のうち表示に用いられ
ないボーダー部が表示画面を縁どるように形成される。
【００３４】このボーダー部が存在することにより、Ｆ
ＬＣＤ２０に転送される画素データのフォーマットは、
図７（Ａ）または図７（Ｂ）に示すものとなる。図７
（Ａ）は図６に示す表示ラインＡ、すなわち全ての表示
ラインがボーダー部に含まれる表示ラインのデータフォ
ーマットであり、図７（Ｂ）は、図６に示す表示ライン
Ｂ、すなわち表示に用いられるラインのデータフォーマ
ットである。表示ラインＡのデータフォーマットは、先
頭にラインアドレスが付され、これにボーダー画素デー
タが続く。これに対して表示ラインＢは両端部がボーダ
ー部に含まれるので、そのデータフォーマットは、ライ
ンアドレスに続いて、ボーダー画素データ、画素デー
タ、そしてボーダー画素データの順で続く。
【００３５】ボーダー生成回路２５で生成されたボーダ
ー画素データは、合成回路２７において二値化中間調処
理回路２６からの画素データと直列合成される。さら
に、この合成データには、合成回路２８においてライン
アドレス生成回路２４からの表示ラインアドレスが合成
された後、ＦＬＣＤ２０に送られる。
【００３６】図９に、ＦＬＣＤ２０へ表示ラインアドレ
スと画素データが転送される様子を示す。本例では表示
ラインアドレスと画素データがＡＤ０からＡＤ７までの
８ビットパラレルデータとしてＦＬＣＤ２０へ転送され
るものとして図示している。まず、ＦＬＣＤ２０からデ
ータの送信要求を示す同期信号ＨＳＹＮＣがラインアド
レス生成回路２４に入力されると、ラインアドレス生成
回路２４は要求ラインアドレスをＳＶＧＡ２１へ送出
し、ＳＶＧＡ２１からは上記アドレスに対応した表示デ
ータが出力される。同時にラインアドレス生成回路２４
は、表示ラインアドレスと画素データを識別するＡＨＤ
Ｌ信号をＨＩＧＨレベル“１”にしてＦＬＣＤ２０に出
力するとともに表示ラインアドレスをＦＬＣＤ２０へ転
送する。転送ラインアドレスをＦＬＣＤ２０へ転送し終
えた時点でＡＨＤＬ信号をＬＯＷレベル“０”にしてＦ
ＬＣＤ２０に出力するとともに、ＳＶＧＡ２１から二値
化中間調処理回路２６および合成回路２７を経由してき
た画素データがＦＬＣＤ２０へ転送される。ここでＡＨ
ＤＬ信号は、ＨＩＧＨレベル“１”の時にＡＤ０からＡ
Ｄ７までの信号線に表示ラインアドレスが出力されてい
ることを示し、ＬＯＷレベル“０”の時にＡＤ０からＡ
Ｄ７までの信号線に画素データが出力されていることを
示す信号である。
【００３７】ＣＰＵ２３は、以上説明した構成全体を制
御するものである。すなわち、ＣＰＵ２３はホストＣＰ
Ｕ１から表示画面の総ライン数、総画素数およびカーソ
ル情報の各情報を受け取る。また、ＣＰＵ２３は、書換
検出／フラグ生成回路２１８に対して、ＶＲＡＭアドレ
スオフセット、総ライン数および総画素数の各データを
送出し、また、部分書換ラインフラグレジスタ２１９の
初期化を行ない、また、ラインアドレス生成回路２４に
対して表示開始ラインアドレス、連続表示ライン数、総
ライン数、総画素数およびボーダー領域の各データを送
出し、同回路２４から部分書換ラインフラグ情報を得
る。さらに、ＣＰＵ２３は二値化中間調処理回路２６に
対してバンド幅、総画素数および処理モードの各データ
を送出し、ボーダー生成回路２５に対してボーダーパタ
ーンデータを送出する。
【００３８】また、ＣＰＵ２３は、ＦＬＣＤ２０との通
信手段を有しており、ＦＬＣＤ２０からその温度情報、
トリマ情報およびビジイ信号ＢＵＳＹ等のステータス情
報を受け取るとともに、ＦＬＣＤ２０に対してコマンド
信号やリセット信号を送出する。この通信手段は、信号
線の本数を節約できるシリアル転送であっても、転送速
度の速いパラレル転送であっても構わない。さらに、本
通信手段を用いてＣＰＵ２３からＦＬＣＤ２０へ表示に
用いられる領域を示した有効表示領域の情報が転送さ
れ、ＦＬＣＤ２０ではその情報を基に有効表示領域の変
更されたことを検知し、ＶＲＡＭ２２内の表示領域の内
容が変更後の有効表示領域に対応した内容に更新される
まで、ＨＳＹＮＣ信号の出力を停止する制御が行なわれ
る。
【００３９】以下に、有効表示領域が変更された時の動
作について説明する。なお、本例ではＣＰＵ２３とＦＬ
ＣＤ２０とがシリアル転送にて通信が行なわれるものと
して説明を行なう。
【００４０】図１０は、ＣＰＵ２３とＦＬＣＤ２０とが
シリアル通信する様子を示したブロック図である。ＳＶ
ＧＡの有効表示領域としては、図６に示した１ライン当
りの画素数１０２４画素、ラインの本数７６８本の構成
の他に、８００画素×６００ラインや１２８０画素×１
０２４ライン等の構成が一般的に知られている。また、
ＶＧＡの有効表示領域としては６４０画素×４８０ライ
ン、６４０画素×４００ラインおよび３２０画素×２０
０ライン等が存在する。このように、ＶＧＡの表示機
能、さらにはＶＧＡの表示機能を拡張したＳＶＧＡの表
示機能には、複数の有効表示領域が存在し、実行するア
プリケーションの違い等により、これらの有効表示領域
が変更されることがしばしばある。
【００４１】有効表示領域が切り換えられると、ＦＬＣ
Ｄインターフェース１９内のＣＰＵ２３は、ホストＣＰ
Ｕ１からシステムバス２を介して転送されてくる表示画
面の総ライン数や総画素数の情報から、有効表示領域が
切り換えられたことを判断することができる。ＦＬＣＤ
２０内には、ＦＬＣＤインターフェース１９内のＣＰＵ
２３とシリアル通信を行なうための機能を持つＣＰＵ２
９を有しており、ＦＬＣＤインターフェース１９に対し
て温度情報、トリマ情報およびビジイ信号ＢＵＳＹ等の
ステータス情報を送出したり、ＦＬＣＤ２０に対してコ
マンド信号やリセット信号の送出を行なう。ＦＬＣＤイ
ンターフェース１９内のＣＰＵ２３とＦＬＣＤ２０内の
ＣＰＵ２９とは、同じ種類のものであっても違うもので
あっても構わない。ＦＬＣＤインターフェース１９内の
ＣＰＵ２３に転送されてきた表示画面の総ライン数およ
び総画素数の情報は、シリアルデータに変換されて、そ
のままＦＬＣＤ２０内のＣＰＵ２９に転送される。ＦＬ
ＣＤインターフェース１９内のＣＰＵ２３からＦＬＣＤ
２０内のＣＰＵ２９に転送されるデータの形態の一例を
図１１に示す。ここではデータのビット数を１９ビット
とし、上位の３ビットを情報の種類を示すコード情報、
残りの１６ビットをコード情報に付随するデータを示す
データ情報とする。通信される情報としては、総画素数
情報や総ライン数情報以外に、ＦＬＣＤの初期化を要求
するイニシャライズ要求や、ＦＬＣＤの各機能のチェッ
クを要求する自己診断要求等があり、それぞれに３ビッ
トのコード情報が割り当てられている。本例では総画素
数情報を“１００”、総ライン数情報を“１０１”とし
ている。総画素数情報および総ライン数情報の場合のデ
ータの構成を図１２に示す。総画素数情報の場合、上位
３ビットのコード情報には“１００”が入る。１６ビッ
トのデータ情報のうち、上位５ビットは未使用となり、
残りの下位１１ビットで１から２０４８までの画素数情
報を示す。総ライン数情報の場合も同様に、下位１１ビ
ットで１から２０４８までのライン数情報を示すことと
なる。
【００４２】図１３に、ＣＰＵ２９内部の、ＦＬＣＤイ
ンターフェース１９内のＣＰＵ２３から送られてくる有
効表示領域情報を受信するブロック図の一例を示す。Ｃ
ＰＵ２９では、転送されてきた表示画面の総ライン数お
よび総画素数の情報と、今まで表示されている総ライン
数および総画素数の情報とを比較し、異なる値が転送さ
れてきた場合にはＨＳＹＮＣ信号の発生を止めるため
に、ＨＳＹＮＣ強制ストップ信号をＨＳＹＮＣ生成回路
３０に出力する。その処理の流れを図１４に示す。ま
ず、有効表示領域が変更となり、受信データレジスタ２
９１にデータがセットされると、上位３ビットのコード
情報から総画素数情報または総ライン数情報であるかを
判断する。受信したデータが総画素数情報であった場
合、受信データレジスタ２９１の内容を、総画素数レジ
スタ（１）２９４に入力する。次に、総画素数比較器２
９７にて総画素数レジスタ（１）２９４の値と、今まで
表示されている画面の有効表示領域の画素数が入力され
ている総画素数レジスタ（２）２９５の値を比較し、異
なっていた場合には、ＨＳＹＮＣ制御信号生成器２９８
にてＨＳＹＮＣ信号の出力を停止させるためのＨＳＹＮ
Ｃ強制ストップ信号を１パルスだけ出力する。その後
で、総画素数レジスタ（１）２９４の内容を総画素数レ
ジスタ（２）２９５に入力する。総画素数レジスタ
（１）２９４の値と総画素数レジスタ（２）２９５の値
が同じ場合には、ＨＳＹＮＣ強制ストップ信号を出力せ
ずに、総画素数レジスタ（１）２９４の内容を総画素数
レジスタ（２）２９５に入力する。受信したデータが総
ライン数情報の場合も、同じように処理が行なわれ、総
ライン数レジスタ（１）２９２と総ライン数レジスタ
（２）２９３の値が異なっている場合には、ＨＳＹＮＣ
制御信号生成器２９８より、ＨＳＹＮＣ強制ストップ信
号が１パルスだけ出力される。
【００４３】ＨＳＹＮＣ強制ストップ信号は図１０のＨ
ＳＹＮＣ生成回路３０に入力され、ＨＳＹＮＣ信号を一
定期間停止するための起動信号の働きをする。図１５に
ＨＳＹＮＣ生成回路３０のブロック図を、図１６にその
タイミング図を示す。本例では、各入出力信号（ＨＳＹ
ＮＣ，ＨＳＹＮＣ要求，ＨＳＹＮＣ強制ストップ）は、
負論理の信号として扱われている。また、システムクロ
ックとは、システム全体の同期化を図るための基準クロ
ック信号である。画面上の有効表示領域が変更されない
間は、ＦＬＣＤ２０内部で受信している表示データの表
示準備が完了すると、次の表示データを要求するため
に、ＨＳＹＮＣ要求信号がＨＳＹＮＣ生成器３０５に入
力され、ＨＳＹＮＣ生成器３０５からＨＳＹＮＣ信号が
ＬＯＷレベルにて出力される。図１５において、図１０
に示すＦＬＣＤ２０内のＣＰＵ２９が図１のホストＣＰ
Ｕ１から送られてくる総ライン数および総画素数の情報
から有効表示領域の変化を検出し、ＨＳＹＮＣ強制スト
ップ信号がＨＳＹＮＣ生成回路３０に出力されると、Ｈ
ＳＹＮＣ生成回路３０内でＮＡＮＤゲート３０１の一方
の入力線にＬＯＷレベルの信号が入力され、その結果Ｈ
ＩＧＨレベルの信号がＮＡＮＤゲート３０２の一方の入
力線にアドレスされる。ＮＡＮＤゲート３０２では、Ｎ
ＡＮＤゲート３０１からＨＩＧＨレベルの信号が入力さ
れるとＬＯＷレベルの信号をフリップフロップ３０３に
出力する。フリップフロップ３０３ではシステムクロッ
ク信号の立ち上がり時点で入力信号にＬＯＷレベルが入
力されていると出力信号をＬＯＷレベルとする。この出
力信号はＨＳＹＮＣ信号の出力を停止するための信号で
あるＨＳＹＮＣ停止信号としてＨＳＹＮＣ生成器３０５
に入力される。フリップフロップ３０３の出力信号は、
さらにＮＡＮＤゲート３０１のもう一方の入力線に入力
され、カウンタ３０４の出力線からＬＯＷレベルが出力
されるまでフリップフロップ３０３の出力信号をＬＯＷ
レベルに保つようにする。カウンタ３０４では、ＨＳＹ
ＮＣ強制ストップ信号がカウンタの起動信号となり、Ｌ
ＯＷレベルが入力されることによりシステムクロック信
号の立ち上がりに同期してカウントアップ動作が行なわ
れる。ここでは、カウンタは８ビットのアップカウンタ
とし、カウント値が１６進数で“ＦＦ”となった時にＬ
ＯＷレベルを出力し、その後カウント値は“０”に戻り
カウントアップ動作が停止するものとする。
【００４４】カウンタのビット数としては、有効表示領
域が変更になった時にＶＲＡＭ２２の内容が変更後の有
効表示領域に対応した内容に書き換えられるのに充分な
時間を得られるだけのものである必要があり、それ以上
であれば何ビットであってもかまわない。また、カウン
トする値としては、あらかじめ決められた値がカウンタ
３０４内に設定されていても、例えばＣＰＵ２９のよう
な外部の手段により自由に設定されるものであってもか
まわない。
【００４５】ＨＳＹＮＣ生成器３０５にＨＳＹＮＣ停止
信号がＬＯＷレベルで入力されている間は、ＨＳＹＮＣ
生成器３０５にＨＳＹＮＣ要求信号が入力されても、Ｈ
ＳＹＮＣ信号を出力しない。
【００４６】カウンタ３０４が“ＦＦ”までカウントを
行ない、ＬＯＷレベルの信号が出力されると、その信号
はＮＡＮＤゲート３０２のもう一方の入力線に入力さ
れ、その結果、フリップフロップ３０３の入力信号はＨ
ＩＧＨレベルとなり、フリップフロップ３０３では、シ
ステムクロック信号の立ち上がり時点で入力信号にＬＯ
Ｗレベルが入力されていることを検出すると、出力信号
をＨＩＧＨレベルとし、ＨＳＹＮＣ信号の出力停止を解
除する。ＨＳＹＮＣ信号の出力停止が解除された後は、
ＨＳＹＮＣ要求信号がＨＳＹＮＣ生成器３０５に入力さ
れる毎に、ＨＳＹＮＣ信号が出力されることとなる。
【００４７】以上説明したように、表示されている画面
の有効領域が変更になった場合に、ＦＬＣＤインターフ
ェース１９から送られてくる総画素数情報および総ライ
ン数情報からＦＬＣＤ２０の有効表示領域が変更された
ことを検出し、ＶＲＡＭ２２の内容が変更後の有効表示
領域に対応した内容に更新されるまでの間、ＨＳＹＮＣ
信号の出力を停止することが可能となる。
【００４８】
【他の実施例】
（第２実施例）第１実施例ではＦＬＣＤ２０内のＣＰＵ
２９がＦＬＣＤインターフェース１９から送られてくる
総画素数情報および総ライン数情報から有効表示領域の
変更されたことを判断し、ＨＳＹＮＣ信号を停止させる
ための信号を生成する方式について説明した。本例では
ＦＬＣＤインターフェース１９内のＣＰＵ２３がホスト
ＣＰＵ１から送られてくる総画素数情報および総ライン
数情報から有効表示領域の変更されたことを判断し、Ｆ
ＬＣＤ２０内のＣＰＵ２９へはＨＳＹＮＣ信号の出力の
停止を要求するコマンドを送信する方式について説明す
る。
【００４９】本方式ではＦＬＣＤインターフェース１９
内のＣＰＵ２３にて有効表示領域の変更されたことを検
出するため、ＦＬＣＤ２０内のＣＰＵ２９へ転送する情
報としては、総画素数や総ライン数を転送する必要が無
くなり、図１７に示すようにコード情報のみを転送すれ
ば良いこととなる。ここでは、コード情報のビット数を
３ビットとしている。
【００５０】図１８に、ＣＰＵ２９内部の、ＦＬＣＤイ
ンターフェース１９内のＣＰＵ２３から送られてくるコ
ード情報を受信するブロック図の一例を、図１９に、Ｈ
ＳＹＮＣ生成回路３０のブロック図の一例を、図２０に
これらのブロックの動作するタイミング図を示す。
【００５１】まず、ＦＬＣＤインターフェース１９内の
ＣＰＵ２３が有効表示領域の変更されたことを検出する
と、ＨＳＹＮＣ停止要求を示すコード情報“１００”を
シリアルデータとし、前後にスタートビットとストップ
ビットを付加してＦＬＣＤ２０内のＣＰＵ２９に転送す
る。その後、ＦＬＣＤインターフェース１９内のＣＰＵ
２３でＶＲＡＭ２２の内容が変更後の有効表示領域に対
応した内容に書き換えられるのに充分な時間を計測した
後でＨＳＹＮＣ停止解除を示すコード情報“１０１”を
シリアルデータとしてＦＬＣＤ２０内のＣＰＵ２９に転
送する。
【００５２】ＣＰＵ２９は、送られてきたコード情報を
受信データレジスタ２９１に蓄え、その情報をデコーダ
２９９にてデコードしてＨＳＹＮＣ停止要求のコード情
報かＨＳＹＮＣ停止解除のコード情報を判断する。さら
に、ＦＬＣＤインターフェース１９内のＣＰＵ２３から
送られてきたコード情報が“１００”の場合にはＨＳＹ
ＮＣ停止要求を示す信号を、“１０１”の場合にはＨＳ
ＹＮＣ停止解除を示す信号を、ストップビットの送られ
てくるのと同じタイミングでシステムクロックの１周期
に相当する期間だけＬＯＷレベルとしＨＳＹＮＣ制御信
号生成器２９８に対して出力する。ＨＳＹＮＣ制御信号
生成器２９８では、ＨＳＹＮＣ停止要求信号がＬＯＷレ
ベルであることを検出するとＨＳＹＮＣ制御ストップ信
号をＬＯＷレベルにし、ＨＳＹＮＣ停止解除信号がＬＯ
Ｗレベルであることを検出するとＨＳＹＮＣ制御ストッ
プ信号をＨＩＧＨレベルにする。ＨＳＹＮＣ生成回路３
０内のＨＳＹＮＣ生成器３０５では、ＨＳＹＮＣ強制ス
トップ信号がＬＯＷレベルの間は、ＨＳＹＮＣ要求信号
を受け付けてもＨＳＹＮＣ信号を出力しないように制御
する。
【００５３】このようにＦＬＣＤインターフェース１９
内のＣＰＵ２３がホストＣＰＵ１から送られてくる総画
素数情報および総ライン数情報から有効表示領域が変更
されたことを検出し、ＨＳＹＮＣ信号を停止するかどう
かの情報のみをコード情報としてＦＬＣＤ２０内のＣＰ
Ｕ２９に転送することにより、転送するビット数が低減
され、転送速度の向上、さらに回路の簡素化が図られ
る。また、ＶＲＡＭ２２の内容が変更後の有効表示領域
に対応した内容に書き換えられるのに充分な時間を計測
するのに、ＦＬＣＤインターフェース１９内のＣＰＵ２
３が有しているタイマー、あるいはカウンタを利用する
ことができるため、外部にカウンタを設ける必要がな
く、回路の簡素化が図られる。
【００５４】（第３実施例）第２実施例ではＦＬＣＤイ
ンターフェース１９内のＣＰＵ２３がホストＣＰＵ１か
ら送られてくる総画素数情報および総ライン数情報から
表示領域の変更されたことを判断し、ＦＬＣＤ２０内の
ＣＰＵ２９へＨＳＹＮＣ信号の出力の停止を要求するコ
マンドを送信する手段について説明した。本例ではＦＬ
ＣＤインターフェース１９内のＣＰＵ２３がホストＣＰ
Ｕ１から送られてくる総画素数情報および総ライン数情
報から有効表示領域の変更されたことを検出したことに
より、ＨＳＹＮＣ信号の停止を要求するＨＳＹＮＣ強制
ストップ信号を、１本の専用線にてＦＬＣＤ２０に伝え
る方式について説明する。
【００５５】図２１にＦＬＣＤインターフェース１９と
ＦＬＣＤ２０とでＨＳＹＮＣ強制ストップ信号が接続さ
れる様子を示したブロック図を、図２２に本実施例によ
るタイミング図を示す。まず、ＦＬＣＤインターフェー
ス１９内のＣＰＵ２３は有効表示領域の変更されたこと
を検出すると、ＨＳＹＮＣ強制ストップ信号をＬＯＷレ
ベルとし、その後、ＦＬＣＤインターフェース１９内の
ＣＰＵ２３でＶＲＡＭ２２の内容が変更後の有効表示領
域に対応した内容に更新されるのに充分な時間を計測し
た後でＨＳＹＮＣ強制ストップ信号をＨＩＧＨレベルと
する。ＨＳＹＮＣ強制ストップ信号は、そのままＦＬＣ
Ｄ２０内のＨＳＹＮＣ生成回路３０に入力され、ＨＳＹ
ＮＣ生成回路３０内では図１９に示したように、ＨＳＹ
ＮＣ生成器３０５にてＨＳＹＮＣ強制ストップ信号がＬ
ＯＷレベルの間はＨＳＹＮＣ要求信号が入力されてもＨ
ＳＹＮＣ信号を出力しないように制御される。
【００５６】このようにＦＬＣＤインターフェース１９
内のＣＰＵ２３がホストＣＰＵ１から送られてくる総画
素数情報および総ライン数情報から有効表示領域が変更
されたことを検出し、ＨＳＹＮＣ信号を停止するかどう
かの情報を専用の信号線にてＦＬＣＤ２０に転送するこ
とにより、回路の簡素化が図られる。また、ＶＲＡＭ２
２の内容が変更後の有効表示領域に対応した内容に書き
換えられるのに充分な時間を計測するのに、ＦＬＣＤイ
ンターフェース１９内のＣＰＵ２３が有しているタイマ
ー、あるいはカウンタを利用することができるため、外
部にカウンタを設ける必要がなく、回路の簡素化が図ら
れる。
【００５７】（第４実施例）第１実施例および第２実施
例では通信手段により有効表示領域の変更されたことを
ＦＬＣＤインターフェース１９からＦＬＣＤ２０に伝達
する手段について、また、第３実施例では専用線により
有効表示領域の変更されたことをＦＬＣＤインターフェ
ース１９からＦＬＣＤ２０に伝達する手段について説明
した。本例では表示ラインアドレスと画素データを転送
するための信号線を介して送られてくる情報の未使用ビ
ットを利用して有効表示領域の情報をＦＬＣＤインター
フェース１９からＦＬＣＤ２０に伝達し、ＦＬＣＤ２０
内で有効表示領域の変更されたことを検出してＨＳＹＮ
Ｃ信号の出力を停止する手段について説明する。
【００５８】図２３にＦＬＣＤ２０の構成例を示す。こ
こで、２０１はＦＬＣパネルであり、例えば特開昭６３
−２４３９１９号に開示されたもののように、間にＦＬ
Ｃを封入した偏向子付きの上下一対のガラス基板、およ
び上下のガラス基板上に設けた透明電極配線群等から成
っている。上部ガラス基板上の配線群および下部ガラス
基板上の配線群の配線方向は互いに直行する方向であ
り、表示画面の大きさ、解像度に応じて配線数は適宜定
めることができる。本例では水平方向に７６８０本（１
２８０画素×Ｒ，Ｇ，Ｂ各色２ビット）、垂直走査線方
向に１０２４本の配線を設けており、配線の交叉部分に
生じさせる電界の電極の極性および強さによってその部
分でのＦＬＣＤの配向状態を変えることができるので、
本例のＦＬＣパネルの表示画素数は１２８０×１０２４
となる。
【００５９】本例では水平走査方向に延在する１０２４
本の配線群をコモン側配線と称し、これらに上述した順
次のラインアドレスが割り当てられる。また、垂直走査
方向に延在する７６８０本の配線群をセグメント側配線
と称し、あるコモン側配線（ライン）を選択してこれを
駆動する時にセグメント側配線を駆動することにより当
該ラインの表示、消去、更新が行われる。
【００６０】図２３において、２０３および２０４は、
それぞれ、コモン側配線およびセグメント側配線を駆動
するための駆動部（それぞれコモン駆動部、セグメント
駆動部という）であり、表示データに応じて適切な波形
の電圧信号にて各配線を駆動する。その波形等について
は、例えば特開昭６３−２４３９１９号に開示されてい
る。
【００６１】表示データ信号は、表示ラインに関し、そ
のラインアドレスを示す部分とそれに続くデータ群（７
６８０ドット分のデータ）とから構成される８ビット幅
の信号ＡＤ０〜ＡＤ７としてＦＬＣＤインターフェース
１９から入力される。また、当該信号のアドレス部分と
データ群とを識別するために、アドレス部分でＨＩＧＨ
レベル、データ群部分でＬＯＷレベルとなる識別信号Ａ
ＨＤＬがＦＬＣＤインターフェース１９から供給され
る。データ変換部２０２では当該識別信号ＡＨＤＬに基
づいて表示データ信号ＡＤ０〜ＡＤ７からラインアドレ
スおよびデータ群を分離し、それぞれコモン駆動部２０
３およびセグメント駆動部２０４にセットする。
【００６２】データ変換部２０２に入力されたラインア
ドレスおよびデータ群がそれぞれコモン駆動部２０３お
よびセグメント駆動部２０４にセットされると、データ
変換部２０２はＨＳＹＮＣ生成回路３０に対して次の表
示データを要求するために、ＨＳＹＮＣ信号の出力要求
を意味するＨＳＹＮＣ要求信号を発行する。
【００６３】更に、ＣＰＵ２９は先に説明したように、
ＦＬＣＤインターフェース１９から通信手段を介して送
られてくる各種コマンド情報に従い、コモン駆動部２０
３やセグメント駆動部２０４の制御を行なったり、回路
の初期化を行う等、ＦＬＣＤ２０の制御を行なうもので
ある。
【００６４】図２４に本例におけるＦＬＣＤ２０の構成
例を、図２５に本例において表示ラインアドレスと画素
データがＦＬＣＤインターフェース１９からＦＬＣＤ２
０へ転送される様子を、図２６に本例におけるデータ変
換部２０２にてラインアドレス情報の処理される様子を
示した模式図を示す。
【００６５】第１実施例では図９に示すように表示ライ
ンアドレスをＡ０からＡ１１までの１２ビットとして４
０９６ラインまで表現できるものとし、８ビット幅の表
示データ信号線ＡＤ０〜ＡＤ７上に一度目の転送でＡ０
からＡ７までを、二度目の転送でＡ８からＡ１１までと
残りの４ビットを未使用ビットとして“０”を転送する
例を示した。
【００６６】本例では図２５に示すように未使用ビット
である４ビットをＭ０〜Ｍ３とし、有効表示領域情報と
して使用する。
【００６７】Ｍ０からＭ３までの４ビットの組み合わせ
にて１６種類の情報を表現することができ、それぞれの
４ビットの組み合わせを次のように有効表示領域情報に
対応させるものとする。
【００６８】
【表１】
【００６９】ＦＬＣＤ２０内のデータ変換部２０２で
は、図２６に示すように、ＦＬＣＤインターフェース１
９より８ビット幅の表示データ信号線ＡＤ０〜ＡＤ７を
介して送られてきたラインアドレス情報を１６ビットの
データ列に並べ換え、そのうちの下位１２ビット（Ａ０
〜Ａ１１）をラインアドレスとしてコモン駆動部２０３
へ提供する。残りの上位４ビット（Ｍ０〜Ｍ３）は比較
器２０２１に入力され、比較器２０２１ではＭ０からＭ
３までの値とモード情報記憶部２０２２の値とを比較
し、値が異なる場合には後段のカウンタ２０２３を起動
するための信号をカウンタ２０２３へ出力する。ここで
はカウンタ２０２３を８ビットのアップカウンタとす
る。カウンタ２０２３では、比較器２０２１の出力する
カウンタ起動信号を基にカウントアップ動作を“１”か
ら開始し、カウント値が１６進数で“ＦＦ”となるまで
カウントアップ動作を行ない、“ＦＦ”となった時点で
カウント値を“０”に戻してカウントアップ動作を停止
するものとする。カウンタのビット数としては、有効表
示領域が変更になった時にＶＲＡＭ２２の内容が変更後
の有効表示領域に対応した内容に書き換えられるのに充
分な時間を得られるだけのものである必要があり、それ
以上であれば何ビットであってもかまわない。また、カ
ウントする値としては、あらかじめ決められた値がカウ
ンタ２０２３内に設定されていても、例えばＣＰＵ２９
のような外部の手段により自由に設定されるものであっ
てもかまわない。
【００７０】カウンタ２０２３では、カウントアップ動
作中ＨＳＹＮＣ信号の出力を停止させるための信号であ
るＨＳＹＮＣ強制ストップ信号をＨＳＹＮＣ生成回路３
０に出力する。ＨＳＹＮＣ生成回路３０では第２実施例
の図１９に示したように、ＨＳＹＮＣ生成器３０５にて
ＨＳＹＮＣ強制ストップ信号がＬＯＷレベルの間はＨＳ
ＹＮＣ要求信号が入力されてもＨＳＹＮＣ信号を出力し
ないように制御される。
【００７１】さらに、ＨＳＹＮＣ強制ストップ信号はモ
ード情報記憶部２０２２へも入力されており、ＨＳＹＮ
Ｃ強制ストップ信号がＬＯＷレベルからＨＩＧＨレベル
に変わる瞬間、すなわち、ＨＳＹＮＣ信号の出力停止が
解除される時点で、Ｍ０からＭ３までの４ビットがモー
ド情報記憶部２０２２に記憶されることとなる。
【００７２】以上説明した本実施例におけるＦＬＣＤ２
０の動作する様子を、図２７のタイミング図に示す。
【００７３】本例では、ラインアドレス情報の未使用ビ
ット４ビットを利用して有効表示領域情報をＦＬＣＤイ
ンターフェース１９からＦＬＣＤ２０に伝送する方式に
ついて説明したが、ＦＬＣＤインターフェース１９内に
て有効表示領域の変更されたことを判断し、未使用ビッ
ト４ビットのうち１ビットだけを利用して、有効表示領
域の変更されたことをＦＬＣＤインターフェース１９か
らＦＬＣＤ２０に伝達するような方式にすることも可能
である。
【００７４】本例によれば、第１実施例および第２実施
例に示したように、有効表示領域の変更されたことを検
出するのにＣＰＵを介在させたり、第３実施例に示した
ようにＨＳＹＮＣ信号を停止させるかどうかを示す専用
の信号線を設けることなく、有効表示領域の切り換えら
れた時にＨＳＹＮＣ信号の出力を停止させることがで
き、表示画面の乱れを防止することができる。
【００７５】（第５実施例）第１実施例から第４実施例
まではＦＬＣＤインターフェース１９にて、あるいはＦ
ＬＣＤ２０にて有効表示領域の変更されたことを検出し
て表示データの出力を要求するＨＳＹＮＣ信号を停止す
る手段について説明した。本実施例では有効表示領域の
変更されたことが検出された場合にＨＳＹＮＣ信号が出
力されても、ＶＲＡＭの内容が変更後の有効表示領域に
対応した内容に書き換えられるまで表示データを出力し
ないようにする方式について説明する。
【００７６】ＦＬＣＤインターフェース１９の構成例を
示した図２において、ＣＰＵ２３からラインアドレス生
成回路２４に対して表示ラインアドレスおよび連続表示
ライン数がセットされない場合、ＦＬＣＤ２０よりＨＳ
ＹＮＣ信号が出力されてもＦＬＣＤ２０に対し表示デー
タを出力しないこととなる。
【００７７】そこで、ＣＰＵ２３がホストＣＰＵ１から
送られてくる総画素数情報および総ライン数情報から有
効表示領域の変更されたことを判断し、ＶＲＡＭ２２の
内容が変更後の有効表示領域に対応した内容に書き換え
られるまでラインアドレス生成回路２４に対して表示ラ
インアドレスおよび連続表示ライン数をセットしないよ
うにすることにより、ＦＬＣＤ２０よりＨＳＹＮＣ信号
が出力されても変更後の有効表示領域に対応した内容に
書き換え途中のＶＲＡＭ２２の情報を表示せずに済むこ
ととなる。この様子を図２８のタイミングチャート図に
示す。
【００７８】さらに、第１実施例から第４実施例のいず
れかの方式を用い有効表示領域の変更されたことをＦＬ
ＣＤインターフェース１９からＦＬＣＤ２０へ伝えるこ
とにより、ＦＬＣＤ２０内で有効表示領域の変更された
ことを検知して、ＶＲＡＭ２２の内容が変更後の有効表
示領域に対応した内容に書き換えられるのに充分な期間
ＨＳＹＮＣ信号をＬＯＷレベルで出力したままとし、変
更後の有効表示領域に対応した表示データがＦＬＣＤイ
ンターフェース１９から送られてくることによりＦＬＣ
Ｄ２０内部の動作を復帰させることで、無駄にＦＬＣＤ
２０を待機状態のまま放置しておくことが無くなり、同
時に、変更後の有効表示領域に対応した内容への更新過
程のＶＲＡＭ２２の内容を表示せずに済むため、画面の
乱れを防止することができる。
【００７９】以上説明したように、ＦＬＣＤを表示手段
として使用している過程で、表示の行なわれる有効表示
領域が変更された際に、ＦＬＣＤインターフェース側
で、あるいはＦＬＣＤ側で有効表示領域の変更されたこ
とを検出する手段を設けることにより、表示する情報を
格納しているＶＲＡＭの内容が有効表示領域変更後の情
報に更新されるまで表示情報の転送を要求する信号を停
止させることが可能となり、ＦＬＣＤの処理を待たせる
ことなく、更に有効表示領域変更後の情報に更新過程の
ＶＲＡＭの内容を表示させずに済むため、有効表示領域
が変更された際に乱れた画像を表示させることが無くな
り、高品位の表示を得ることができる。
【図面の簡単な説明】
【図１】 本発明の一実施例に係るの表示制御システム
を組み込んだ情報処理装置全体のブロック図である。
【図２】 本発明の一実施例としてのＦＬＣＤインター
フェースの構成を示すブロック図である。
【図３】 ＳＶＧＡの構成例を示すブロック図である。
【図４】 本発明のＶＲＡＭアドレスからラインアドレ
スへの変換を説明するための模式図である。
【図５】 本発明の実施例における書換表示画素と書き
換えラインフラグレジスタとの関係を示す模式図であ
る。
【図６】 本発明の実施例におけるＦＬＣＤ表示画面を
示す模式図である。
【図７】（Ａ）（Ｂ）本発明の実施例における表示デー
タのデータフォーマットを示す模式図である。
【図８】 本発明の実施例における表示データの処理の
流れを示すフローチャート図である。
【図９】 本発明の実施例においてＦＬＣＤへラインア
ドレスと画素データが転送される様子を示すタイミング
チャート図である。
【図１０】 ＦＬＣＤインターフェースとＦＬＣＤとで
通信する様子を示すブロック図である。
【図１１】 ＦＬＣＤインターフェースとＦＬＣＤとで
通信するデータのデータフォーマットを示す模式図であ
る。
【図１２】 本発明の実施例における総画素数情報と総
ライン数情報のデータフォーマットを示す模式図であ
る。
【図１３】 ＦＬＣＤ内のＣＰＵにおいて総画素数情報
と総ライン数情報の処理される様子を示したブロック図
である。
【図１４】 図１３に示したＦＬＣＤ内ＣＰＵにおける
処理の流れを示したフローチャート図である。
【図１５】 ＨＳＹＮＣ生成回路の一例を示すブロック
図である。
【図１６】 ＨＳＹＮＣ生成回路の動作を示すタイミン
グチャート図である。
【図１７】 第２実施例において、ＦＬＣＤインターフ
ェースとＦＬＣＤとで通信するデータのデータフォーマ
ットを示す模式図である。
【図１８】 第２実施例において、ＦＬＣＤの受信した
データの処理される様子を示したブロック図である。
【図１９】 第２実施例におけるＨＳＹＮＣ生成回路の
一例を示すブロック図である。
【図２０】 第２実施例におけるＨＳＹＮＣ生成回路の
動作を示すタイミングチャート図である。
【図２１】 第３実施例において、ＦＬＣＤインターフ
ェースとＦＬＣＤとでＨＳＹＮＣ強制ストップ信号が通
信される様子を示すブロック図である。
【図２２】 第３実施例のおけるＨＳＹＮＣ生成回路の
動作を示すタイミングチャート図である。
【図２３】 ＦＬＣＤの構成例を示すブロック図であ
る。
【図２４】 第４実施例におけるＦＬＣＤの構成例を示
すブロック図である。
【図２５】 第４実施例においてＦＬＣＤへラインアド
レスと画素データの転送される様子を示すタイミングチ
ャート図である。
【図２６】 第４実施例におけるデータ変換部の一例を
示すブロック図である。
【図２７】 第４実施例におけるＦＬＣＤの動作を示す
タイミングチャート図である。
【図２８】 第５実施例においてＦＬＣＤへラインアド
レスと画素データの転送される様子を示すタイミングチ
ャート図である。
【符号の説明】
１：ホストＣＰＵ、２：システムバス、３：演算プロセ
ッサ、４：ＲＯＭ、５：メインメモリ、６：ＤＭＡＣ、
７：割り込みコントローラ、８：シリアルインターフェ
ース、９：通信モデム、１０：イメージスキャナ、１
１：ディスクインターフェース、１２：ハードディス
ク、１３：フロッピーディスク、１４：パラレルインタ
ーフェース、１５：プリンタ、１６：キーインターフェ
ース、１７：キーボード、１８：マウス、１９：ＦＬＣ
Ｄインターフェース、２０：ＦＬＣＤ、２０Ａ：トリ
マ、２１：ＳＶＧＡ、２２：ＶＲＡＭ、２３，２９：Ｃ
ＰＵ、２４：ラインアドレス生成回路、２５：ボーダー
生成回路、２６：二値化中間調処理回路、２７，２８：
合成回路、３０：ＨＳＹＮＣ生成回路、２０１：ＦＬＣ
パネル、２０２：データ変換部、２０３：コモン駆動
部、２０４：セグメント駆動部、２０２１：比較器、２
０２２：モード情報記憶部、２０２３，３０４：カウン
タ、２１１，２１６：ＦＩＦＯ、２１２：バスインター
フェースユニット、２１３：データマニピュレータ、２
１４：グラフィックエンジン、２１５：メモリインター
フェース、２１７：ＶＧＡ、２１８：書換検出／フラグ
生成回路、２１９：部分書換ラインフラグレジスタ、２
９１：受信データレジスタ、２９２：総ライン数レジス
タ（１）、２９３：総ライン数レジスタ（２）、２９
４：総画素数レジスタ（１）、２９５：総画素数レジス
タ（２）、２９６：総ライン数比較器、２９７：総画素
数比較器、２９８：ＨＳＹＮＣ制御信号生成器、２９
９：デコーダ、３０１，３０２：ＮＡＮＤゲート、３０
３：フリップフロップ、３０５：ＨＳＹＮＣ生成器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 棚橋 淳一 東京都大田区下丸子３丁目30番２号キヤ ノン株式会社内 (72)発明者 坂下 達也 東京都大田区下丸子３丁目30番２号キヤ ノン株式会社内 (72)発明者 小野 研一郎 東京都大田区下丸子３丁目30番２号キヤ ノン株式会社内 (72)発明者 島倉 正美 東京都大田区下丸子３丁目30番２号キヤ ノン株式会社内 (72)発明者 長谷川 岳都 東京都大田区下丸子３丁目30番２号キヤ ノン株式会社内 (56)参考文献 特開 平３−89389（ＪＰ，Ａ) 特開 平１−105297（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G09G 3/00 - 5/40

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の表示形態からひとつの表示形態が
    選択されて表示の行なわれる、表示状態の記憶性を有す
    る表示装置と、 表示装置が表示すべき表示形態を制御する表示制御装置
    と、 選択されている表示形態が変更されたことを検出する手
    段と、 表示形態の変更を検出することにより表示情報の転送要
    求を停止する手段と、 表示情報の転送要求を停止する期間を計測する手段と、 所定の期間か計測されたことにより表示情報の転送要求
    を再開する手段と、 を具えたことを特徴とする表示制御システム。
  2. 【請求項２】 複数の表示形態からひとつの表示形態が
    選択されて表示の行なわれる、表示状態の記憶性を有す
    る表示装置と、 選択されている表示形態を表示装置に通信する手段を具
    えた表示制御装置とを具備する表示制御システムにおい
    て、 前記表示装置は、 前記通信手段を介して受信した表示形態情報により、表
    示形態が変更されたことを検出する手段と、 表示形態の変更を検出することにより表示情報の転送要
    求を停止する手段と、 表示情報の転送要求を停止する期間を計測する手段とを
    具えたことを特徴とする表示制御システム。
  3. 【請求項３】 複数の表示形態からひとつの表示形態が
    選択されて表示の行なわれる、表示状態の記憶性を有す
    る表示装置と、 選択されている表示形態が変更されたことを検出する手
    段と、表示形態の変更を検出することにより、表示情報
    の転送要求を示す信号の出力停止を要求する命令あるい
    は信号を表示装置に通信する手段とを具えた表示制御装
    置とを具備し、 前記表示装置は、前記通信手段を介して受信した情報に
    より、表示情報の転送要求の停止、および再開を行なう
    手段を具えたことを特徴とする表示制御システム。
  4. 【請求項４】 有効表示領域の解像度が互いに異なる複
    数の表示形態による画像を表示可能な表示制御システム
    において、 水平同期信号を生成する回路を有する表示装置と、 該回路から送信された水平同期信号を受信し、該水平同
    期信号に同期した表示情報を該表示装置に出力するとと
    もに、該表示情報を格納するメモリーを有する表示制御
    装置と、 受信した表示情報の表示形態の変更に応答して、該変更
    後の表示形態による表示情報を該メモリーに格納するに
    充分な時間中、該水平同期信号が該表示制御装置に送信
    されることを妨げる手段と、 を具備することを特徴とする表示制御システム。
  5. 【請求項５】 前記水平同期信号が前記表示制御装置に
    送信されることを妨げる手段が、該表示制御装置に設け
    られていることを特徴とする請求項４記載の表示制御シ
    ステム。
  6. 【請求項６】 前記水平同期信号が前記表示制御装置に
    送信されることを妨げる手段が、前記表示装置に設けら
    れていることを特徴とする請求項４記載の表示制御シス
    テム。
  7. 【請求項７】 前記水平同期信号は２値レベルのパルス
    からなり、前記変更後の表示形態による表示情報を該メ
    モリーに格納するに充分な時間中は単一レベルのみから
    なる信号が前記表示制御装置に送信されることを特徴と
    する請求項４記載の表示制御システム。
  8. 【請求項８】 前記表示装置が表示の記憶性を有するこ
    とを特徴とする請求項４記載の表示制御システム。
  9. 【請求項９】 有効表示領域の解像度が互いに異なる表
    示形態による画像を表示可能な表示制御システムにおい
    て、 表示情報を格納するメモリを有し、かつ表示情報を生成
    する表示制御装置に送信するための水平同期信号を生成
    する回路と、 受信した表示情報の表示形態の変更に応答して、変更後
    の表示形態による表示情報を該メモリーに格納するに充
    分な時間中、前記水平同期信号の送信を停止する手段と
    を具備することを特徴とする表示制御システム。
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