JP2671547B2 - Ｃｍｏｓデイジタル集積回路 - Google Patents
Ｃｍｏｓデイジタル集積回路Info
- Publication number
- JP2671547B2 JP2671547B2 JP2047144A JP4714490A JP2671547B2 JP 2671547 B2 JP2671547 B2 JP 2671547B2 JP 2047144 A JP2047144 A JP 2047144A JP 4714490 A JP4714490 A JP 4714490A JP 2671547 B2 JP2671547 B2 JP 2671547B2
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- output
- mos transistor
- integrated circuit
- logic input
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCMOSデイジタル集積回路に関し、特に外部素
子との接続不良を検出する回路構成に関するものであ
る。
子との接続不良を検出する回路構成に関するものであ
る。
CMOSデイジタル集積回路は、一般に、動作電源電圧範
囲が広く、消費電力が少なく、かつ雑音余裕度が高い利
点を有していることから、マイクロプロセサやメモリ等
のデバイス素子として多くの機器に汎用されている。
囲が広く、消費電力が少なく、かつ雑音余裕度が高い利
点を有していることから、マイクロプロセサやメモリ等
のデバイス素子として多くの機器に汎用されている。
〔発明が解決しようとする課題〕 ところが、このような従来のCMOSデイジタル集積回路
は、論理入力端子がオープンになつた時や論理入力に中
間レベル電圧が加わつた時などの論理入力異常による不
良を検出する機能を有していないので、以下の問題点が
ある。
は、論理入力端子がオープンになつた時や論理入力に中
間レベル電圧が加わつた時などの論理入力異常による不
良を検出する機能を有していないので、以下の問題点が
ある。
１）不良原因の特定に特別な測定器が必要である。
２）基板実装後の不良素子の特定が困難である。
３）従つて検査時間が増大する。
このような問題点を解決するため、本発明のCMOSデイ
ジタル集積回路は、論理入力が供給されるゲート電極を
持った相補形である第１及び第２のMOSトランジスタ
と、これらのMOSトランジスタの出力電極の１つづつの
間に接続され貫通電流が流れると電位差を生ずる２端子
素子と、この２端子素子の両端にゲート電極と一方の出
力電極がそれぞれ接続された第３のMOSトランジスタと
を備え、第１及び第２のMOSトランジスタの残りの出力
電極はそれぞれ異なる電位に接続され、第３のMOSトラ
ンジスタの他方の出力電極は前記電位のいずれかに抵抗
を介して接続され、この第３のMOSトランジスタの出力
電極と抵抗との接続点から出力が取り出されるように構
成された論理入力異常検出回路を有している。
ジタル集積回路は、論理入力が供給されるゲート電極を
持った相補形である第１及び第２のMOSトランジスタ
と、これらのMOSトランジスタの出力電極の１つづつの
間に接続され貫通電流が流れると電位差を生ずる２端子
素子と、この２端子素子の両端にゲート電極と一方の出
力電極がそれぞれ接続された第３のMOSトランジスタと
を備え、第１及び第２のMOSトランジスタの残りの出力
電極はそれぞれ異なる電位に接続され、第３のMOSトラ
ンジスタの他方の出力電極は前記電位のいずれかに抵抗
を介して接続され、この第３のMOSトランジスタの出力
電極と抵抗との接続点から出力が取り出されるように構
成された論理入力異常検出回路を有している。
したがつて、本発明によれば、論理入力異常による不
良を容易に検出することが可能になる。
良を容易に検出することが可能になる。
次に、本発明について図面を参照して説明する。第１
図は本発明の一実施例を示す回路図である。図におい
て、外部素子と内部論理回路とを接続する入力バツフア
１の論理入力INには、図中の点線で囲まれた論理入力異
常検出回路２が接続されている。
図は本発明の一実施例を示す回路図である。図におい
て、外部素子と内部論理回路とを接続する入力バツフア
１の論理入力INには、図中の点線で囲まれた論理入力異
常検出回路２が接続されている。
ここで、この検出回路２は、Ｐ型MOSトランジスタ21
の一方の出力電極であるソースに電源電圧VDDが印加さ
れ、ゲートが入力バッファ１の論理入力INに接続されて
いる。そして他方の出力電極であるドレインは、２端子
素子である抵抗24を介してＮ型MOSトランジスタ22のド
レインに接続される。このＮ型MOSトランジスタ22のゲ
ートは、Ｐ型MOSトランジスタ21のゲートと同様に入力
バツフア１の論理入力INに接続され、そのソースはグラ
ンドGNDに接地されている。また、抵抗24の両端には各
々Ｎ型MOSトランジスタ23のゲート及びソースが接続さ
れ、そのドレインから検出回路２の出力OUTが取られて
おり、抵抗25を介して電源電圧VDDにプルアップされて
いる。
の一方の出力電極であるソースに電源電圧VDDが印加さ
れ、ゲートが入力バッファ１の論理入力INに接続されて
いる。そして他方の出力電極であるドレインは、２端子
素子である抵抗24を介してＮ型MOSトランジスタ22のド
レインに接続される。このＮ型MOSトランジスタ22のゲ
ートは、Ｐ型MOSトランジスタ21のゲートと同様に入力
バツフア１の論理入力INに接続され、そのソースはグラ
ンドGNDに接地されている。また、抵抗24の両端には各
々Ｎ型MOSトランジスタ23のゲート及びソースが接続さ
れ、そのドレインから検出回路２の出力OUTが取られて
おり、抵抗25を介して電源電圧VDDにプルアップされて
いる。
次に動作を説明する。まず、入力バツフア１の論理入
力INに「１」レベルの電位（VDD電位）が印加された
時、Ｐ型MOSトランジスタ21はオフ状態、Ｎ型MOSトラン
ジスタ22はオン状態となる。従つて抵抗24の両端に電位
差は生じないので、Ｎ型MOSトランジスタ23はオフ状態
となる。この時、検出回路２の出力OUTにはプルアップ
抵抗25によつて「１」レベルの信号が出力される。
力INに「１」レベルの電位（VDD電位）が印加された
時、Ｐ型MOSトランジスタ21はオフ状態、Ｎ型MOSトラン
ジスタ22はオン状態となる。従つて抵抗24の両端に電位
差は生じないので、Ｎ型MOSトランジスタ23はオフ状態
となる。この時、検出回路２の出力OUTにはプルアップ
抵抗25によつて「１」レベルの信号が出力される。
次に、入力バツフア１の論理入力INに「０」レベルの
電位（GND電位）が印加された時、Ｐ型MOSトランジスタ
21はオン状態、Ｎ型MOSトランジスタ22はオフ状態とな
る。この場合も抵抗24の両端に電位差は生じないため、
Ｎ型MOSトランジスタ23はオフ状態である。従つて、検
出回路２の出力OUTにはやはり「１」レベルの信号が出
力される。
電位（GND電位）が印加された時、Ｐ型MOSトランジスタ
21はオン状態、Ｎ型MOSトランジスタ22はオフ状態とな
る。この場合も抵抗24の両端に電位差は生じないため、
Ｎ型MOSトランジスタ23はオフ状態である。従つて、検
出回路２の出力OUTにはやはり「１」レベルの信号が出
力される。
一方、入力バツフア１の論理入力INに中間レベル電圧
が印加されると、Ｐ型MOSトランジスタ21とＮ型MOSトラ
ンジスタ22は共にオン状態となる。このため、電源とグ
ランドの間には貫通電流が流れ、抵抗24の両端に電位差
が生じる。これにより、Ｎ型MOSトランジスタ23のゲー
ト・ソース間電圧がスレシヨルド電圧を越えると、Ｎ型
MOSトランジスタ23はオン状態となる。その結果、検出
回路２の出力OUTには「０」レベル信号が出力される。
なお、論理入力端子がオープンになつた時も同様にして
検出できる。
が印加されると、Ｐ型MOSトランジスタ21とＮ型MOSトラ
ンジスタ22は共にオン状態となる。このため、電源とグ
ランドの間には貫通電流が流れ、抵抗24の両端に電位差
が生じる。これにより、Ｎ型MOSトランジスタ23のゲー
ト・ソース間電圧がスレシヨルド電圧を越えると、Ｎ型
MOSトランジスタ23はオン状態となる。その結果、検出
回路２の出力OUTには「０」レベル信号が出力される。
なお、論理入力端子がオープンになつた時も同様にして
検出できる。
第２図は、第１図に示した回路の実際の使用例であ
る。この例では、複数個の入力バツフア１の論理入力IN
に各々接続されている検出回路２の出力OUTをワイヤー
ド接続してレジスタ４に入力するものとなつている。
る。この例では、複数個の入力バツフア１の論理入力IN
に各々接続されている検出回路２の出力OUTをワイヤー
ド接続してレジスタ４に入力するものとなつている。
ここで、複数個の入力バツフア１の論理入力INすべて
に「１」もしくは「０」レベルの電圧が印加される時
は、レジスタ４に「１」レベル信号が保持される。一
方、複数個の入力バツフア１のどれか１つ以上の論理入
力INに中間レベル電圧が印加されると、レジスタ４に
「０」レベル信号が保持される。これによつて、レジス
タ４に保持されたデータは、論理出力OUTaを通して集積
回路外部から検出される。
に「１」もしくは「０」レベルの電圧が印加される時
は、レジスタ４に「１」レベル信号が保持される。一
方、複数個の入力バツフア１のどれか１つ以上の論理入
力INに中間レベル電圧が印加されると、レジスタ４に
「０」レベル信号が保持される。これによつて、レジス
タ４に保持されたデータは、論理出力OUTaを通して集積
回路外部から検出される。
なお、容量３は、論理入力INが「１」から「０」レベ
ル，または「０」から「１」レベルに変化する時に過渡
的に流れる貫通電流によつて検出回路２から出力される
パルス状の「０」レベル信号を除去するために付けられ
る。
ル，または「０」から「１」レベルに変化する時に過渡
的に流れる貫通電流によつて検出回路２から出力される
パルス状の「０」レベル信号を除去するために付けられ
る。
以上説明したように本発明は、論理入力端子がオープ
ンになつた時，あるいは該論理入力に中間レベル電圧が
加わつた時に流れる貫通電流を検出する機能をCMOSデイ
ジタル集積回路に持たせることにより、以下の効果があ
る。
ンになつた時，あるいは該論理入力に中間レベル電圧が
加わつた時に流れる貫通電流を検出する機能をCMOSデイ
ジタル集積回路に持たせることにより、以下の効果があ
る。
１）特別な測定器が必要ない。
２）基板実装後の不良素子の特定が容易である。
３）従つて検査時間が削減できる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示した回路の実際の使用例を示すブロツク図であ
る。 １……入力バツフア、２……検出回路、３……容量、４
……レジスタ、21……Ｐ型MOSトランジスタ、21,22……
Ｎ型MOSトランジスタ、24,25……抵抗、IN……論理入
力、OUT……検出回路出力、OUTa……論理出力。
図に示した回路の実際の使用例を示すブロツク図であ
る。 １……入力バツフア、２……検出回路、３……容量、４
……レジスタ、21……Ｐ型MOSトランジスタ、21,22……
Ｎ型MOSトランジスタ、24,25……抵抗、IN……論理入
力、OUT……検出回路出力、OUTa……論理出力。
Claims (1)
- 【請求項１】論理入力が供給される入力バッファを有す
るCMOSデイジタル集積回路において、 前記論理入力が供給されるゲート電極を持った相補形で
ある第１及び第２のMOSトランジスタと、 これらのMOSトランジスタの出力電極の１つづつの間に
接続され、貫通電流が流れると電位差を生ずる２端子素
子と、 この２端子素子の両端に、ゲート電極と一方の出力電極
がそれぞれ接続された第３のMOSトランジスタとを備
え、 前記第１及び第２のMOSトランジスタの残りの出力電極
はそれぞれ異なる電位に接続され、 前記第３のMOSトランジスタの他方の出力電極は前記電
位のいずれかに抵抗を介して接続され、 この第３のMOSトランジスタの出力電極と抵抗との接続
点から出力が取り出されるように構成された論理入力異
常検出回路を有することを特徴とするCMOSデイジタル集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047144A JP2671547B2 (ja) | 1990-03-01 | 1990-03-01 | Ｃｍｏｓデイジタル集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047144A JP2671547B2 (ja) | 1990-03-01 | 1990-03-01 | Ｃｍｏｓデイジタル集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03252150A JPH03252150A (ja) | 1991-11-11 |
| JP2671547B2 true JP2671547B2 (ja) | 1997-10-29 |
Family
ID=12766910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2047144A Expired - Lifetime JP2671547B2 (ja) | 1990-03-01 | 1990-03-01 | Ｃｍｏｓデイジタル集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671547B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61234621A (ja) * | 1985-04-10 | 1986-10-18 | Nec Corp | Ｃｍｏｓレベル検出回路 |
-
1990
- 1990-03-01 JP JP2047144A patent/JP2671547B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03252150A (ja) | 1991-11-11 |
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