JP2701780B2

JP2701780B2 - 半導体集積回路

Info

Publication number: JP2701780B2
Application number: JP7073110A
Authority: JP
Inventors: 真吾山本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-03-30
Filing date: 1995-03-30
Publication date: 1998-01-21
Anticipated expiration: 2013-01-21
Also published as: JPH08271586A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路に関し、
特に電圧比較回路を用いた高速入力バッファを備えて構
成される半導体集積回路に関する。

【０００２】

【従来の技術】従来の、この種の半導体集積回路におけ
る入力バッファの回路図を図３（ａ）および（ｂ）に示
す。図３（ａ）に示される従来例に含まれる入力バッフ
ァは、基準電圧端子５７、入力端子５８および出力端子
５９に対応して、電圧比較回路９および基準電圧源１０
により構成されており、入力端子５８より入力される入
力信号の電位が、基準電圧端子５７より入力される基準
電圧の電位よりも高い場合には、出力端子５９からは
“Ｈ”レベルの信号が出力され、また、入力端子５８よ
り入力される入力信号の電位が、基準電圧端子５７より
入力される基準電圧の電位よりも低い場合には、出力端
子５９からは“Ｌ”レベルの信号が出力されて、それぞ
れ当該半導体集積回路に含まれる内部回路（図示されな
い）に入力される。この場合に、半導体集積回路の高速
化とともに、当該入力バッファに対しても高速化が要求
されており、この高速化に伴ない、入力バッファに対す
る入力信号の電圧レベルは低レベルに抑制されている。

【０００３】この低レベルの小振幅の入力信号を処理す
るために、入力バッファとしては、図４（ａ）に示され
るように、差動入力回路を用いた電圧比較回路を備えて
構成されており、当該電圧比較回路９は、基準電圧端子
５７、入力端子５８、出力端子５９、電源端子６０およ
び接地端子６１に対応して、定電流源１３、ＰＭＯＳト
ランジスタ１４、１５およびＮＭＯＳトランジスタ１
６、１７を含む差動入力回路と、定電流源１８、ＮＭＯ
Ｓトランジスタ２０およびバッファ１９を含む出力回路
とを備えて構成される。図４（ａ）においては、当該差
動入力回路には定電流源１３が直列に接続されており、
動作時においては常時定電流源１３に対応する定電流が
流れている。

【０００４】また、図３（ｂ）に示される他の従来例に
おける入力バッファは、基準電圧端子６２、入力端子６
３、パワーセーブ端子６４および出力端子６５に対応し
て、電圧比較回路１１および基準電圧源１２により構成
されており、電圧比較回路１１に対しては、パワーセー
ブ端子６４が接続されている。正常動作状態において
は、前述の従来例における入力バッファの場合と同様
に、入力端子６３より入力される入力信号の電位が、基
準電圧端子６２より入力される基準電圧の電位よりも高
い場合には、出力端子６５からは“Ｈ”レベルの信号が
出力され、また、入力端子６３より入力される入力信号
の電位が、基準電圧端子６２より入力される基準電圧の
電位よりも低い場合には、出力端子６５からは“Ｌ”レ
ベルの信号が出力されて、半導体集積回路の内部回路に
入力されている。なお、本従来例においては、消費電流
抑制を目的として、非動作時においては、パワーセーブ
端子６４より入力される制御信号により、当該電圧比較
回路１１における定電流源による電流が遮断されるよう
に回路構成されている。

【０００５】本従来例においても、入力バッファの高速
化に伴ない、入力バッファに対する入力信号の電圧レベ
ルは低レベルに抑制されており、小振幅の入力信号を処
理するために、本従来例における入力バッファとして
は、図４（ｂ）に示されるように、パワーセーブ端子６
４を有する差動入力回路を用いた電圧比較回路として構
成されており、当該電圧比較回路１１は、基準電圧端子
６２、入力端子６３、パワーセーブ端子６４、出力端子
６５、電源端子６６および接地端子６７に対応して、定
電流源２１、ＰＭＯＳトランジスタ２２〜２４およびＮ
ＭＯＳトランジスタ２５、２６を含む差動入力回路と、
定電流源２７、ＰＭＯＳトランジスタ２８、ＮＭＯＳト
ランジスタ２９およびバッファ３０を含む出力回路とを
備えて構成される。図４（ｂ）に示されるように、差動
入力回路および出力回路には、それぞれ電流経路を遮断
する機能を有するＰＭＯＳトランジスタ２２および２８
が設けられており、パワーセーブ端子６４より入力され
る制御信号により、そのオン・オフが制御されている。
これにより、一時的に、これらの差動入力回路および出
力回路における定常電流を停止させることが可能とな
る。但し、定常電流をストップした場合には、入力バッ
ファとしての機能も停止される。

【０００６】

【発明が解決しようとする課題】一般に、半導体集積回
路の集積度の飛躍的な向上に伴ない、回路規模が数百万
ゲートにも及ぶ大規模半導体集積回路の場合には、当該
半導体集積回路の不良検出を行うためには極めて大きな
テストパターンが必要となる。例えば、ゲート数がｎ倍
の規模になると、そのテストパターンとしてはｎ₂倍の
規模のものが必要になると云われている。

【０００７】その中で、ＣＭＯＳタイプの半導体集積回
路の場合には、定電流源などにより意図的に電流を流さ
ない限り、静的には殆ど電源電流が半導体集積回路内に
流入しない。一般には、その際の静的電流は数μＡ程度
である。しかしながら、製造上の不具合により半導体集
積回路内に欠陥が生じると、当該半導体集積回路内に電
流が流入するようになる。従って、半導体集積回路にお
ける静的電流を測定することにより、当該半導体集積回
路の製造上の不具合を発見することができる。その際、
半導体集積回路に対する入力信号の形態を種々に変化さ
せて、これにより半導体集積回路内に異なる内部動作状
態を作りだし、複数回にわたり静的電流を測定すること
により、上述のような大きいテストパターンを用いるこ
となく、半導体集積回路内の不具合を検出することが可
能となる。

【０００８】このような半導体集積回路における不具合
検出の実情に対して、上述した従来の電圧比較回路を用
いた高速入力バッファを含む半導体集積回路において
は、当該入力バッファの電圧比較回路内に定電流源が設
けられており、動作時においては定常的に電流が流れて
おり、その電流値は数ｍＡ程度である。この入力バッフ
ァを含む従来の半導体集積回路の静的電流を測定して、
当該半導体集積回路の不合具検出のための試験を行う場
合には、前記定電流源による定常電流分だけ電流の規格
を緩和することが必要となる。即ち、静的電流測定時に
は、本来は数μＡ程度であるべき電流規格が上述のよう
に数ｍＡ程度とならざるを得ず、微小な不具合を検出す
ることができなくなるという欠点がある。

【０００９】また、パワーセーブ端子を設けて、定常電
流を停止することができる電圧比較回路を用いた入力バ
ッファを含む半導体集積回路の場合には、パワーセーブ
端子に入力される制御信号により、前記電圧比較回路に
流れる定常電流が流れないようにすることはできるが、
その場合には、当該電圧比較回路が動作しない状態とな
っており、入力信号の形態を変化させて半導体集積回路
内の内部回路に異なる内部動作状態を作りだして静的電
流を測定することが不可能となって、半導体集積回路内
の不具合を検出することができないという欠点がある。

【００１０】

【課題を解決するための手段】本発明の半導体集積回路
は、外部からの入力信号の電圧と所定の基準電圧とを比
較して“Ｈ”レベルまたは“Ｌ”レベルの信号を出力す
る動作機能を有し、所定のテスト制御信号により動作機
能のオン・オフを制御される電圧比較回路と、前記外部
からの入力信号に対する入力バッファとして機能する補
助入力バッファと前記テスト制御信号のレベルを反転し
て出力するインバータと、前記電圧比較回路の出力信号
を入力し、前記インバータの出力信号により動作機能の
オン・オフを制御されて、動作機能オンの時点におい
て、入力される前記出力信号を所定の内部回路に出力す
るように機能する第１の３ステートバッファと、前記補
助入力バッファの出力信号を入力し、前記テスト制御信
号により動作機能のオン・オフを制御されて、動作機能
オンの時点において、入力される前記出力信号を前記内
部回路に出力するように機能する第２の３ステートバッ
ファと、を少なくとも備えて構成される入力バッファ
を、入力回路手段として備えることを特徴としている。

【００１１】なお、前記補助入力バッファは、ソースが
電源側に接続され、ゲートが入力側に接続されて、ドレ
インが出力側に接続されるＰＭＯＳトランジスタと、ド
レインが前記出力側に接続され、ゲートが前記入力側に
接続されて、ソースが低電位側に接続されるＮＭＯＳト
ランジスタとを備えるＣＭＯＳレベル入力バッファとし
て構成してもよい。

【００１２】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１３】図１は本発明の一実施例に含まれる入力バ
ッファの構成を示すブロック図である。図１に示される
ように、本実施例における入力バッファは、基準電圧端
子５１、入力端子５２、テスト制御端子５３および出力
端子５４に対応して、電圧比較回路１と、ＣＭＯＳレベ
ル入力バッファ２と、３ステートバッファ３および５
と、インバータ４と、基準電圧源６とを備えて構成され
る。なお、本実施例における入力バッファの電圧比較回
路１は、前述の図４（ｂ）に示される電圧比較回路と同
様に構成される。また、図２は、ＣＭＯＳレベル入力バ
ッファ２の内部構成例を示す回路図であり、入力端子５
５および出力端子５６に対応して、ＰＭＯＳトランジス
タ７およびＮＭＯＳトランジスタ８により構成される。

【００１４】図１において、テスト制御端子５３より入
力される制御信号が“Ｌ”レベルで入力される場合に
は、電圧比較回路１に含まれる定電流源が稼働状態とな
り、入力端子５２より入力される入力信号の電位は、基
準電圧端子５１より入力される基準電源６より印加され
る基準電圧の電位と比較される。入力端子５２より入力
される入力信号の電位が、基準電圧端子５１より入力さ
れる基準電圧の電位よりも高い場合には、電圧比較回路
１からは“Ｈ”レベルの信号が出力され、また、入力端
子５２より入力される入力信号の電位が、基準電圧端子
５１より入力される基準電圧の電位よりも低い場合に
は、電圧比較回路１からは“Ｌ”レベルの信号が出力さ
れて、それぞれ３ステートバッファ３に入力される。３
ステートバッファ３は、テスト制御端子５３より入力さ
れる“Ｌ”レベルの制御信号が、インバータ４により反
転されて“Ｈ”レベルの制御信号として入力されてお
り、オンの状態となっている。従って、電圧比較回路１
の“Ｈ”レベルまたは“Ｌ”レベルの出力信号は、当該
３ステートバッファ３を経由して出力端子５４に出力さ
れ、半導体集積回路の内部回路（図示されない）に入力
される。また、前記入力信号はＣＭＯＳレベル入力バッ
ファ２にも入力されており、当該ＣＭＯＳレベル入力バ
ッファ２を介して３ステートバッファ５に入力されてい
る。しかしながら、３ステートバッファ５の制御端子に
は、テスト制御端子５３に入力される“Ｌ”レベルの制
御信号が入力されており、当該３ステートバッファ５は
オフの状態となっているため、前記入力信号が出力端子
５４に出力されることはない。

【００１５】また、テスト制御端子５３に“Ｈ”レベル
の制御信号が入力される場合には、電圧比較回路１にお
いては定電流源による電流がオフとなり、３ステートバ
ッファ３もオフの状態となる。従って、この場合には入
力端子５２より入力される入力信号の電位は、基準電圧
端子５１より入力される基準電源６より印加される基準
電圧の電位と比較されることはなく、３ステートバッフ
ァ３からも信号は出力されない。一方、３ステートバッ
ファ５はオンの状態となり、入力端子５２より入力され
る入力信号は、ＣＭＯＳレベル入力バッファ２および３
ステートバッファ５を経由して出力端子５４に出力さ
れ、半導体集積回路の内部回路（図示されない）に入力
される。

【００１６】本実施例における入力バッファの正常動作
時においては、テスト制御端子５３に入力される制御信
号は“Ｌ”レベルに設定されており、電圧比較回路１を
含む入力バッファは、小振幅の入力信号に対応する高速
入力バッファとして機能するように設定される。また、
本実施例における入力バッファのテスト時においては、
テスト制御端子５３に入力される制御信号は“Ｈ”レベ
ルに設定されて、電圧比較回路１に流れる電流が遮断さ
れ、ＣＭＯＳレベル入力バッファ２による入力バッファ
として機能するようになる。しかも、このＣＭＯＳレベ
ル入力バッファ２は、図２に示されるように構成されて
おり、その静的電流が流れないような回路構成となって
いる。従って、半導体集積回路の不具合を検出するため
に、半導体集積回路の内部状態を変えて静的電流を測定
する際には、テスト制御信号を“Ｈ”レベルに設定して
当該入力バッファの電圧比較回路の電流を零にしながら
も、入力バッファ自体は、ＣＭＯＳレベル入力バッファ
２による入力バッファとして動作させることが可能とな
り、このＣＭＯＳレベル入力バッファ２を介して半導体
集積回路内部の不具合検出の測定を行うことができる。
これにより、静的電流の測定時には電圧比較回路１の電
流を零にし、且つ静的電流の流れないＣＭＯＳレベル入
力バッファ２を介することにより、入力バッファの正常
動作時における余分の電流を排除して、より精度の高い
電流測定を行うことができる。

【００１７】なお、本実施例の正常動作時と静的電流測
定時においては、それぞれ入力信号レベルが異なっては
いるが、半導体集積回路を試験する際に用いられる半導
体検査装置においては、自由に試験用の信号レベルを設
定することができるので、上記の静的電流測定による試
験には支障がない。

【００１８】

【発明の効果】以上説明したように、本発明は、電圧比
較回路を用いた入力バッファを含む半導体集積回路に適
用されて、当該半導体集積回路内部の不具合検出に際し
て、前記入力バッファに流れる余分の電流を排除するこ
とにより、前記不具合検出のための静的電流測定精度を
向上させることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例における入力バッファの構成
を示すブロック図である。

【図２】本実施例におけるＣＭＯＳレベル入力バッファ
の構成を示す回路図である。

【図３】従来例における入力バッファの構成を示すブロ
ック図である。

【図４】電圧比較回路例の構成を示す回路図である。

【符号の説明】

１、９、１１電圧比較回路２ＣＭＯＳレベル入力バッファ３、５３ステートバッファ４インバータ６、１０、１２基準電圧源７ＰＭＯＳトランジスタ８ＮＭＯＳトランジスタ１３、１８、２１、２７定電流源１４、１５、２２〜２４、２８ＰＭＯＳトランジス
タ１６、１７、２０、２５、２６、２９ＮＭＯＳトラ
ンジスタ

Claims

(57)【特許請求の範囲】

【請求項１】外部からの入力信号の電圧と所定の基準
電圧とを比較して“Ｈ”レベルまたは“Ｌ”レベルの信
号を出力する動作機能を有し、所定のテスト制御信号に
より動作機能のオン・オフを制御される電圧比較回路
と、前記外部からの入力信号に対する入力バッファとして機
能する補助入力バッファと前記テスト制御信号のレベル
を反転して出力するインバータと、前記電圧比較回路の出力信号を入力し、前記インバータ
の出力信号により動作機能のオン・オフを制御されて、
動作機能オンの時点において、入力される前記出力信号
を所定の内部回路に出力するように機能する第１の３ス
テートバッファと、前記補助入力バッファの出力信号を入力し、前記テスト
制御信号により動作機能のオン・オフを制御されて、動
作機能オンの時点において、入力される前記出力信号を
前記内部回路に出力するように機能する第２の３ステー
トバッファと、を少なくとも備えて構成される入力バッファを、入力回
路手段として備えることを特徴とする半導体集積回路。
【請求項２】前記補助入力バッファが、ソースが電源
側に接続され、ゲートが入力側に接続されて、ドレイン
が出力側に接続されるＰＭＯＳトランジスタと、ドレイ
ンが前記出力側に接続され、ゲートが前記入力側に接続
されて、ソースが低電位側に接続されるＮＭＯＳトラン
ジスタとを備えるＣＭＯＳレベル入力バッファとして構
成されることを特徴とする請求項１記載の半導体集積回
路。