JP2500048B2 - ＢｉＣＭＯＳ集積回路及びＩＤＤ試験方法 - Google Patents

ＢｉＣＭＯＳ集積回路及びＩＤＤ試験方法

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JP2500048B2
JP2500048B2 JP5159293A JP15929393A JP2500048B2 JP 2500048 B2 JP2500048 B2 JP 2500048B2 JP 5159293 A JP5159293 A JP 5159293A JP 15929393 A JP15929393 A JP 15929393A JP 2500048 B2 JP2500048 B2 JP 2500048B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はBiCMOS集積回路(IC)の試
験に関し、特に試験に先立ち待機電流の大きいブック(b
ook)を論理回路から分離することによってBiCMOS論理回
路の正確なIDD試験を容易に行なえるようにする試験検
出/遮断回路に関するものである。この技術はBiCMOS・I
Cの論理回路及びバイポーラ回路の両方に共通の電源レ
ールによって動作電圧VDDが供給されている場合に使用
する。
【０００２】
【従来の技術及び解決しようとする課題】半導体の製造
においては、集積回路の製作時には前試験により、製作
後は最終試験によりそれぞれ集積回路を試験し、その欠
陥をより確実に検出できるようにしている。しかし、集
積の度合及び集積回路の複雑さが高まるにつれて、試験
に利用できる外部接続の数が充分でなくなるため、複雑
な集積回路を試験することが困難になってきてきる。
【０００３】ある種の試験ではBiCMOS論理回路をバイポ
ーラ回路から分離することが必要であり、そのためにBi
CMOS・ICの試験が複雑なものになっている。また、複数
のバイポーラ回路パスが電源電圧VDD及び中間の電源電
圧VTTの間に接続されている場合もある(VDD〉VTT〉GN
D；今日のBiCMOSでは、一般にVDDは3.6V、VTTは1.5Vで
ある)。さらに利用できる接続の数に制限があるため、B
iCMOSでは電源電圧VDD及びグランドの間に、CMOS論理回
路がバイポーラ回路と並列に接続されている場合があ
る。このバイポーラ回路(ECL・I/O回路)には、一般に大
きい待機電流が流れる。
【０００４】半導体の製作における試験としてよく知ら
れているのはIDD試験即ちIDD電流試験である。この試験
は電源電圧VDD及びグランド電位GNDの間の零入力電流(q
uiescent current)を測定するものであり、従来よりCMO
S及びBiCMOS論理部品のAC,DCならびに信頼性に関する初
期の欠陥を見つけるために用いられている。IDD電流の
試験測定については工業的な標準が確立しており、種々
の公開文献に試験方法が記述されている。この試験は基
本的にBiCMOS論理回路を通じて流れる漏れ電流を測定し
ようとするものである。この漏れ電流の値はチップの品
質を表すものと考えられ、漏れ電流が小さいほどチップ
の品質が高いことになる。
【０００５】BiCMOSでは、バイポーラ回路の電源が分離
されている場合、IDD試験は従来よりサイクルごとにま
たパターンごとに行なわれている。なお電源が分離され
ているというのは、論理回路及びバイポーラ回路に対し
て電源電圧VDDを別々に供給するため、電源レールが分
離されているということである。論理回路を通じて流れ
る漏れ電流は電源レールが分離されている場合、明かに
バイポーラ回路を流れる待機電流(通常少なくとも漏れ
電流より大きい)から分離されている。この構成では、
バイポーラ回路に電源を供給する電源レールの電源電圧
VDDを除去することによって分離を確実なものにするこ
とができる。しかし、集積回路はますます複雑になって
きているため、多くのBiCMOSでは、バイポーラ回路パス
及び内部論理回路に電源電圧VDDを供給するために同一
のピンを用いることが必要となっている。
【０００６】また、半導体チップにおいては一般にバイ
ポーラ回路のバイアス電流は上述のようにBiCMOS論理回
路の漏れ電流よりかなり大きい(例えばBiCMOS論理回路
のIDD電流は一般にマイクロ・アンペアのオーダーであ
り、一方バイポーラ回路のバイアス電流はミリ・アンペ
アのオーダーである)。電源供給が共通化されている場
合には、バイポーラ回路に関連するI/Oから大きい電流
が流出するため、IDD試験の際BiCMOS論理回路(バイポー
ラ回路に並列に接続されている)の低レベルのIDD零入力
電流を検出することは困難である。従って、正確な試験
のためには、バイポーラ回路パスをそれに並列に接続さ
れたBiCMOS論理回路から分離することが必要である。
【０００７】この問題を解決する一つの試みが特開昭63
−186462号公報(“半導体集積回路”)に記述されてい
る。この特許のBiCMOS集積回路では、バイポーラ回路部
に対する電源電流を遮断するスイッチ回路を設け、試験
の際にCMOS回路の電源電流だけを測定できるようにして
いる。即ち、MOSFETスイッチ回路が専用の試験端子に印
加した電圧により作動するようになっている。この試験
端子に適切な電圧を印加することによってバイポーラ回
路のスイッチングが行なわれる。即ち、電源電流がBiCM
OS・ICのCMOS回路部のみを流れるようになる。しかし、
この方法の欠点はCMOS論理回路を分離するために専用の
端子(即ち試験端子)を追加しなければならないとい点に
ある。
【０００８】従って、半導体の製造において、電源電圧
VDD及びグランド電位GNDの間にBiCMOS論理回路と並列に
バイポーラ回路が接続されている場合、バイポーラ回路
を流れる電流IDDを遮断する手段が必要とされている。
このような選択的な分離によって試験用の端子を追加す
ることなくBiCMOS集積回路において有意義なIDD試験を
行なうことが可能となる。
【０００９】
【課題を解決するための手段】要約すると、本発明はBi
CMOS集積回路の試験を容易に行なえるようにする試験検
出/遮断回路を提供するものである。BiCMOS集積回路は
単一の第1の電源レールが供給する回路動作電圧VDD及び
第2の電源レールが供給する中間の電圧VTT(VDD〉VTT)を
有している。この集積回路は第1の電源レールが供給す
る電圧VDD及びグランド電位GNDの間に接続された論理回
路部を含み、さらに複数の電流パスを有するバイポーラ
・トランジスタ回路を含んでいる。これら複数の電流パ
スの少なくとも一つは第1の電源レールが供給する電圧V
DD及びグランド電位GNとの間に論理回路部と並列に接続
されている。また、バイポーラ・トランジスタ回路の複
数の電流パスの少なくとも一つは第1の電源レールが供
給する電圧VDD及び第2の電源レールが供給する中間の電
圧VTTの間に接続されている。試験検出/遮断回路はBiCM
OS集積回路において所定の試験条件が成立したことを検
出し、その検出結果にもとづいて試験検出信号を発生す
る検出回路を含んでいる。一方、遮断回路はこの試験検
出信号を受け、第1の電源レールが供給する電圧VDD及び
グランド電位GNDの間に接続されたバイポーラ・トラン
ジスタ回路の電流パスを開放する。その結果、バイポー
ラ・トランジスタ回路の電流パスを通じてバイアス電流
が流れなくなり、BiCMOS論理回路の試験を容易に行なえ
るようになる。
【００１０】本発明はまたBiCMOS論理回路のIDD試験を
容易に行なえるようにする試験検出/バイポーラ回路遮
断回路を備えたBiCMOS集積回路を提供する。この集積回
路はBiCMOS集積回路に回路動作電圧VDDを供給する第1の
電源入力を含んでいる。第1の電源入力が供給する電圧V
DD及びグランド電位GNDの間には電界効果トランジスタ
回路が接続されている。また、複数の電流パスを有する
バイポーラ・トランジスタ回路が電界効果トランジスタ
回路と並列に第1の電源入力が供給する電圧VDD及びグラ
ンド電位GNDの間に接続されている。第2の電源入力によ
り、中間の回路電圧VTT(VDD〉VTT〉GND)が第1の電源入
力が供給する電圧VDD及び第2の電源入力が供給する電圧
VTTの間に接続されたバイポーラ・トランジスタ回路の
一部に供給されるようになっている。最後に、BiCMOS集
積回路において所定の試験条件が成立したことを検出す
るための検出/遮断回路が設けられている。所定の試験
条件の成立が検出されると、遮断回路は第1の電源入力
が供給する電圧VDD及びグランド電位GNDの間に接続され
たバイポーラ・トランジスタ回路の電流パスを開放し、
その結果電流パスの待機電流が流れなくなり、BiCMOS論
理回路のIDD試験を容易に行なえるようになる。
【００１１】本発明はさらにIDD試験のためにBiCMOS集
積回路の選択された部分を分離する方法を提供する。集
積回路は論理トランジスタ回路及びI/Oトランジスタ回
路を含んでいる。論理トランジスタ回路及びI/Oトラン
ジスタ回路の第1の部分は並列に回路動作電源電圧VDD及
びグランド電位GNDの間に接続されている。I/Oトランジ
スタ回路の第2の部分は電源電圧VDD及び第2の中間電源
電圧VTT(VDD〉VTT)の間に接続されている。この方法で
は、回路動作電源電圧VDD及び中間電源電圧VTTの電圧差
を減少させて、それらの間に接続されているI/Oトラン
ジスタ回路の第2の部分をディスエーブルし、電源電圧V
DD及び電源電圧VTTの間の所定の最小スレッシュホール
ド電圧差を検出し、それに自動的に応答して電圧差が所
定の最小スレッシュホールド電圧差以下の場合、電源電
圧VDD及びグランド電位GNDの間に接続されたI/Oトラン
ジスタ回路の第1の部分をディスエーブルする。その結
果、論理トランジスタ回路の試験をI/Oトランジスタ回
路の部分とは独立に容易に行なうことができる。
【００１２】要約すると、本発明はBiCMOSデバイスのた
めの優れたIDD試験検出/遮断技術を提供するものであ
る。この試験検出/遮断技術により、チップがCMOS論理
回路及びバイポーラ回路パス(例えばECL・I/O)に共通の
電源レールを有する場合、チップに対して有意義なIDD
試験を行なえ、試験の性能を高めることができる。この
革新的な技術によりチップの信頼性及び歩留りを向上さ
せることができ、しかも検出/遮断回路はI/Oセル内に配
置でき、チップ・イメージの設計変更はわずかであるた
めこの技術の実施に必要なコストは非常に小さい。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
詳しく説明する。なお同一或いは同様の要素に対して
は、すべての図面を通じて同一の符号を付した。
【００１４】図1にCMOS論理回路12及びバイポーラ回路
パス14を含むBiCMOS回路10の概要を示す。CMOS論理回路
12及びバイポーラ回路パス14の第1回路パス15は共通レ
ールが供給する電源電圧VDD(例えば3.6V)及びグランド
電位GNDの間に並列に接続されている。さらに論理回路1
2と並列の第1回路パス15に加えて、バイポーラ回路パス
14を通る第2回路パス15が電源電圧VDD及び中間の電源電
圧VTT(例えば1.5V)の間に接続されている。電圧VTTは通
常基準電圧となっている(例えばこの電圧はECLドライバ
がスイッチする値となっている)。従って、電圧VDDを供
給するための一本の電源レール及び電圧VTTを供給する
ためのもう一本の電源レールが用いられている。I/O接
続ピンは今日の集積回路の設計においては一般に貴重な
ものとなっている。
【００１５】論理回路12及び回路パス14は電源(VDD)が
共通しているので、電流はCMOS論理回路12を通じて流れ
るIL及びバイポーラ回路パス14を通じて流れるIBPに分
かれて電源VDDからグランに流れる。上述のように、IDD
試験は電源VDD及びグランドの間のチップ論理回路を通
じて流れる零入力電流を測定しようとするものである。
従って、試験を容易に行なえるようにするためには、試
験の際、バイポーラ回路パス14を通じて流れる電流は遮
断することが望ましい。これはBiCMOS論理回路(即ち集
積回路10のCMOS論理回路12)を流れる微弱電流がパス14
の電流によりマスクされないようにするためである(電
流はVDD電源レールで測定するものとする)。
【００１６】本発明の一実施例である改良したBiCMOS回
路10′を図2に示す。回路10′はCMOS論理回路12及びバ
イポーラ回路パス/パス・ゲート14′を含んでいる。こ
こでも、論理回路12及び回路パス/パス・ゲート14′はV
DD電源レールを共有していおり、VDD電源レール及びグ
ランドの間に流れる電流は論理回路電流IL及びバイポー
ラ回路電流IBPの和となっている。本発明にもとづき、I
DD試験検出/遮断回路20がBiCMOS回路10′の電源電圧
VDD，VTTを入力として受けるように接続されている。回
路20の出力はコンプリメンタリ信号PF，NF(即ちこの実
施例では)となっており、それらの一方または両方が回
路パス/パス・ゲート14′の適当なパスに帰還するよう
になっている。信号PF，NFは回路パス/パス・ゲート1
4′内のパス・ゲート(図5、図6参照)で用いられ、これ
らの信号によりIDD試験の際、VDD電源及びグランドの間
に接続された上記バイポーラ回路パス即ち第1回路パス/
パス・ゲート15'が一時的にオフされる。
【００１７】検出/遮断回路20について詳しく説明する
前に、図3を参照して本発明による処理の一例について
概要を説明する。BiCMOS回路のIDD試験が起動されると
(ステップ30)、中間電源電圧VTTを電源電圧VDDにほぼ等
しいまで上昇させる(ステップ32)。電圧VTTはIDD試験が
起動されたとき(或いは試験に先だって)、手動で上昇さ
せてもよく或いはIDD試験起動時にプログラム制御によ
って自動的に変化させてもよい。
【００１８】中間レベルの電圧VTTが電源電圧VDDにほぼ
等しくなったとき(ステップ34)、VDD電源及びVTT電源の
間に接続されたバイポーラ回路パス即ち第2回路パス17
は自動的にオフされる(即ちバイポーラ回路パスに加わ
る電圧が等しくなるので、パスを流れる電流は停止す
る)。(ここでほぼ等しいとは電圧VDD及びVTTの差が所定
のスレッシュホールドV-testより小さいことを意味し、
V-testはBiCMOS技術の対応するスレッシュホールド電圧
より低い電圧である。即ちV-testはVDD電源からVTT電源
に流れるバイポーラ電流を論理回路のIDD試験の測定を
無効としない程度の値まで減少させるのに充分に小さい
値の電圧(例えば0.1V)である。) これと同時に、VDD電
源及びグランドGNDの間に接続されたバイポーラ回路パ
スに対する印加電圧を遮断する動作が行なわれる(ステ
ップ36)。なお上述のように上記2つの電圧がほぼ等しい
状態にある間は上記バイポーラ回路パスに対する印加電
圧は遮断されたままとなる。
【００１９】IDD試験(ステップ37)が終了すると、電圧V
TTは通常の中間レベルに戻され、それと同時にVDD電源
−GND間のバイポーラ回路パス即ち第1回路パス/パス・
ゲート15'及びVDD電源−VTT電源間のバイポーラ回路パ
ス即ち第2回路パス17に対する電圧遮断が解消される(ス
テップ38)。
【００２０】VDD電源−VTT電源間に接続された第2バイ
ポーラ回路パス17を流れる電流の遮断は電源電圧VTTを
電源電圧VDDにほぼ等しいレベルにまで単に上昇させる
ことで達成される。電源電圧VDD及びグランド間に接続
された第1バイポーラ回路パス/パス・ゲート15'を流れ
る電流の遮断は本発明にもとづき図2の試験検出/遮断回
路20が発生する信号PF及びNFの内の一方または両方を用
いて達成される。
【００２１】検出/遮断回路20の詳細な一例を図4に示
す。この例では、回路20はコンプリメンタリ金属酸化物
半導体(CMOS)回路を含み、CMOS回路は図において対角線
を記入した長方形及びそれに近接するゲート電極である
制御素子によって示すＰチャネル電界効果トランジスタ
(PFET)を有し、そして対角線を記入しない長方形及びそ
れに近接するゲート電極である制御素子によって示すN
チャネル電解効果トランジスタ(NFET)を有している。
【００２２】第1のPFET T1はそのソースSはVDD電源に接
続され、ドレインDは第1のNFET T2のドレインDに接続さ
れている。PFET T1は中間電源電圧VTTによってゲートが
かけられている。NFET T2はそのソースSはグランドに接
続され、ゲートGはVDD電源に接続されている。これら第
1のFETのドレインは共に第2のNFET T4のゲートに接続さ
れ、このNFETのソースはグランドにドレインDは第2のPF
ET T3のドレインDに接続されている。これら第2のFETの
ドレインは互いに接続され、第1の出力ノードを形成し
ている。PFET T3はPFET T1のようにソースSはVDD電源に
接続され、ゲートはグランドに接続されている。回路20
の第1の出力即ち信号PFはNFET T4及びPFET T3の共通接
続点である第1の出力ノードから取り出される。
【００２３】コンプリメンタリ出力信号NFは信号PFをPF
ET T5及びNFET T6から成るインバータ回路を通すことに
よって得られる。図のように、信号PFはPFET T5及びNFE
T T6の両方のゲートに入力され、その結果これらのデバ
イスは同一の信号によってゲートがかけられる。PFET T
5のソースSはVDD電源に接続され、PFET T5及びNFET T6
のドレインDは互いに接続されて第2の出力ノードを形成
している。NFET T6のソースSはグランドに接続されてい
る。コンプリメンタリ信号NFはPFET T5及びNFETT6の共
通接続ドレイン即ち第2の出力ノードから得られる。
【００２４】次に動作を説明する。IDD試験は中間電源
電圧VTTを電源電圧VDDにほぼ等しいレベルにまで上昇さ
せることによって開始する。そうすることによってVDD
電源−VTT電源間に接続されたバイポーラ回路パス17は
自動的に遮断され、それらのパスに電流は流れなくな
る。バイポーラ回路14′内の他のパス15'はVDD電源−グ
ランド間に接続されているものとすると、それらはIDD
試験状態の検出と同時に回路20により能動的にオフされ
る。IDDスイッチ回路20の真理値表を表1に示す。
【００２５】
【表１】
【００２６】パス・ゲート遮断スイッチとしては種々の
ものを用いることができる。例えば、図5に示す第1のパ
ス・ゲート遮断スイッチは回路20が生成する信号PFによ
ってゲートGが制御されるPFET T10から成る。PFET T10
のソースSはVDD電源に接続され、ドレインはバイポーラ
回路パス22の正の電源入力に接続されている。パス22は
バイポーラ回路14′内の一つのパスから成る。パス22の
出力はグランドに接続されている。従って、信号PFがハ
イレベルのときは、即ちIDD試験状態のときは(この状態
は回路20に与えられる電圧VDD，VTTが等しいことによっ
て検出される(図2，4))、パス・ゲートT10はオフしてV
DD電源−グランド間のパスが開放され、この特定のバイ
ポーラ回路パス22を流れるいかなるバイアス電流も遮断
される。信号PFがローレベルのときはPFET T10は基本的
に短絡状態となる。
【００２７】本発明によるパス・ゲート遮断スイッチの
他の例を図6に示す。この遮断スイッチはNFET T11を備
え、そのゲートGは回路20からのコンプリメンタリ信号N
Fによって制御される。(試験検出/遮断回路20(図4)がID
D試験状態を検出しているとき、信号NFはローレベルで
ある。) NFET T11はそのドレインD及びソースSを通じ
てバイポーラ回路パス24の負の戻り端子及びグランドの
間に接続されている。バイポーラ回路パス24の入力はV
DD電源に接続されている。従って、試験検出/遮断回路2
0がIDD試験状態を識別すると、ローレベルのNF信号を発
生し、遮断スイッチに供給するのでNFET T11はオフとな
り、パス24のグランドに対する接続を開放する。信号NF
がハイレベルのときは、NFET T11はグランドに対する短
絡回路となる。
【００２８】パスゲート遮断スイッチはPFET T10或いは
NFET T11以外にも種々のスイッチ回路を用いて構成する
ことができる。目的はIDD試験の際に、回路14′(図2)内
の各バイポーラ回路パスごとの(例えばパス22(図5)、パ
ス24(図6))VDD電源−グランド間の電流パスを開放し、
これらの回路をBiCMOS論理回路から分離してIDD試験時
にバイポーラ電流IBPを除去することである。回路の通
常の動作状態では、上記スイッチは短絡回路にする。
【００２９】以上、BiCMOSデバイスのための優れたIDD
試験検出/遮断回路及び方法について説明した。この試
験検出/遮断回路により、CMOS論理回路及びバイポーラ
回路パス(例えばECL I/O)に対して電源レールが共通に
なっている場合、チップに対して有意義な試験を行な
い、試験の性能を高めることが可能となる。この革新的
な技術によって試験が改善され、その結果時間を節約で
き、チップの信頼性を高めそしてチップの歩留りを高め
ることができる。この技術を実施するためのコストはわ
ずかであり、そして試験検出/遮断回路はI/Oセル内に配
置できるので、チップ・イメージの再設計は不要であ
る。
【００３０】以上、本発明について望ましい特定の実施
例にもとづいて詳しく説明したが、これらの実施例に対
して当業者が種々の改良や変更を加えることは可能であ
る。本発明はそのような改良や変更を本発明の趣旨に従
い本発明の範囲に含まれるものとしてすべて含むよう意
図したものである。
【００３１】
【発明の効果】本発明により、BiCMOS集積回路の試験を
容易に行えるようにする試験検出/遮断回路が得られ
る。
【図面の簡単な説明】
【図１】電源電圧VDD及びグランド電位の間にバイポー
ラ回路パスと並列にCMOS論理回路を供えたBiCMOS回路の
概略図である。
【図２】図1のBiCMOS回路に接続した本発明によるIDD試
験検出/遮断回路のブロック図である。
【図３】本発明による試験検出/遮断処理の一実施例の
動作フローチャートである。
【図４】図2のIDD試験検出/遮断回路の一実施例の模式
図である。
【図５】本発明によるバイポーラ回路パス・スイッチの
一実施例を示す模式図である。
【図６】本発明によるバイポーラ回路パス・スイッチの
一実施例を示す模式図である。
【符号の説明】 12 CMOS論理回路 14，14′，22，24 バイポーラ回路パス 20 IDD試験検出/遮断回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャールズ・ホイットニー・ハンソン アメリカ合衆国 バーモント州 ミルト ン プア ファーム ロード 247 (56)参考文献 特開 平３−54841（ＪＰ，Ａ) 特開 平３−154882（ＪＰ，Ａ) 特開 平１−183148（ＪＰ，Ａ) 特開 平２−5457（ＪＰ，Ａ)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】BiCMOS回路の論理回路部分のIDD試験を行
    う試験検出/バイポーラ回路遮断回路を備えたBiCMOS集
    積回路において、 前記BiCMOS集積回路に回路動作電圧VDDを供給する単一
    の第1電源入力と、 前記第1電源入力が供給する電圧VDD及び前記グランド電
    位GNDの間に接続され前記BiCMOS集積回路の前記論理回
    路部分を構成するた電界効果トランジスタ回路と、 前記第1電源入力が供給する電圧VDD及び前記グランド電
    位GNDの間で前記電界効果トランジスタ回路に並列に接
    続された多重電流パスを構成する第1回路部分を有する
    バイポーラ・トランジスタ回路と、 中間回路電圧VTT(通常のBiCMOS集積回路の動作状態では
    VDD〉VTT〉GND)を、前記第1電源入力が供給する電圧VDD
    に一端が接続された前記バイポーラ・トランジスタ回路
    の第2回路部分の他端に供給する第2電源入力と、 前記バイポーラ・トランジスタ回路に結合され前記BiCM
    OS集積回路において前記第1の電源入力(VDD)及び前記第
    2の電源入力(VTT)からほぼ等しい電圧が供給されるとい
    う試験条件の成立を検出し、その検出に応答して前記第
    1電源入力が供給する電圧VDD及び前記グランド電位GND
    の間に接続された前記バイポーラ・トランジスタ回路の
    前記第1回路部分の電流パスを開放して前記第1回路部分
    の電流パスに静電流が流れないようにする試験検出/バ
    イポーラ回路遮断回路と、 前記第1電源入力及び前記第2電源入力に供給される電圧
    VDD及びVTTをほぼ等しくする手段と、 を備えたことを特徴とするBiCMOS集積回路。
  2. 【請求項２】前記電圧VDD及びVTTをほぼ等しくする手段
    は前記第2電源入力における電圧VTTを前記第1電源入力
    のおける電圧VDDにほぼ等しい値に上昇させる手段を含
    むことを特賞とする請求項1記載のBiCMOS集積回路。
  3. 【請求項３】前記試験条件は前記電圧VDD及び前記電圧V
    TT間の所定の最小電位差であることを特徴とする請求項
    1記載のBiCMOS集積回路。
  4. 【請求項４】単一の動作回路電源電圧VDD及びグランドG
    ND間に接続された論理トランジスタ回路並びに前記電源
    電圧VDD及び第2の中間電源電圧VTT(通常のBiCMOS集積回
    路動作ではVDD〉VTT)の間に接続されたバイポーラ・ト
    ランジスタ回路を含むBiCMOS集積回路の論理トランジス
    タ回路のIDD試験を行う方法であって、 (a)前記電源電圧VDD及び前記中間電源電圧VTTとの電位
    差を減少させて前記電源電圧VDD及び前記電源電圧VTTの
    間に接続された前記バイポーラ・トランジスタ回路をデ
    ィスエーブルするステップと、 (b)前記ステップ(a)と同時に前記論理トランジスタ回路
    のIDD試験を行うステップと、 を含むことを特徴とするIDD試験方法。
  5. 【請求項５】前記ステップ(a)は前記中間電源電圧VTTを
    前記電源電圧VDDにほぼ等しくなるように上昇させるス
    テップを含むことを特徴とする請求項4記載のIDD試験方
    法。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2803499B2 (ja) * 1992-11-26 1998-09-24 日本電気株式会社 アナログ・デジタルｃｍｏｓ集積回路
DE4305288A1 (de) * 1993-02-20 1994-08-25 Bosch Gmbh Robert Selbsttestverfahren für nicht-reguläre CMOS-Schaltstrukturen mit hoher Defekterfassung
EP0691612A1 (en) * 1994-07-07 1996-01-10 International Business Machines Corporation A test circuit of embedded arrays in mixed logic and memory chips
US5521513A (en) * 1994-10-25 1996-05-28 Teradyne Inc Manufacturing defect analyzer
US5917331A (en) * 1995-10-23 1999-06-29 Megatest Corporation Integrated circuit test method and structure
US5652524A (en) * 1995-10-24 1997-07-29 Unisys Corporation Built-in load board design for performing high resolution quiescent current measurements of a device under test
US5721495A (en) * 1995-10-24 1998-02-24 Unisys Corporation Circuit for measuring quiescent current
EP1653524A1 (en) * 1995-11-06 2006-05-03 Nichia Corporation Nitride semiconductor device
AU7736396A (en) * 1995-11-15 1997-06-05 University Of South Florida Method and apparatus for use in iddq integrated circuit testing
US6278956B1 (en) * 1998-04-30 2001-08-21 International Business Machines Corporation Method of locating a failed latch in a defective shift register
US6313658B1 (en) * 1998-05-22 2001-11-06 Micron Technology, Inc. Device and method for isolating a short-circuited integrated circuit (IC) from other IC's on a semiconductor wafer
US6140832A (en) * 1998-06-05 2000-10-31 Raytheon Company Method of utilizing IDDQ tests to screen out defective parts
US6400171B2 (en) 1999-03-22 2002-06-04 International Business Machines Corp. Method and system for processing integrated circuits
CN100516910C (zh) * 2003-11-05 2009-07-22 国际商业机器公司 用于iddq电流测量的可热切换型电压总线
US7800389B2 (en) 2007-07-13 2010-09-21 Allegro Microsystems, Inc. Integrated circuit having built-in self-test features
US9753076B2 (en) 2016-01-28 2017-09-05 International Business Machines Corporation Voltage rail monitoring to detect electromigration

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2905294A1 (de) * 1979-02-12 1980-08-21 Philips Patentverwaltung Integrierte schaltungsanordnung in mos-technik mit feldeffekttransistoren
DE2944149C2 (de) * 1979-11-02 1985-02-21 Philips Patentverwaltung Gmbh, 2000 Hamburg Integrierte Schaltungsanordnung in MOS-Technik
US4628253A (en) * 1984-03-30 1986-12-09 Motorola, Inc. Clock signal test circuit
US4733168A (en) * 1986-03-21 1988-03-22 Harris Corporation Test enabling circuit for enabling overhead test circuitry in programmable devices
US4714876A (en) * 1986-04-14 1987-12-22 Ncr Corporation Circuit for initiating test modes
US4970454A (en) * 1986-12-09 1990-11-13 Texas Instruments Incorporated Packaged semiconductor device with test circuits for determining fabrication parameters
JPS63186462A (ja) * 1987-01-28 1988-08-02 Mitsubishi Electric Corp 半導体集積回路
US4779041A (en) * 1987-05-20 1988-10-18 Hewlett-Packard Company Integrated circuit transfer test device system
JPS6452298A (en) * 1987-08-21 1989-02-28 Mitsubishi Electric Corp Semiconductor memory device
JPH01183148A (ja) * 1988-01-18 1989-07-20 Nec Corp 半導体集積回路
US4980792A (en) * 1988-02-02 1990-12-25 National Semiconductor Corporation BiCMOS power transition circuit
JPH01321382A (ja) * 1988-06-23 1989-12-27 Nec Ic Microcomput Syst Ltd Ｍｏｓトランジスタの試験回路
US4967151A (en) * 1988-08-17 1990-10-30 International Business Machines Corporation Method and apparatus for detecting faults in differential current switching logic circuits
JP2827229B2 (ja) * 1988-10-14 1998-11-25 日本電気株式会社 半導体集積回路
US5019772A (en) * 1989-05-23 1991-05-28 International Business Machines Corporation Test selection techniques
JPH0354841A (ja) * 1989-07-21 1991-03-08 Fujitsu Ltd ＢｉＣＭＯＳ半導体装置
JPH03154882A (ja) * 1989-11-10 1991-07-02 Mitsubishi Electric Corp テスト回路
US5030904A (en) * 1990-02-13 1991-07-09 Hewlett-Packard Company Diagnostic system for integrated circuits using existing pads

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