JP2876878B2 - データ送信装置とデータ受信装置 - Google Patents
データ送信装置とデータ受信装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、ディジタル映像信号に
非同期なディジタル音声信号とディジタル映像信号を多
重して伝送するデータ送信装置とデータ受信装置に関す
るものである。
非同期なディジタル音声信号とディジタル映像信号を多
重して伝送するデータ送信装置とデータ受信装置に関す
るものである。
【０００２】
【従来の技術】近年、ディジタルＶＴＲ等のディジタル
映像機器の開発が活発化してきている。これにともない
ディジタル処理により映像信号や音声信号を多重し、伝
送する機器の開発も活発化しており、通信信号処理技術
も発展著しいものがある。
映像機器の開発が活発化してきている。これにともない
ディジタル処理により映像信号や音声信号を多重し、伝
送する機器の開発も活発化しており、通信信号処理技術
も発展著しいものがある。
【０００３】従来、映像信号と音声信号をディジタル処
理により多重する際、映像信号のサンプリング周波数と
音声信号のサンプリング周波数は何らかの整数比で表せ
る関係になるようにして伝送していた。
理により多重する際、映像信号のサンプリング周波数と
音声信号のサンプリング周波数は何らかの整数比で表せ
る関係になるようにして伝送していた。
【０００４】以下に、ＮＴＳＣのディジタル映像信号と
４８ｋＨｚサンプリングのディジタル音声信号を多重し
て伝送する、従来のデータ送信装置について説明する。
４８ｋＨｚサンプリングのディジタル音声信号を多重し
て伝送する、従来のデータ送信装置について説明する。
【０００５】図４は従来のデータ送信装置の一例を示す
ブロック図である。図４において、２０１はディジタル
音声のデータを記憶するメモリ、２０２はメモリ２０１
の書き込みを制御する書き込み制御回路、２０３はメモ
リ２０１の読み出し制御する読み出し制御回路、２０５
はディジタル映像のサンプリング・クロックを１３１２
５分周する分周器、２０４はディジタル音声のサンプリ
ング・クロックとデータ取り込みのためのビット・クロ
ックを出力するＰＬＬ回路、２０６は入力されるディジ
タル映像のデータの取り得る値を制限するリミッタ、２
０７はディジタル映像のデータとディジタル音声のデー
タを多重し、通信同期信号を付加させて１ビットのシリ
アル信号に変換する多重回路である。
ブロック図である。図４において、２０１はディジタル
音声のデータを記憶するメモリ、２０２はメモリ２０１
の書き込みを制御する書き込み制御回路、２０３はメモ
リ２０１の読み出し制御する読み出し制御回路、２０５
はディジタル映像のサンプリング・クロックを１３１２
５分周する分周器、２０４はディジタル音声のサンプリ
ング・クロックとデータ取り込みのためのビット・クロ
ックを出力するＰＬＬ回路、２０６は入力されるディジ
タル映像のデータの取り得る値を制限するリミッタ、２
０７はディジタル映像のデータとディジタル音声のデー
タを多重し、通信同期信号を付加させて１ビットのシリ
アル信号に変換する多重回路である。
【０００６】以上のように構成されたデータ送信装置に
ついて、以下その動作について説明する。
ついて、以下その動作について説明する。
【０００７】まず、ディジタル映像サンプリング・クロ
ック入力端子２１１より１４．３１８１８ＭＨｚのディ
ジタル映像サンプリング・クロックが入力される。分周
器２０５ではディジタル映像サンプリング・クロックが
１３１２５分周され、１．０９０９０９ｋＨｚのクロッ
クを出力する。
ック入力端子２１１より１４．３１８１８ＭＨｚのディ
ジタル映像サンプリング・クロックが入力される。分周
器２０５ではディジタル映像サンプリング・クロックが
１３１２５分周され、１．０９０９０９ｋＨｚのクロッ
クを出力する。
【０００８】ＰＬＬ回路２０４では、分周器２０５出力
のクロック（１．０９０９０９ｋＨｚ）を基準に位相周
波数比較が行われ、１．０９０９０９ｋＨｚの整数倍周
波数である４８．０００００ｋＨｚのクロックをディジ
タル音声サンプリング・クロック出力端子２０９に、
３．０７２０００ＭＨｚのクロックをディジタル音声ビ
ット・クロック出力端子２１０に出力している。このＰ
ＬＬ回路２０４についてさらに具体的に説明する。
のクロック（１．０９０９０９ｋＨｚ）を基準に位相周
波数比較が行われ、１．０９０９０９ｋＨｚの整数倍周
波数である４８．０００００ｋＨｚのクロックをディジ
タル音声サンプリング・クロック出力端子２０９に、
３．０７２０００ＭＨｚのクロックをディジタル音声ビ
ット・クロック出力端子２１０に出力している。このＰ
ＬＬ回路２０４についてさらに具体的に説明する。
【０００９】図５はＰＬＬ回路２０４の具体的構成を示
したブロック図である。図５において、３０１は基準ク
ロック入力端子、３０２は位相周波数比較回路、３０３
は低域通過フィルタ、３０４は電圧制御発振器、３０５
は分周器、３０６はディジタル音声サンプリング・クロ
ック出力端子、３０７はディジタル音声ビット・クロッ
ク出力端子である。
したブロック図である。図５において、３０１は基準ク
ロック入力端子、３０２は位相周波数比較回路、３０３
は低域通過フィルタ、３０４は電圧制御発振器、３０５
は分周器、３０６はディジタル音声サンプリング・クロ
ック出力端子、３０７はディジタル音声ビット・クロッ
ク出力端子である。
【００１０】図５において、電圧制御発振器３０４から
はおよそ１２．２８８ＭＨｚのクロックが出力されてい
る。分周器３０５では、電圧制御発振器３０４出力のク
ロックを４分周した約３．０７２ＭＨｚのクロックをデ
ィジタル音声ビット・クロック出力端子３０７に出力
し、さらに６４分周した約４８ｋＨｚのクロックをディ
ジタル音声サンプリング・クロック出力端子３０６に出
力し、さらに４４分周した約１．０９ｋＨｚのクロック
を位相周波数比較回路３０２に出力している。位相周波
数比較回路３０２では、基準クロック入力端子３０１よ
り入力された１．０９０９０９ｋＨｚのクロックと、分
周器３０５から出力された約１．０９ｋＨｚのクロック
の位相比較を行い、誤差信号を低域通過フィルタ３０３
に出力している。低域通過フィルタ３０３では、位相周
波数比較回路３０２出力の誤差信号の高域成分を除去
し、誤差が最小になるよう電圧制御発振器３０４の発振
周波数を制御している。このようにして、基準クロック
の整数倍クロックを作り出している。
はおよそ１２．２８８ＭＨｚのクロックが出力されてい
る。分周器３０５では、電圧制御発振器３０４出力のク
ロックを４分周した約３．０７２ＭＨｚのクロックをデ
ィジタル音声ビット・クロック出力端子３０７に出力
し、さらに６４分周した約４８ｋＨｚのクロックをディ
ジタル音声サンプリング・クロック出力端子３０６に出
力し、さらに４４分周した約１．０９ｋＨｚのクロック
を位相周波数比較回路３０２に出力している。位相周波
数比較回路３０２では、基準クロック入力端子３０１よ
り入力された１．０９０９０９ｋＨｚのクロックと、分
周器３０５から出力された約１．０９ｋＨｚのクロック
の位相比較を行い、誤差信号を低域通過フィルタ３０３
に出力している。低域通過フィルタ３０３では、位相周
波数比較回路３０２出力の誤差信号の高域成分を除去
し、誤差が最小になるよう電圧制御発振器３０４の発振
周波数を制御している。このようにして、基準クロック
の整数倍クロックを作り出している。
【００１１】再び図４の従来のデータ送信装置におい
て、メモリ２０１は先入れ先出し型（以下、ＦＩＦＯと
略す）となっており、ディジタル音声データ入力端子２
０８より入力されたデータが順次書き込まれ、先に書き
込まれたデータから順に読み出されデータを出力してい
る。
て、メモリ２０１は先入れ先出し型（以下、ＦＩＦＯと
略す）となっており、ディジタル音声データ入力端子２
０８より入力されたデータが順次書き込まれ、先に書き
込まれたデータから順に読み出されデータを出力してい
る。
【００１２】書き込み制御回路２０２では、ＰＬＬ回路
２０４出力の４８．０００００ｋＨｚクロック（ディジ
タル音声のサンプリング・クロック）と３．０７２００
０ＭＨｚクロック（ディジタル音声のビット・クロッ
ク）から、ディジタル音声データ入力端子２０８より入
力された信号のうちデータの存在する時間的位置を認識
し、データの存在する期間だけ書き込むようにメモリ２
０１の書き込み制御を行っている。
２０４出力の４８．０００００ｋＨｚクロック（ディジ
タル音声のサンプリング・クロック）と３．０７２００
０ＭＨｚクロック（ディジタル音声のビット・クロッ
ク）から、ディジタル音声データ入力端子２０８より入
力された信号のうちデータの存在する時間的位置を認識
し、データの存在する期間だけ書き込むようにメモリ２
０１の書き込み制御を行っている。
【００１３】ここで、ディジタル音声のサンプリング・
クロック、ビット・クロック、データの一例を示すタイ
ミング図を図６に示す。（ａ）はサンプリング・クロッ
ク、（ｂ）はビット・クロック、（ｃ）はデータであ
り、４８ｋＨｚサンプリング，２０ビット量子化，２チ
ャンネル（Ｌch，Ｒch）のディジタル音声信号を受け渡
しするものである。１サンプリング周期の間にビット・
クロックは６４周期存在し、データとしては６４タイム
スロットのうち４０タイムスロットを使用している。
クロック、ビット・クロック、データの一例を示すタイ
ミング図を図６に示す。（ａ）はサンプリング・クロッ
ク、（ｂ）はビット・クロック、（ｃ）はデータであ
り、４８ｋＨｚサンプリング，２０ビット量子化，２チ
ャンネル（Ｌch，Ｒch）のディジタル音声信号を受け渡
しするものである。１サンプリング周期の間にビット・
クロックは６４周期存在し、データとしては６４タイム
スロットのうち４０タイムスロットを使用している。
【００１４】リミッタ２０６では、ディジタル映像デー
タ入力端子２１２より入力される量子化８ビットのデー
タに対し、ＦＦ（１６進数；以下ｈと略す）および００
ｈを禁止し、上限値ＦＥｈ，下限値０１ｈとなるように
符号変換してディジタル映像のデータを出力している。
タ入力端子２１２より入力される量子化８ビットのデー
タに対し、ＦＦ（１６進数；以下ｈと略す）および００
ｈを禁止し、上限値ＦＥｈ，下限値０１ｈとなるように
符号変換してディジタル映像のデータを出力している。
【００１５】多重回路２０７では、図７のビット・マッ
プに示すように、リミッタ２０６出力のディジタル映像
のデータと、メモリ２０１出力のディジタル音声のデー
タをパケット化したものと、通信同期信号を多重して８
ビット・パラレル信号にし、さらに１ビット・シリアル
信号に変換して送信出力端子２１３に出力している。通
信同期信号と音声信号パケットは映像信号の水平同期期
間に挿入され、通信同期信号はディジタル映像信号の９
１０サンプル毎に４サンプル分挿入される。また多重回
路２０７は、音声信号パケットを挿入している時間的位
置を示すパケット・タイミング信号も出力している。
プに示すように、リミッタ２０６出力のディジタル映像
のデータと、メモリ２０１出力のディジタル音声のデー
タをパケット化したものと、通信同期信号を多重して８
ビット・パラレル信号にし、さらに１ビット・シリアル
信号に変換して送信出力端子２１３に出力している。通
信同期信号と音声信号パケットは映像信号の水平同期期
間に挿入され、通信同期信号はディジタル映像信号の９
１０サンプル毎に４サンプル分挿入される。また多重回
路２０７は、音声信号パケットを挿入している時間的位
置を示すパケット・タイミング信号も出力している。
【００１６】読み出し制御回路２０３では、ディジタル
映像サンプリング・クロック入力端子２１１より入力さ
れるディジタル映像サンプリング・クロックと多重回路
２０７より出力されるパケット・タイミング信号によ
り、メモリ２０１の音声データの読み出し制御を行って
いる。
映像サンプリング・クロック入力端子２１１より入力さ
れるディジタル映像サンプリング・クロックと多重回路
２０７より出力されるパケット・タイミング信号によ
り、メモリ２０１の音声データの読み出し制御を行って
いる。
【００１７】次に、従来のデータ受信装置について説明
する。図８は従来のデータ受信装置の一例を示すブロッ
ク図である。図８において、２１４は受信信号からディ
ジタル映像のデータとディジタル音声のデータを分離す
る分離回路、２１５はディジタル音声のデータを記憶す
るメモリ、２１６はメモリ２１５の書き込みを制御する
書き込み制御回路、２１７はメモリ２１５の読み出しを
制御する読み出し制御回路、２１８はディジタル映像の
サンプリング・クロックを１３１２５分周する分周器、
２１９はディジタル音声のサンプリング・クロックとビ
ット・クロックを出力するＰＬＬ回路である。
する。図８は従来のデータ受信装置の一例を示すブロッ
ク図である。図８において、２１４は受信信号からディ
ジタル映像のデータとディジタル音声のデータを分離す
る分離回路、２１５はディジタル音声のデータを記憶す
るメモリ、２１６はメモリ２１５の書き込みを制御する
書き込み制御回路、２１７はメモリ２１５の読み出しを
制御する読み出し制御回路、２１８はディジタル映像の
サンプリング・クロックを１３１２５分周する分周器、
２１９はディジタル音声のサンプリング・クロックとビ
ット・クロックを出力するＰＬＬ回路である。
【００１８】以上のように構成されたデータ受信装置に
ついて、以下その動作について説明する。
ついて、以下その動作について説明する。
【００１９】まず分離回路２１４では、受信入力端子２
２０より入力された１ビット・シリアルの受信信号から
通信同期信号を検出することによって同期が取られ、デ
ィジタル映像のデータ、ディジタル音声のデータを分離
し、ディジタル映像のデータはディジタル映像データ出
力端子２２５に、ディジタル音声データはメモリ２１５
に、ディジタル音声データの存在する時間的位置を示す
書き込みタイミング信号は書き込み制御回路２１６に、
そしてディジタル映像のサンプリング・クロックをディ
ジタル映像のサンプリング・クロック出力端子２２４，
書き込み制御回路２１６，分周器２１８に出力してい
る。ただし、通信同期信号および音声信号パケットの存
在していた期間のディジタル映像データは水平同期期間
のレベルになるようデータ置き換えを施している。
２０より入力された１ビット・シリアルの受信信号から
通信同期信号を検出することによって同期が取られ、デ
ィジタル映像のデータ、ディジタル音声のデータを分離
し、ディジタル映像のデータはディジタル映像データ出
力端子２２５に、ディジタル音声データはメモリ２１５
に、ディジタル音声データの存在する時間的位置を示す
書き込みタイミング信号は書き込み制御回路２１６に、
そしてディジタル映像のサンプリング・クロックをディ
ジタル映像のサンプリング・クロック出力端子２２４，
書き込み制御回路２１６，分周器２１８に出力してい
る。ただし、通信同期信号および音声信号パケットの存
在していた期間のディジタル映像データは水平同期期間
のレベルになるようデータ置き換えを施している。
【００２０】分周器２１８では、分離回路２１４出力の
ディジタル映像サンプリング・クロックが１３１２５分
周され１．０９０９０９ｋＨｚのクロックとなって出力
している。
ディジタル映像サンプリング・クロックが１３１２５分
周され１．０９０９０９ｋＨｚのクロックとなって出力
している。
【００２１】ＰＬＬ回路２１９では、分周器２１８出力
のクロック（１．０９０９０９ｋＨｚ）を基準に位相周
波数比較が行われ、１．０９０９０９ｋＨｚの整数倍周
波数である４８．０００００ｋＨｚのクロックをディジ
タル音声サンプリング・クロック出力端子２２３に、
３．０７２０００ＭＨｚのクロックをディジタル音声ビ
ット・クロック出力端子２２２に出力している。
のクロック（１．０９０９０９ｋＨｚ）を基準に位相周
波数比較が行われ、１．０９０９０９ｋＨｚの整数倍周
波数である４８．０００００ｋＨｚのクロックをディジ
タル音声サンプリング・クロック出力端子２２３に、
３．０７２０００ＭＨｚのクロックをディジタル音声ビ
ット・クロック出力端子２２２に出力している。
【００２２】メモリ２１５はＦＩＦＯであり、分離回路
２１４出力のディジタル音声データが順次書き込まれ、
先に書き込まれたデータから順に読み出され、ディジタ
ル音声データ出力端子２２１に出力される。
２１４出力のディジタル音声データが順次書き込まれ、
先に書き込まれたデータから順に読み出され、ディジタ
ル音声データ出力端子２２１に出力される。
【００２３】書き込み制御回路２１６では、分離回路２
１４出力のディジタル映像サンプリング・クロックと書
き込みタイミング信号により、メモリ２１５の書き込み
制御を行っている。
１４出力のディジタル映像サンプリング・クロックと書
き込みタイミング信号により、メモリ２１５の書き込み
制御を行っている。
【００２４】読み出し制御回路２１７では、ＰＬＬ回路
２１９出力のディジタル音声のサンプリング・クロック
とディジタル音声のビット・クロックより図６に示すよ
うなタイミングでデータが出力するようメモリ２１５の
読み出し制御を行っている。
２１９出力のディジタル音声のサンプリング・クロック
とディジタル音声のビット・クロックより図６に示すよ
うなタイミングでデータが出力するようメモリ２１５の
読み出し制御を行っている。
【００２５】
【発明が解決しようとする課題】しかしながら、上記の
従来の構成では、ディジタル音声のためのビット・クロ
ックやサンプリング・クロックをデータ送信装置から出
力しているために、他の映像信号とは非同期なディジタ
ル音声の信号源（例えばＤＡＴ）から直接ディジタル接
続を取ることができないという問題点を有していた。
従来の構成では、ディジタル音声のためのビット・クロ
ックやサンプリング・クロックをデータ送信装置から出
力しているために、他の映像信号とは非同期なディジタ
ル音声の信号源（例えばＤＡＴ）から直接ディジタル接
続を取ることができないという問題点を有していた。
【００２６】本発明は上記従来の問題点を解決するもの
で、ディジタル音声のためのビット・クロックおよびサ
ンプリング・クロックを外部からデータ送信装置に供給
するようにし、ディジタル映像信号に同期していないデ
ィジタル音声信号とディジタル映像信号を多重して伝送
できるデータ送信装置とデータ受信装置を提供すること
を目的とする。
で、ディジタル音声のためのビット・クロックおよびサ
ンプリング・クロックを外部からデータ送信装置に供給
するようにし、ディジタル映像信号に同期していないデ
ィジタル音声信号とディジタル映像信号を多重して伝送
できるデータ送信装置とデータ受信装置を提供すること
を目的とする。
【００２７】
【課題を解決するための手段】この目的を達成するため
に、本発明のデータ送信装置は、ディジタル音声のサン
プリング・クロックをディジタル映像のサンプリング・
クロックのタイミングで取り込みディジタル映像のサン
プリング周期単位で変化するディジタル音声のサンプリ
ング・クロック信号（以下、ディジタル音声サンプリン
グ信号と呼ぶ）を出力する非同期サンプリング回路と、
ディジタル映像のサンプリング・クロックと非同期サン
プリング回路出力のディジタル音声サンプリング信号に
よりメモリからデータを読み出す読み出し制御回路と、
メモリ出力のディジタル音声データとディジタル音声サ
ンプリング信号とディジタル映像データを多重して送信
する多重回路とで構成している。
に、本発明のデータ送信装置は、ディジタル音声のサン
プリング・クロックをディジタル映像のサンプリング・
クロックのタイミングで取り込みディジタル映像のサン
プリング周期単位で変化するディジタル音声のサンプリ
ング・クロック信号（以下、ディジタル音声サンプリン
グ信号と呼ぶ）を出力する非同期サンプリング回路と、
ディジタル映像のサンプリング・クロックと非同期サン
プリング回路出力のディジタル音声サンプリング信号に
よりメモリからデータを読み出す読み出し制御回路と、
メモリ出力のディジタル音声データとディジタル音声サ
ンプリング信号とディジタル映像データを多重して送信
する多重回路とで構成している。
【００２８】また、本発明のデータ受信装置は、受信し
た信号からディジタル映像データとディジタル音声デー
タとディジタル音声サンプリング信号を分離し出力する
分離回路と、分離回路出力のディジタル音声サンプリン
グ信号とディジタル映像のサンプリング・クロックによ
りメモリのデータ書き込みを制御する書き込み制御回路
と、分離回路出力のディジタル音声サンプリング信号を
ｎ分周（ｎは１以上の整数）し分周クロックを出力する
分周器と、分周器出力の分周クロックよりディジタル音
声のビット・クロックとサンプリング・クロックを出力
するＰＬＬ回路と、ＰＬＬ回路出力のディジタル音声の
サンプリング・クロックとビット・クロックによりディ
ジタル音声のデータの読み出しを制御する読み出し制御
回路とで構成している。
た信号からディジタル映像データとディジタル音声デー
タとディジタル音声サンプリング信号を分離し出力する
分離回路と、分離回路出力のディジタル音声サンプリン
グ信号とディジタル映像のサンプリング・クロックによ
りメモリのデータ書き込みを制御する書き込み制御回路
と、分離回路出力のディジタル音声サンプリング信号を
ｎ分周（ｎは１以上の整数）し分周クロックを出力する
分周器と、分周器出力の分周クロックよりディジタル音
声のビット・クロックとサンプリング・クロックを出力
するＰＬＬ回路と、ＰＬＬ回路出力のディジタル音声の
サンプリング・クロックとビット・クロックによりディ
ジタル音声のデータの読み出しを制御する読み出し制御
回路とで構成している。
【００２９】
【作用】本発明は上記した構成により、ディジタル音声
のサンプリング・クロックをディジタル映像信号のサン
プリング・クロックで非同期サンプリングした信号を伝
送するため、ディジタル音声のサンプリング周波数の情
報も伝送される。よって、ディジタル音声信号のサンプ
リング・クロックやビット・クロックがデータ受信装置
で再生できるため、ディジタル映像信号とディジタル音
声信号が全く非同期であっても伝送することができる。
のサンプリング・クロックをディジタル映像信号のサン
プリング・クロックで非同期サンプリングした信号を伝
送するため、ディジタル音声のサンプリング周波数の情
報も伝送される。よって、ディジタル音声信号のサンプ
リング・クロックやビット・クロックがデータ受信装置
で再生できるため、ディジタル映像信号とディジタル音
声信号が全く非同期であっても伝送することができる。
【００３０】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００３１】図１は本発明の第１の実施例におけるデー
タ送信装置のブロック図を示すものである。図１におい
て、１０１はディジタル音声のデータを記憶するメモ
リ、１０２はメモリの書き込み制御回路、１０３はメモ
リの読み出し制御回路、１０４はディジタル音声のサン
プリング・クロックをディジタル映像のサンプリング・
クロックで非同期サンプリングをする非同期サンプリン
グ回路、１０５は入力されるディジタル映像のデータの
取り得る値を制限するリミッタ、１０６はディジタル映
像のデータ、ディジタル音声信号のデータ、非同期サン
プリング回路１０４の出力信号、通信同期信号を多重
し、１ビットのシリアル信号に変換する多重回路であ
る。
タ送信装置のブロック図を示すものである。図１におい
て、１０１はディジタル音声のデータを記憶するメモ
リ、１０２はメモリの書き込み制御回路、１０３はメモ
リの読み出し制御回路、１０４はディジタル音声のサン
プリング・クロックをディジタル映像のサンプリング・
クロックで非同期サンプリングをする非同期サンプリン
グ回路、１０５は入力されるディジタル映像のデータの
取り得る値を制限するリミッタ、１０６はディジタル映
像のデータ、ディジタル音声信号のデータ、非同期サン
プリング回路１０４の出力信号、通信同期信号を多重
し、１ビットのシリアル信号に変換する多重回路であ
る。
【００３２】以上のように構成された本実施例のデータ
送信装置について、以下その動作について説明する。
送信装置について、以下その動作について説明する。
【００３３】まず、ディジタル音声データ入力端子１０
７より入力されたディジタル音声のデータは順次メモリ
１０１に書き込まれる。メモリ１０１はＦＩＦＯとなっ
ており、先に書き込まれたデータから順にデータが読み
出されディジタル音声のデータを出力している。
７より入力されたディジタル音声のデータは順次メモリ
１０１に書き込まれる。メモリ１０１はＦＩＦＯとなっ
ており、先に書き込まれたデータから順にデータが読み
出されディジタル音声のデータを出力している。
【００３４】書き込み制御回路１０２では、ディジタル
音声ビット・クロック入力端子１０９より入力されたデ
ィジタル音声のビット・クロック（３．０７２０００Ｍ
Ｈｚ）と、ディジタル音声サンプリング・クロック入力
端子１１０より入力されたディジタル音声サンプリング
・クロック（４８．０００００ｋＨｚ）から、ディジタ
ル音声データ入力端子１０７より入力された信号のうち
データの存在する時間的位置を認識し、データの存在す
る期間だけ書き込むようにメモリ１０１の書き込み制御
を行っている。ディジタル音声信号は図６に示すような
タイミングで入力されており、ディジタル音声の１サン
プリング周期に４０ビットのデータを書き込んでいる。
音声ビット・クロック入力端子１０９より入力されたデ
ィジタル音声のビット・クロック（３．０７２０００Ｍ
Ｈｚ）と、ディジタル音声サンプリング・クロック入力
端子１１０より入力されたディジタル音声サンプリング
・クロック（４８．０００００ｋＨｚ）から、ディジタ
ル音声データ入力端子１０７より入力された信号のうち
データの存在する時間的位置を認識し、データの存在す
る期間だけ書き込むようにメモリ１０１の書き込み制御
を行っている。ディジタル音声信号は図６に示すような
タイミングで入力されており、ディジタル音声の１サン
プリング周期に４０ビットのデータを書き込んでいる。
【００３５】非同期サンプリング回路１０４では、ディ
ジタル音声サンプリング・クロック入力端子１１０より
入力されたディジタル音声サンプリング・クロックが、
ディジタル映像サンプリング・クロック入力端子１１１
より入力されたディジタル映像サンプリング・クロック
（１４．３１８１８ＭＨｚ）の立ち上がりのタイミング
で取り込まれ、ディジタル映像のサンプリング周期を１
単位として変化する信号、すなわちディジタル音声サン
プリング信号となる。ただし、１４．３１８１８ＭＨｚ
で非同期サンプリングを行うため、ディジタル音声サン
プリング信号は最大６９．８ｎｓの波形歪が発生する。
これをクロックとしてみた場合、±３４．９ｎｓのジッ
タを持つことになる。また具体的には、非同期サンプリ
ング回路１０４はＤフリップ・フロップ１個で構成され
ている。
ジタル音声サンプリング・クロック入力端子１１０より
入力されたディジタル音声サンプリング・クロックが、
ディジタル映像サンプリング・クロック入力端子１１１
より入力されたディジタル映像サンプリング・クロック
（１４．３１８１８ＭＨｚ）の立ち上がりのタイミング
で取り込まれ、ディジタル映像のサンプリング周期を１
単位として変化する信号、すなわちディジタル音声サン
プリング信号となる。ただし、１４．３１８１８ＭＨｚ
で非同期サンプリングを行うため、ディジタル音声サン
プリング信号は最大６９．８ｎｓの波形歪が発生する。
これをクロックとしてみた場合、±３４．９ｎｓのジッ
タを持つことになる。また具体的には、非同期サンプリ
ング回路１０４はＤフリップ・フロップ１個で構成され
ている。
【００３６】読み出し制御回路１０３では、非同期サン
プリング回路１０４出力であるディジタル音声サンプリ
ング信号の立ち上がる毎に、ディジタル映像サンプリン
グ・クロックを用いて４０ビット読み出している。
プリング回路１０４出力であるディジタル音声サンプリ
ング信号の立ち上がる毎に、ディジタル映像サンプリン
グ・クロックを用いて４０ビット読み出している。
【００３７】リミッタ１０５では、ディジタル映像デー
タ入力端子１１２より入力される量子化８ビットのデー
タに対し、ＦＦｈおよび００ｈを禁止し、上限値ＦＥ
ｈ，下限値０１ｈとなるように符号変換してディジタル
映像のデータを出力している。
タ入力端子１１２より入力される量子化８ビットのデー
タに対し、ＦＦｈおよび００ｈを禁止し、上限値ＦＥ
ｈ，下限値０１ｈとなるように符号変換してディジタル
映像のデータを出力している。
【００３８】多重回路１０６では、図２のビット・マッ
プに示すように、リミッタ１０５出力のディジタル映像
のデータと、メモリ１０１出力のディジタル音声のデー
タと、非同期サンプリング回路１０４出力のディジタル
音声サンプリング信号と、通信同期信号を多重した１０
ビット・パラレル信号にし、さらに１ビット・シリアル
信号に変換して送信出力端子１０８に出力している。通
信同期信号は映像信号の水平同期期間に挿入され、通信
同期信号はディジタル映像信号の９１０サンプル毎に挿
入される。多重回路１０６からはディジタル音声データ
を読み出す際に通信同期信号を挿入している期間は読み
出さないよう、通信同期位置信号を読み出し制御回路１
０３に出力している。
プに示すように、リミッタ１０５出力のディジタル映像
のデータと、メモリ１０１出力のディジタル音声のデー
タと、非同期サンプリング回路１０４出力のディジタル
音声サンプリング信号と、通信同期信号を多重した１０
ビット・パラレル信号にし、さらに１ビット・シリアル
信号に変換して送信出力端子１０８に出力している。通
信同期信号は映像信号の水平同期期間に挿入され、通信
同期信号はディジタル映像信号の９１０サンプル毎に挿
入される。多重回路１０６からはディジタル音声データ
を読み出す際に通信同期信号を挿入している期間は読み
出さないよう、通信同期位置信号を読み出し制御回路１
０３に出力している。
【００３９】以下、本発明の第２の実施例について図面
を参照しながら説明する。図３は本発明の第２の実施例
におけるデータ受信装置のブロック図を示すものであ
る。図３において、１１３は受信信号からディジタル映
像データ，ディジタル音声データ，ディジタル音声サン
プリング信号を分離する分離回路、１１４はディジタル
音声のデータを記憶するメモリ、１１５はメモリ１１４
の書き込みを制御する書き込み制御回路、１１６はメモ
リ１１４の読み出しを制御する読み出し制御回路、１１
７はディジタル音声のサンプリング信号を６４分周する
分周器、１１８はディジタル音声のサンプリング・クロ
ックとビット・クロックを出力するＰＬＬ回路である。
を参照しながら説明する。図３は本発明の第２の実施例
におけるデータ受信装置のブロック図を示すものであ
る。図３において、１１３は受信信号からディジタル映
像データ，ディジタル音声データ，ディジタル音声サン
プリング信号を分離する分離回路、１１４はディジタル
音声のデータを記憶するメモリ、１１５はメモリ１１４
の書き込みを制御する書き込み制御回路、１１６はメモ
リ１１４の読み出しを制御する読み出し制御回路、１１
７はディジタル音声のサンプリング信号を６４分周する
分周器、１１８はディジタル音声のサンプリング・クロ
ックとビット・クロックを出力するＰＬＬ回路である。
【００４０】以上のように構成された本実施例のデータ
受信装置について、以下その動作について説明する。
受信装置について、以下その動作について説明する。
【００４１】まず、受信入力端子１１９より入力された
１ビット・シリアルの受信信号は、分離回路１１３でデ
ィジタル映像のデータ，ディジタル音声のデータ，ディ
ジタル音声サンプリング信号に分離され、ディジタル映
像のデータはディジタル映像データ出力端子１２４に、
ディジタル音声データはメモリ１１４に、ディジタル音
声サンプリング信号は書き込み制御回路１１５と分周器
１１７に、そしてディジタル映像のサンプリング・クロ
ックをディジタル映像サンプリング・クロック出力端子
１２３と書き込み制御回路１１５と分周器１１７に出力
している。ただし、通信同期信号の存在していた期間の
ディジタル映像のデータは水平同期期間のレベルになる
ようデータ置き換えを施している。
１ビット・シリアルの受信信号は、分離回路１１３でデ
ィジタル映像のデータ，ディジタル音声のデータ，ディ
ジタル音声サンプリング信号に分離され、ディジタル映
像のデータはディジタル映像データ出力端子１２４に、
ディジタル音声データはメモリ１１４に、ディジタル音
声サンプリング信号は書き込み制御回路１１５と分周器
１１７に、そしてディジタル映像のサンプリング・クロ
ックをディジタル映像サンプリング・クロック出力端子
１２３と書き込み制御回路１１５と分周器１１７に出力
している。ただし、通信同期信号の存在していた期間の
ディジタル映像のデータは水平同期期間のレベルになる
ようデータ置き換えを施している。
【００４２】分周器１１７では、分離回路１１３出力の
ディジタル音声サンプリング信号（４８．０００００ｋ
Ｈｚ）が、分離回路１１３出力のディジタル映像サンプ
リング・クロックで６４分周されて７５０．００００Ｈ
ｚのクロックとなって出力している。
ディジタル音声サンプリング信号（４８．０００００ｋ
Ｈｚ）が、分離回路１１３出力のディジタル映像サンプ
リング・クロックで６４分周されて７５０．００００Ｈ
ｚのクロックとなって出力している。
【００４３】ＰＬＬ回路１１８では、分周器１１７出力
のクロック（７５０．００００Ｈｚ）を基準に位相周波
数比較が行われ、７５０．００００Ｈｚの整数倍周波数
である４８．０００００ｋＨｚのクロックをディジタル
音声サンプリング・クロック出力端子１２２に、３．０
７２０００ＭＨｚのクロックをディジタル音声ビット・
クロック出力端子１２１に出力している。
のクロック（７５０．００００Ｈｚ）を基準に位相周波
数比較が行われ、７５０．００００Ｈｚの整数倍周波数
である４８．０００００ｋＨｚのクロックをディジタル
音声サンプリング・クロック出力端子１２２に、３．０
７２０００ＭＨｚのクロックをディジタル音声ビット・
クロック出力端子１２１に出力している。
【００４４】メモリ１１４はＦＩＦＯであり、分離回路
１１３出力のディジタル音声データが順次書き込まれ、
先に書き込まれたデータから順に読み出され、ディジタ
ル音声データ出力端子１２０に出力される。
１１３出力のディジタル音声データが順次書き込まれ、
先に書き込まれたデータから順に読み出され、ディジタ
ル音声データ出力端子１２０に出力される。
【００４５】書き込み制御回路１１５では、分離回路１
１３出力のディジタル映像サンプリング・クロックとデ
ィジタル音声サンプリング信号により、メモリ１１４の
書き込み制御を行っている。ディジタル音声サンプリン
グ信号が立ち上がる毎に４０ビットのデータを書き込ん
でいる。
１３出力のディジタル映像サンプリング・クロックとデ
ィジタル音声サンプリング信号により、メモリ１１４の
書き込み制御を行っている。ディジタル音声サンプリン
グ信号が立ち上がる毎に４０ビットのデータを書き込ん
でいる。
【００４６】読み出し制御回路１１６では、ＰＬＬ回路
１１８出力のディジタル音声のサンプリング・クロック
とビット・クロックより図６に示すようなタイミングで
データが出力するようメモリ１１４の読み出し制御を行
っている。
１１８出力のディジタル音声のサンプリング・クロック
とビット・クロックより図６に示すようなタイミングで
データが出力するようメモリ１１４の読み出し制御を行
っている。
【００４７】以上のように本実施例（第１，第２の実施
例）によれば、データ送信装置にディジタル音声サンプ
リング・クロックをディジタル映像サンプリング・クロ
ックで非同期サンプリングする非同期サンプリング回路
１０４と、非同期サンプリング回路１０４の出力信号で
あるディジタル音声サンプリング信号をディジタル映像
データ、ディジタル音声データとともに多重する多重回
路１０６を設け、データ受信装置にディジタル音声サン
プリング信号を出力する分離回路１１３を設けることに
よって、ディジタル音声のためのビット・クロックおよ
びサンプリング・クロックを外部からデータ送信装置に
供給できるようになった。すなわち、ディジタル映像信
号と同期していないディジタル音声信号であっても正確
に伝送することが可能となった。
例）によれば、データ送信装置にディジタル音声サンプ
リング・クロックをディジタル映像サンプリング・クロ
ックで非同期サンプリングする非同期サンプリング回路
１０４と、非同期サンプリング回路１０４の出力信号で
あるディジタル音声サンプリング信号をディジタル映像
データ、ディジタル音声データとともに多重する多重回
路１０６を設け、データ受信装置にディジタル音声サン
プリング信号を出力する分離回路１１３を設けることに
よって、ディジタル音声のためのビット・クロックおよ
びサンプリング・クロックを外部からデータ送信装置に
供給できるようになった。すなわち、ディジタル映像信
号と同期していないディジタル音声信号であっても正確
に伝送することが可能となった。
【００４８】また、分離回路１１３出力のディジタル音
声サンプリング信号は最大６９．８ｎｓの波形歪を持っ
ている。すなわち、±３４．９ｎｓのジッタとなるの
で、このためのクロック精度としては±１６８０ｐｐｍ
（±３４．９×１０-9×４８×１０3 ≒±１６８０×１
０-6）である。しかし、分周器１１７で６４分周しても
最大６９．８ｎｓの波形歪は変わらないため、６４分周
した７５０．００００Ｈｚのクロック精度は±２６．２
ｐｐｍ（±３４．９×１０-9×７５０≒±２６．２×１
０-6）となり、精度が良くなる。この分周器１１７出力
のクロックを基準としてＰＬＬ回路１１８でディジタル
音声のサンプリング・クロックとビット・クロックを発
生させているので、分周器１１７を用いることによって
クロックの精度を向上させることができた。
声サンプリング信号は最大６９．８ｎｓの波形歪を持っ
ている。すなわち、±３４．９ｎｓのジッタとなるの
で、このためのクロック精度としては±１６８０ｐｐｍ
（±３４．９×１０-9×４８×１０3 ≒±１６８０×１
０-6）である。しかし、分周器１１７で６４分周しても
最大６９．８ｎｓの波形歪は変わらないため、６４分周
した７５０．００００Ｈｚのクロック精度は±２６．２
ｐｐｍ（±３４．９×１０-9×７５０≒±２６．２×１
０-6）となり、精度が良くなる。この分周器１１７出力
のクロックを基準としてＰＬＬ回路１１８でディジタル
音声のサンプリング・クロックとビット・クロックを発
生させているので、分周器１１７を用いることによって
クロックの精度を向上させることができた。
【００４９】なお、第２の実施例では分周器１１７の分
周比を６４としたが、さらに分周比を大きくすることに
よってＰＬＬ回路１１８出力のディジタル音声信号のサ
ンプリング・クロックやビット・クロックの精度を上げ
ることができる。
周比を６４としたが、さらに分周比を大きくすることに
よってＰＬＬ回路１１８出力のディジタル音声信号のサ
ンプリング・クロックやビット・クロックの精度を上げ
ることができる。
【００５０】また、本実施例（第１，第２の実施例）で
は４８ｋＨｚサンプリングのディジタル音声信号を伝送
したが、ＰＬＬ回路１１８のクロック周波数を変更する
だけで３２ｋＨｚサンプリングや４４．１ｋＨｚサンプ
リングのディジタル音声信号を伝送することも可能であ
る。
は４８ｋＨｚサンプリングのディジタル音声信号を伝送
したが、ＰＬＬ回路１１８のクロック周波数を変更する
だけで３２ｋＨｚサンプリングや４４．１ｋＨｚサンプ
リングのディジタル音声信号を伝送することも可能であ
る。
【００５１】さらに、本実施例（第１，第２の実施例）
では４８ｋＨｚサンプリング，２０ビット量子化，２チ
ャンネルのディジタル音声信号を伝送したが、ディジタ
ル音声データを多重し、シリアル１ビット信号に変換す
れば、さらに多チャンネル（例えば４チャンネル）のデ
ィジタル音声信号を伝送できることは明らかである。
では４８ｋＨｚサンプリング，２０ビット量子化，２チ
ャンネルのディジタル音声信号を伝送したが、ディジタ
ル音声データを多重し、シリアル１ビット信号に変換す
れば、さらに多チャンネル（例えば４チャンネル）のデ
ィジタル音声信号を伝送できることは明らかである。
【００５２】
【発明の効果】以上のように本発明のデータ送信装置と
データ受信装置は、データ送信装置にディジタル音声サ
ンプリング・クロックをディジタル映像サンプリング・
クロックで非同期サンプリングする非同期サンプリング
回路と、非同期サンプリング回路の出力信号であるディ
ジタル音声サンプリング信号をディジタル映像データ、
ディジタル音声データとともに多重する多重回路を設
け、データ受信装置にディジタル音声サンプリング信号
を出力する分離回路を設けることによって、ディジタル
映像信号と同期していないディジタル音声信号であって
も正確に伝送することができ、様々なディジタル映像音
響機器を接続することを考えれば、実用的効果は大き
い。
データ受信装置は、データ送信装置にディジタル音声サ
ンプリング・クロックをディジタル映像サンプリング・
クロックで非同期サンプリングする非同期サンプリング
回路と、非同期サンプリング回路の出力信号であるディ
ジタル音声サンプリング信号をディジタル映像データ、
ディジタル音声データとともに多重する多重回路を設
け、データ受信装置にディジタル音声サンプリング信号
を出力する分離回路を設けることによって、ディジタル
映像信号と同期していないディジタル音声信号であって
も正確に伝送することができ、様々なディジタル映像音
響機器を接続することを考えれば、実用的効果は大き
い。
【図１】本発明の第１の実施例におけるデータ送信装置
の構成を示すブロック図
の構成を示すブロック図
【図２】同第１の実施例におけるデータ送信装置のパラ
レル１０ビットに多重したときのビット割り当てを示す
ビット・マップ
レル１０ビットに多重したときのビット割り当てを示す
ビット・マップ
【図３】本発明の第２の実施例におけるデータ受信装置
の構成を示すブロック図
の構成を示すブロック図
【図４】従来例におけるデータ送信装置の構成を示すブ
ロック図
ロック図
【図５】ＰＬＬ回路の具体構成例を示すブロック図
【図６】（ａ）ディジタル音声信号の一例を示すサンプ
リング・クロックのタイミング図 （ｂ）ディジタル音声信号の一例を示すビット・クロッ
クのタイミング図 （ｃ）ディジタル音声信号の一例を示すデータのタイミ
ング図
リング・クロックのタイミング図 （ｂ）ディジタル音声信号の一例を示すビット・クロッ
クのタイミング図 （ｃ）ディジタル音声信号の一例を示すデータのタイミ
ング図
【図７】従来例におけるデータ送信装置のパラレル８ビ
ットに多重したときのビット割り当てを示すビット・マ
ップ
ットに多重したときのビット割り当てを示すビット・マ
ップ
【図８】従来例におけるデータ受信装置の構成を示すブ
ロック図
ロック図
１０１，１１４ メモリ １０２，１１５ 書き込み制御回路 １０３，１１６ 読み出し制御回路 １０４ 非同期サンプリング回路 １０５ リミッタ １０６ 多重回路 １１３ 分離回路 １１７ 分周器 １１８ ＰＬＬ回路 １０８ 送信出力端子 １１９ 受信入力端子 １０７ ディジタル音声データ入力端子 １０９ ディジタル音声ビット・クロック入力端子 １１０ ディジタル音声サンプリング・クロック入力端
子 １１１ ディジタル映像サンプリング・クロック入力端
子 １１２ ディジタル映像データ入力端子 １２０ ディジタル音声データ出力端子 １２１ ディジタル音声ビット・クロック出力端子 １２２ ディジタル音声サンプリング・クロック出力端
子 １２３ ディジタル映像サンプリング・クロック出力端
子 １２４ ディジタル映像データ出力端子
子 １１１ ディジタル映像サンプリング・クロック入力端
子 １１２ ディジタル映像データ入力端子 １２０ ディジタル音声データ出力端子 １２１ ディジタル音声ビット・クロック出力端子 １２２ ディジタル音声サンプリング・クロック出力端
子 １２３ ディジタル映像サンプリング・クロック出力端
子 １２４ ディジタル映像データ出力端子
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04J 3/00 - 3/26 H04N 7/08
Claims (2)
- 【請求項１】 ディジタル音声のデータを記憶するメモ
リと、 ディジタル音声のデータを取り込むためのビット・クロ
ックとディジタル音声のサンプリング・クロックにより
前記メモリのデータ書き込みを制御する書き込み制御回
路と、 ディジタル音声のサンプリング・クロックをディジタル
映像のサンプリング・クロックのタイミングで取り込
み、ディジタル映像のサンプリング周期単位で変化する
ディジタル音声のサンプリング・クロック信号を出力す
る非同期サンプリング回路と、 ディジタル映像のサンプリング・クロックと前記非同期
サンプリング回路出力のディジタル音声サンプリング信
号により前記メモリからデータを読み出す読み出し制御
回路と、 前記メモリ出力のディジタル音声のデータと前記非同期
サンプリング回路出力のディジタル映像のサンプリング
周期単位で変化するディジタル音声のサンプリング・ク
ロック信号とディジタル映像のデータを多重して送信す
る多重回路とを備えたデータ送信装置。 - 【請求項２】 受信した信号からディジタル映像のデー
タとディジタル音声のデータとディジタル映像のサンプ
リング周期単位で変化するディジタル音声のサンプリン
グ・クロック信号を分離し出力する分離回路と、 前記分離回路出力のディジタル音声のデータを記憶する
メモリと、 前記分離回路出力のディジタル映像のサンプリング周期
単位で変化するディジタル音声のサンプリング・クロッ
ク信号とディジタル映像のサンプリング・クロックによ
り前記メモリのデータ書き込みを制御する書き込み制御
回路と、 前記分離回路出力のディジタル映像のサンプリング周期
単位で変化するディジタル音声のサンプリング・クロッ
ク信号をｎ分周（ｎは１以上の整数）し分周クロックを
出力する分周器と、 前記分周出力の分周クロックを基準としてディジタル音
声のサンプリング・クロックとビット・クロックを出力
するＰＬＬ回路と、 前記ＰＬＬ回路出力のディジタル音声のサンプリング・
クロックとビット・クロックによりディジタル音声のデ
ータの読み出しを制御する読み出し制御回路とを備えた
データ受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5492892A JP2876878B2 (ja) | 1992-03-13 | 1992-03-13 | データ送信装置とデータ受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5492892A JP2876878B2 (ja) | 1992-03-13 | 1992-03-13 | データ送信装置とデータ受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05260012A JPH05260012A (ja) | 1993-10-08 |
| JP2876878B2 true JP2876878B2 (ja) | 1999-03-31 |
Family
ID=12984287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5492892A Expired - Fee Related JP2876878B2 (ja) | 1992-03-13 | 1992-03-13 | データ送信装置とデータ受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876878B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002078336A1 (fr) * | 2001-03-23 | 2002-10-03 | Matsushita Electric Industrial Co., Ltd. | Procede d'emission de donnees, procede de reception de donnees, dispositif d'emission de donnees et dispositif de reception de donnees |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004023187A (ja) | 2002-06-12 | 2004-01-22 | Matsushita Electric Ind Co Ltd | データ送信装置、データ受信装置 |
-
1992
- 1992-03-13 JP JP5492892A patent/JP2876878B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002078336A1 (fr) * | 2001-03-23 | 2002-10-03 | Matsushita Electric Industrial Co., Ltd. | Procede d'emission de donnees, procede de reception de donnees, dispositif d'emission de donnees et dispositif de reception de donnees |
| US7394499B2 (en) | 2001-03-23 | 2008-07-01 | Matsushita Electric Industrial Co., Ltd. | Data transmitting method, data receiving method, data transmitting device, and data receiving device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05260012A (ja) | 1993-10-08 |
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