JPH0738860A - ディジタル映像信号送信装置とディジタル映像信号受信装置 - Google Patents
ディジタル映像信号送信装置とディジタル映像信号受信装置Info
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- JPH0738860A JPH0738860A JP17779493A JP17779493A JPH0738860A JP H0738860 A JPH0738860 A JP H0738860A JP 17779493 A JP17779493 A JP 17779493A JP 17779493 A JP17779493 A JP 17779493A JP H0738860 A JPH0738860 A JP H0738860A
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- signal
- memory
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Abstract
(57)【要約】
【目的】 ディジタル映像信号のブランキング期間に、
補助データを多重して伝送するのに用いられる、回路設
計が容易で、かつ、低消費電力の映像信号伝送装置を提
供する。 【構成】 補助データは、メモリ１０６に書き込まれ
る。多重制御回路１０９では、映像同期信号を入力し、
メモリ制御回路１０７と多重回路１０８に多重制御信号
ｅを出力する。メモリ制御回路１０７では、多重制御信
号ｅに従い、分周回路１１２で分周された映像分周クロ
ックｈをメモリ１０６に出力し、読み出しを制御する。
多重回路１０８では、多重制御信号ｅに従い、映像入力
信号ｆと読み出された補助データｂとを時分割多重し、
送信回路１１１を介し伝送路に出力する。受信部では多
重部と逆の動作により、映像信号と音声信号を分離す
る。
補助データを多重して伝送するのに用いられる、回路設
計が容易で、かつ、低消費電力の映像信号伝送装置を提
供する。 【構成】 補助データは、メモリ１０６に書き込まれ
る。多重制御回路１０９では、映像同期信号を入力し、
メモリ制御回路１０７と多重回路１０８に多重制御信号
ｅを出力する。メモリ制御回路１０７では、多重制御信
号ｅに従い、分周回路１１２で分周された映像分周クロ
ックｈをメモリ１０６に出力し、読み出しを制御する。
多重回路１０８では、多重制御信号ｅに従い、映像入力
信号ｆと読み出された補助データｂとを時分割多重し、
送信回路１１１を介し伝送路に出力する。受信部では多
重部と逆の動作により、映像信号と音声信号を分離す
る。
Description
【０００１】
【産業上の利用分野】本発明はディジタル映像信号のブ
ランキング期間に、ディジタル音声信号等の補助データ
を多重し伝送を行う、ディジタル映像信号伝送装置に関
する。
ランキング期間に、ディジタル音声信号等の補助データ
を多重し伝送を行う、ディジタル映像信号伝送装置に関
する。
【０００２】
【従来の技術】近年、高品質な番組を作成するために、
業務用放送機器間の接続にディジタル伝送が用いられつ
つある。さらに、時分割多重を用いて、映像信号のブラ
ンキング期間に音声信号等の補助データを多重し、従来
異なる伝送路で伝送していた映像信号と補助データを、
同一の伝送路で伝送する方式が検討されている。
業務用放送機器間の接続にディジタル伝送が用いられつ
つある。さらに、時分割多重を用いて、映像信号のブラ
ンキング期間に音声信号等の補助データを多重し、従来
異なる伝送路で伝送していた映像信号と補助データを、
同一の伝送路で伝送する方式が検討されている。
【０００３】以下に従来のディジタル映像信号伝送装置
について、ディジタル映像信号送信装置とディジタル映
像信号受信装置とに分けて説明する。まず、従来のディ
ジタル映像信号送信装置について説明する。
について、ディジタル映像信号送信装置とディジタル映
像信号受信装置とに分けて説明する。まず、従来のディ
ジタル映像信号送信装置について説明する。
【０００４】図７は従来のディジタル映像信号送信装置
のブロック図を、図８はその各信号のタイミングを示す
ものである。図７において、７０１は映像信号を入力す
る映像信号入力端子、７０２は補助データを入力する補
助データ入力端子、７０３は補助データクロックを入力
する補助データクロック入力端子、７０４は映像同期信
号を入力する映像同期信号入力端子、７０５は映像クロ
ックを入力する映像クロック入力端子、７０６は補助デ
ータを記憶するメモリ、７０７はメモリ７０６の読みだ
し動作を制御するメモリ制御回路、７０８は映像信号と
メモリ７０６より読み出された内容とを入力し、それら
を多重した映像多重信号を出力する多重回路、７０９は
メモリ制御回路７０７と多重回路７０８を制御する多重
制御回路、７１０は映像多重信号を伝送に適した映像伝
送信号に変換する送信回路、７１１は映像伝送信号を出
力する映像伝送信号出力端子である。
のブロック図を、図８はその各信号のタイミングを示す
ものである。図７において、７０１は映像信号を入力す
る映像信号入力端子、７０２は補助データを入力する補
助データ入力端子、７０３は補助データクロックを入力
する補助データクロック入力端子、７０４は映像同期信
号を入力する映像同期信号入力端子、７０５は映像クロ
ックを入力する映像クロック入力端子、７０６は補助デ
ータを記憶するメモリ、７０７はメモリ７０６の読みだ
し動作を制御するメモリ制御回路、７０８は映像信号と
メモリ７０６より読み出された内容とを入力し、それら
を多重した映像多重信号を出力する多重回路、７０９は
メモリ制御回路７０７と多重回路７０８を制御する多重
制御回路、７１０は映像多重信号を伝送に適した映像伝
送信号に変換する送信回路、７１１は映像伝送信号を出
力する映像伝送信号出力端子である。
【０００５】以上のように構成されたディジタル映像信
号送信装置について、以下その動作を説明する。
号送信装置について、以下その動作を説明する。
【０００６】まず、メモリ７０６では補助データ入力端
子７０２より入力された補助データを、補助データクロ
ック入力端子７０３より入力された補助データクロック
を書き込みクロックとして、記憶する。多重制御回路７
０９では映像同期信号入力端子７０４より入力された映
像同期信号よりブランキング期間を検出し、多重制御信
号（図８ｅ）を出力する。メモリ制御回路７０７では多
重制御信号ｅを入力した時、映像クロック入力端子７０
５より入力した映像クロック（図８ｄ）をメモリ７０６
に出力し（図８ｃ）、記憶された内容を読み出す（図８
ｂ）。
子７０２より入力された補助データを、補助データクロ
ック入力端子７０３より入力された補助データクロック
を書き込みクロックとして、記憶する。多重制御回路７
０９では映像同期信号入力端子７０４より入力された映
像同期信号よりブランキング期間を検出し、多重制御信
号（図８ｅ）を出力する。メモリ制御回路７０７では多
重制御信号ｅを入力した時、映像クロック入力端子７０
５より入力した映像クロック（図８ｄ）をメモリ７０６
に出力し（図８ｃ）、記憶された内容を読み出す（図８
ｂ）。
【０００７】多重回路７０８では多重制御信号を入力し
た時、映像信号入力端子７０１より入力された映像信号
（図８ｆ）にメモリ７０６より読み出された内容を多重
し、映像多重信号（図８ｇ）を出力する。送信回路７１
０では映像多重信号ｇを入力し、映像伝送信号出力端子
７１１に映像伝送信号を出力する。
た時、映像信号入力端子７０１より入力された映像信号
（図８ｆ）にメモリ７０６より読み出された内容を多重
し、映像多重信号（図８ｇ）を出力する。送信回路７１
０では映像多重信号ｇを入力し、映像伝送信号出力端子
７１１に映像伝送信号を出力する。
【０００８】次に従来のディジタル映像信号受信装置に
ついて説明する。図９は従来のディジタル映像信号受信
装置のブロック図を、図１０はその各信号のタイミング
を示すものである。
ついて説明する。図９は従来のディジタル映像信号受信
装置のブロック図を、図１０はその各信号のタイミング
を示すものである。
【０００９】図９において、９０１は伝送路で伝送され
てきた映像伝送信号を入力する映像伝送信号入力端子、
９０２は映像伝送信号を入力し、映像多重信号、映像同
期信号、映像クロックを出力する受信回路、９０３は補
助データを記憶するメモリ、９０４はメモリ９０３の書
き込み動作を制御するメモリ制御回路、９０５は補助デ
ータクロックを再生する補助データクロック再生回路、
９０６はメモリ制御回路９０４と補助データクロック再
生回路９０５を制御する多重分離制御回路、９０７は映
像多重信号を出力する映像多重信号出力端子、９０８は
補助データを出力する補助データ出力端子、９０９は補
助データクロックを出力する補助データクロック出力端
子、９１０は映像クロックを出力する映像クロック出力
端子である。
てきた映像伝送信号を入力する映像伝送信号入力端子、
９０２は映像伝送信号を入力し、映像多重信号、映像同
期信号、映像クロックを出力する受信回路、９０３は補
助データを記憶するメモリ、９０４はメモリ９０３の書
き込み動作を制御するメモリ制御回路、９０５は補助デ
ータクロックを再生する補助データクロック再生回路、
９０６はメモリ制御回路９０４と補助データクロック再
生回路９０５を制御する多重分離制御回路、９０７は映
像多重信号を出力する映像多重信号出力端子、９０８は
補助データを出力する補助データ出力端子、９０９は補
助データクロックを出力する補助データクロック出力端
子、９１０は映像クロックを出力する映像クロック出力
端子である。
【００１０】以上のように構成されたディジタル映像信
号受信装置について、以下その動作を説明する。
号受信装置について、以下その動作を説明する。
【００１１】まず、受信回路９０２では映像伝送信号入
力端子９０１より入力された映像伝送信号を入力し、映
像多重信号ｇをメモリ９０３と映像多重信号出力端子９
０７に出力し、映像同期信号を多重分離制御回路９０６
に、映像クロックｄをメモリ制御回路９０４と補助デー
タクロック再生回路９０５と映像クロック出力端子９１
０に出力する。多重分離制御回路９０６では映像同期信
号よりブランキング期間を検出し、多重分離制御信号
（図１０ｅ）を出力する。
力端子９０１より入力された映像伝送信号を入力し、映
像多重信号ｇをメモリ９０３と映像多重信号出力端子９
０７に出力し、映像同期信号を多重分離制御回路９０６
に、映像クロックｄをメモリ制御回路９０４と補助デー
タクロック再生回路９０５と映像クロック出力端子９１
０に出力する。多重分離制御回路９０６では映像同期信
号よりブランキング期間を検出し、多重分離制御信号
（図１０ｅ）を出力する。
【００１２】メモリ制御回路９０４は、多重分離制御信
号ｅが入力された時、映像クロック（図１０ｄ）をメモ
リ９０３に出力し（図１０ｃ）、メモリ９０３は映像多
重信号ｇのブランキング期間に多重されている補助デー
タを記憶する。補助データクロック再生回路９０５では
多重分離制御信号ｅと映像クロックｄとにより、補助デ
ータクロック（図１０ｈ）を再生し、メモリ９０３に出
力し補助データ（図１０ｉ）を読みだす。
号ｅが入力された時、映像クロック（図１０ｄ）をメモ
リ９０３に出力し（図１０ｃ）、メモリ９０３は映像多
重信号ｇのブランキング期間に多重されている補助デー
タを記憶する。補助データクロック再生回路９０５では
多重分離制御信号ｅと映像クロックｄとにより、補助デ
ータクロック（図１０ｈ）を再生し、メモリ９０３に出
力し補助データ（図１０ｉ）を読みだす。
【００１３】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、ディジタル映像信号送信装置において、メ
モリに記憶された補助データを映像信号に多重すると
き、映像信号と同じ伝送レートで、メモリーより補助デ
ータを読み出す必要がある。また、ディジタル映像信号
受信装置において、映像多重信号に多重された補助デー
タをメモリに書き込むとき、映像信号と同じ伝送レート
で、補助データをメモリに書き込む必要がある。そのた
め、高速メモリを必要とし、装置の消費電力が高くな
り、かつ、メモリを高速で制御するため、装置の設計が
複雑になるという問題点を有していた。
の構成では、ディジタル映像信号送信装置において、メ
モリに記憶された補助データを映像信号に多重すると
き、映像信号と同じ伝送レートで、メモリーより補助デ
ータを読み出す必要がある。また、ディジタル映像信号
受信装置において、映像多重信号に多重された補助デー
タをメモリに書き込むとき、映像信号と同じ伝送レート
で、補助データをメモリに書き込む必要がある。そのた
め、高速メモリを必要とし、装置の消費電力が高くな
り、かつ、メモリを高速で制御するため、装置の設計が
複雑になるという問題点を有していた。
【００１４】本発明は上記従来の問題点を解決するもの
で、低速のメモリの使用を可能とすることで、低消費電
力で、かつ、設計の容易なディジタル映像信号伝送装置
（ディジタル映像信号送信装置・ディジタル映像信号受
信装置）を提供することを目的とする。
で、低速のメモリの使用を可能とすることで、低消費電
力で、かつ、設計の容易なディジタル映像信号伝送装置
（ディジタル映像信号送信装置・ディジタル映像信号受
信装置）を提供することを目的とする。
【００１５】
【課題を解決するための手段】この目的を達成するため
に本発明のディジタル映像信号伝送装置のディジタル映
像信号送信装置は、補助データを記憶するメモリと、映
像クロックをｎ分周（ｎは２以上の整数）した映像分周
クロックを出力する分周回路と、メモリの読みだし動作
を制御するメモリ制御回路と、映像信号とメモリより読
み出された内容を入力し、それらを多重した映像多重信
号を出力する多重回路と、メモリ制御回路と多重回路を
制御する多重制御回路と、映像多重信号を伝送に適した
映像伝送信号に変換する送信回路とを備えた構成を有し
ている。
に本発明のディジタル映像信号伝送装置のディジタル映
像信号送信装置は、補助データを記憶するメモリと、映
像クロックをｎ分周（ｎは２以上の整数）した映像分周
クロックを出力する分周回路と、メモリの読みだし動作
を制御するメモリ制御回路と、映像信号とメモリより読
み出された内容を入力し、それらを多重した映像多重信
号を出力する多重回路と、メモリ制御回路と多重回路を
制御する多重制御回路と、映像多重信号を伝送に適した
映像伝送信号に変換する送信回路とを備えた構成を有し
ている。
【００１６】また本発明のディジタル映像信号伝送装置
のディジタル映像信号受信装置は、受信した映像伝送信
号を入力し、映像多重信号、映像同期信号、映像クロッ
クを出力する受信回路と、映像クロックをｎ分周（ｎは
２以上の整数）した映像分周クロックを出力する分周回
路と、映像多重信号に多重されている補助データを記憶
するメモリと、メモリの書き込み動作を制御するメモリ
制御回路と、補助データクロックを再生する補助データ
クロック再生回路と、メモリ制御回路と補助データクロ
ック再生回路を制御する多重分離制御回路とを備えた構
成を有している。
のディジタル映像信号受信装置は、受信した映像伝送信
号を入力し、映像多重信号、映像同期信号、映像クロッ
クを出力する受信回路と、映像クロックをｎ分周（ｎは
２以上の整数）した映像分周クロックを出力する分周回
路と、映像多重信号に多重されている補助データを記憶
するメモリと、メモリの書き込み動作を制御するメモリ
制御回路と、補助データクロックを再生する補助データ
クロック再生回路と、メモリ制御回路と補助データクロ
ック再生回路を制御する多重分離制御回路とを備えた構
成を有している。
【００１７】
【作用】この構成によって、本発明のディジタル映像信
号伝送装置のディジタル映像信号送信装置は、メモリに
補助データを記憶し、多重制御回路で映像同期信号より
映像信号ブランキング期間を検出したとき、多重制御信
号をメモリ制御回路と多重回路に出力し、メモリ制御回
路で多重制御信号を入力した時、分周回路からの映像分
周クロックをメモリに出力し、メモリーに記憶された内
容を多重回路に出力し、多重回路で多重制御信号を入力
した時、映像信号にメモリより読み出された内容を多重
し、送信回路で、多重回路の出力を伝送路に送信するも
ので、メモリの読み出し速度が映像信号の伝送レートの
１／ｎになり、低速のメモリの使用が可能なため、装置
を低消費電力にし、かつその設計の容易することができ
る。
号伝送装置のディジタル映像信号送信装置は、メモリに
補助データを記憶し、多重制御回路で映像同期信号より
映像信号ブランキング期間を検出したとき、多重制御信
号をメモリ制御回路と多重回路に出力し、メモリ制御回
路で多重制御信号を入力した時、分周回路からの映像分
周クロックをメモリに出力し、メモリーに記憶された内
容を多重回路に出力し、多重回路で多重制御信号を入力
した時、映像信号にメモリより読み出された内容を多重
し、送信回路で、多重回路の出力を伝送路に送信するも
ので、メモリの読み出し速度が映像信号の伝送レートの
１／ｎになり、低速のメモリの使用が可能なため、装置
を低消費電力にし、かつその設計の容易することができ
る。
【００１８】また、この構成によって、本発明のディジ
タル映像信号伝送装置のディジタル映像信号受信装置
は、受信回路で伝送路より伝送された映像伝送信号を受
信し、映像多重信号、映像同期信号、映像クロックを出
力し、多重分離制御回路で映像同期信号より映像ブラン
キング期間を検出したとき、多重分離制御信号をメモリ
制御回路と補助データ再生回路に出力し、メモリ制御回
路で多重分離制御信号を入力したとき、分周回路からの
映像分周クロックをメモリに出力し、これを書き込みク
ロックとして、映像多重信号のブランキング期間に多重
されている補助データをメモリに記憶し、補助データク
ロック再生回路で、再生された補助データ再生クロック
で、メモリに記憶された補助データを読み出すもので、
メモリの書き込み速度が映像信号の伝送レートの１／ｎ
になり、低速のメモリの使用が可能なため、装置を消費
電力を減らし、かつその設計を容易にすることができ
る。
タル映像信号伝送装置のディジタル映像信号受信装置
は、受信回路で伝送路より伝送された映像伝送信号を受
信し、映像多重信号、映像同期信号、映像クロックを出
力し、多重分離制御回路で映像同期信号より映像ブラン
キング期間を検出したとき、多重分離制御信号をメモリ
制御回路と補助データ再生回路に出力し、メモリ制御回
路で多重分離制御信号を入力したとき、分周回路からの
映像分周クロックをメモリに出力し、これを書き込みク
ロックとして、映像多重信号のブランキング期間に多重
されている補助データをメモリに記憶し、補助データク
ロック再生回路で、再生された補助データ再生クロック
で、メモリに記憶された補助データを読み出すもので、
メモリの書き込み速度が映像信号の伝送レートの１／ｎ
になり、低速のメモリの使用が可能なため、装置を消費
電力を減らし、かつその設計を容易にすることができ
る。
【００１９】
【実施例】以下、本発明の第１の実施例について、ディ
ジタル映像信号送信装置とディジタル映像信号受信装置
とに分けて、図面を参照しながら説明する。まず、第１
の実施例のディジタル映像信号送信装置について説明す
る。
ジタル映像信号送信装置とディジタル映像信号受信装置
とに分けて、図面を参照しながら説明する。まず、第１
の実施例のディジタル映像信号送信装置について説明す
る。
【００２０】図１は第１の実施例のディジタル映像信号
送信装置のブロック図を、図２はその各信号のタイミン
グを示すものである。図１において、１０１は映像信号
ｆを入力する映像信号入力端子、１０２はディジタル音
声信号等の補助データを入力する補助データ入力端子、
１０３は補助データクロックを入力する補助データクロ
ック入力端子、１０４は映像同期信号を入力する映像同
期信号入力端子、１０５は映像クロックｄを入力する映
像クロック入力端子である。
送信装置のブロック図を、図２はその各信号のタイミン
グを示すものである。図１において、１０１は映像信号
ｆを入力する映像信号入力端子、１０２はディジタル音
声信号等の補助データを入力する補助データ入力端子、
１０３は補助データクロックを入力する補助データクロ
ック入力端子、１０４は映像同期信号を入力する映像同
期信号入力端子、１０５は映像クロックｄを入力する映
像クロック入力端子である。
【００２１】１０６は補助データを記憶するメモリ、１
０７はメモリ１０６の読みだし動作を制御するメモリ制
御回路、１０８は映像信号ｆとメモリ１０６より読み出
された内容（ｂ）とを入力し、それらを多重した映像多
重信号ｇを出力する多重回路、１０９はメモリ制御回路
１０７と多重回路１０８を制御する多重制御回路、１１
０は映像多重信号ｇを伝送に適した映像伝送信号に変換
する送信回路、１１１に映像伝送信号を出力する映像伝
送信号出力端子、１１２は映像クロックｄを２分周した
映像分周クロックｈを出力する分周回路である。
０７はメモリ１０６の読みだし動作を制御するメモリ制
御回路、１０８は映像信号ｆとメモリ１０６より読み出
された内容（ｂ）とを入力し、それらを多重した映像多
重信号ｇを出力する多重回路、１０９はメモリ制御回路
１０７と多重回路１０８を制御する多重制御回路、１１
０は映像多重信号ｇを伝送に適した映像伝送信号に変換
する送信回路、１１１に映像伝送信号を出力する映像伝
送信号出力端子、１１２は映像クロックｄを２分周した
映像分周クロックｈを出力する分周回路である。
【００２２】以上のように構成された第１の実施例のデ
ィジタル映像信号送信装置について、以下その動作を説
明する。
ィジタル映像信号送信装置について、以下その動作を説
明する。
【００２３】まず、メモリ１０６では補助データ入力端
子１０２より入力された補助データを、補助データクロ
ック入力端子１０３より入力された補助データクロック
を書き込みクロックとして、記憶する。多重制御回路１
０９では映像同期信号入力端子１０４より入力された映
像同期信号よりブランキング期間を検出し、多重制御信
号（図２ｅ）を出力する。
子１０２より入力された補助データを、補助データクロ
ック入力端子１０３より入力された補助データクロック
を書き込みクロックとして、記憶する。多重制御回路１
０９では映像同期信号入力端子１０４より入力された映
像同期信号よりブランキング期間を検出し、多重制御信
号（図２ｅ）を出力する。
【００２４】メモリ制御回路１０７では多重制御信号ｅ
を入力した時、分周回路１１２からの映像分周クロック
（図２ｈ）をメモリ１０６に出力し（図２ｃ）、記憶さ
れた内容を読み出す（図２ｂ）。多重回路１０８では多
重制御信号ｅを入力した時、映像信号入力端子１０１よ
り入力された映像信号（図２ｆ）にメモリ１０６より読
み出された内容のメモリ出力信号ｂを多重し、映像多重
信号（図２ｇ）を出力する。送信回路１１０では映像多
重信号ｇを入力し映像伝送信号出力端子１１１に映像伝
送信号を出力する。
を入力した時、分周回路１１２からの映像分周クロック
（図２ｈ）をメモリ１０６に出力し（図２ｃ）、記憶さ
れた内容を読み出す（図２ｂ）。多重回路１０８では多
重制御信号ｅを入力した時、映像信号入力端子１０１よ
り入力された映像信号（図２ｆ）にメモリ１０６より読
み出された内容のメモリ出力信号ｂを多重し、映像多重
信号（図２ｇ）を出力する。送信回路１１０では映像多
重信号ｇを入力し映像伝送信号出力端子１１１に映像伝
送信号を出力する。
【００２５】以上のように第１の実施例のディジタル映
像信号送信装置によれば、映像信号に補助データを多重
するときに、映像信号の伝送速度の１／２の読みだし速
度でメモリ１０６より補助データを読み出すので、低速
のメモリを用いることができる。そのため、装置を消費
電力を減らし、その設計の容易化を図ることができる。
像信号送信装置によれば、映像信号に補助データを多重
するときに、映像信号の伝送速度の１／２の読みだし速
度でメモリ１０６より補助データを読み出すので、低速
のメモリを用いることができる。そのため、装置を消費
電力を減らし、その設計の容易化を図ることができる。
【００２６】次に第１の実施例のディジタル映像信号受
信装置について説明する。図３は第１の実施例のディジ
タル映像信号受信装置のブロック図を、図４はその各信
号のタイミングを示すものである。
信装置について説明する。図３は第１の実施例のディジ
タル映像信号受信装置のブロック図を、図４はその各信
号のタイミングを示すものである。
【００２７】図３において、３０１は伝送路で伝送され
てきた映像伝送信号を入力する映像伝送信号入力端子、
３０２は映像伝送信号を入力し、映像多重信号ｇ、映像
同期信号、映像クロックｄを出力する受信回路、３０３
は補助データを記憶するメモリ、３０４はメモリ３０３
の書き込み動作を制御するメモリ制御回路、３０５は補
助データクロックを再生する補助データクロック再生回
路、３０６はメモリ制御回路３０４と補助データクロッ
ク再生回路３０５を制御する多重分離制御回路、３０７
は映像多重信号ｅを出力する映像多重信号出力端子、３
０８は補助データｊを出力する補助データ出力端子、３
０９は補助データクロックｉを出力する補助データクロ
ック出力端子、３１０は映像クロックｄを出力する映像
クロック出力端子、３１１は映像クロックを２分周した
映像分周クロックｈを出力する分周回路である。
てきた映像伝送信号を入力する映像伝送信号入力端子、
３０２は映像伝送信号を入力し、映像多重信号ｇ、映像
同期信号、映像クロックｄを出力する受信回路、３０３
は補助データを記憶するメモリ、３０４はメモリ３０３
の書き込み動作を制御するメモリ制御回路、３０５は補
助データクロックを再生する補助データクロック再生回
路、３０６はメモリ制御回路３０４と補助データクロッ
ク再生回路３０５を制御する多重分離制御回路、３０７
は映像多重信号ｅを出力する映像多重信号出力端子、３
０８は補助データｊを出力する補助データ出力端子、３
０９は補助データクロックｉを出力する補助データクロ
ック出力端子、３１０は映像クロックｄを出力する映像
クロック出力端子、３１１は映像クロックを２分周した
映像分周クロックｈを出力する分周回路である。
【００２８】以上のように構成された第１の実施例のデ
ィジタル映像信号受信装置について、以下その動作を説
明する。
ィジタル映像信号受信装置について、以下その動作を説
明する。
【００２９】まず、受信回路３０２では映像伝送信号入
力端子３０１より入力された映像伝送信号を入力し、映
像多重信号ｇをメモリ３０３と映像多重信号出力端子３
０７に出力し、映像同期信号を多重分離制御回路３０６
に出力し、さらに映像クロックｄを映像クロック出力端
子３１０と分周回路３１１に出力する。
力端子３０１より入力された映像伝送信号を入力し、映
像多重信号ｇをメモリ３０３と映像多重信号出力端子３
０７に出力し、映像同期信号を多重分離制御回路３０６
に出力し、さらに映像クロックｄを映像クロック出力端
子３１０と分周回路３１１に出力する。
【００３０】多重分離制御回路３０６では映像同期信号
よりブランキング期間を検出し、多重分離制御信号（図
４ｅ）をメモリ制御回路３０４と補助クロック再生回路
３０５に出力する。メモリ制御回路３０４では、多重分
離制御信号ｅが入力された時、分周回路３１２からの映
像分周クロック（図４ｈ）をメモリ３０３に出力し（図
４ｃ）、映像多重信号ｇのブランキング期間に多重され
ている補助データを、メモリ３０３に記憶する。
よりブランキング期間を検出し、多重分離制御信号（図
４ｅ）をメモリ制御回路３０４と補助クロック再生回路
３０５に出力する。メモリ制御回路３０４では、多重分
離制御信号ｅが入力された時、分周回路３１２からの映
像分周クロック（図４ｈ）をメモリ３０３に出力し（図
４ｃ）、映像多重信号ｇのブランキング期間に多重され
ている補助データを、メモリ３０３に記憶する。
【００３１】補助データクロック再生回路３０５では多
重分離制御信号ｅと映像クロックｄとにより、補助デー
タクロック（図４ｉ）を再生し、メモリ３０３に出力
し、補助データ（図４ｈ）を読みだす。
重分離制御信号ｅと映像クロックｄとにより、補助デー
タクロック（図４ｉ）を再生し、メモリ３０３に出力
し、補助データ（図４ｈ）を読みだす。
【００３２】以上のように、第１のディジタル映像信号
受信装置の実施例において、映像多重信号より補助デー
タを多重分離するときに、映像信号の伝送速度の１／２
の書き込み速度でメモリ３０３に補助データを書き込む
ので、低速のメモリを用いることができる。そのため、
装置を消費電力を減らし、設計の容易化を図ることがで
きる。
受信装置の実施例において、映像多重信号より補助デー
タを多重分離するときに、映像信号の伝送速度の１／２
の書き込み速度でメモリ３０３に補助データを書き込む
ので、低速のメモリを用いることができる。そのため、
装置を消費電力を減らし、設計の容易化を図ることがで
きる。
【００３３】以下、本発明の第２の実施例について、デ
ィジタル映像信号送信装置とディジタル映像信号受信装
置とに分けて、図面を参照しながら説明する。
ィジタル映像信号送信装置とディジタル映像信号受信装
置とに分けて、図面を参照しながら説明する。
【００３４】第２の実施例において映像信号は、同期コ
ード等が多重されている信号で、映像信号より同期検出
が可能であるとする。まず第２の実施例のディジタル映
像信号送信装置について説明する。
ード等が多重されている信号で、映像信号より同期検出
が可能であるとする。まず第２の実施例のディジタル映
像信号送信装置について説明する。
【００３５】図５は第２の実施例のディジタル映像信号
送信装置のブロック図を、図２はその各信号のタイミン
グを示すものである。
送信装置のブロック図を、図２はその各信号のタイミン
グを示すものである。
【００３６】図５において、５０１は映像信号を入力す
る映像信号入力端子、５０２は補助データを入力する補
助データ入力端子、５０３は補助データクロックを入力
する補助データクロック入力端子、５０４は映像信号に
多重されている同期コードを検出し、映像同期信号を出
力する同期分離回路、５０５は映像クロックを入力する
映像クロック入力端子、５０６は補助データを記憶する
メモリ、５０７はメモリ５０６の読みだし動作を制御す
るメモリ制御回路、５０８は映像信号とメモリ５０６よ
り読み出された内容とを入力し、それらを多重した映像
多重信号を出力する多重回路、５０９はメモリ制御回路
５０７と多重回路５０８を制御する多重制御回路、５１
０は映像多重信号を伝送に適した映像伝送信号に変換す
る送信回路、５１１に映像伝送信号を出力する映像伝送
信号出力端子、５１２は映像クロックを２分周した映像
分周クロックを出力する分周回路である。
る映像信号入力端子、５０２は補助データを入力する補
助データ入力端子、５０３は補助データクロックを入力
する補助データクロック入力端子、５０４は映像信号に
多重されている同期コードを検出し、映像同期信号を出
力する同期分離回路、５０５は映像クロックを入力する
映像クロック入力端子、５０６は補助データを記憶する
メモリ、５０７はメモリ５０６の読みだし動作を制御す
るメモリ制御回路、５０８は映像信号とメモリ５０６よ
り読み出された内容とを入力し、それらを多重した映像
多重信号を出力する多重回路、５０９はメモリ制御回路
５０７と多重回路５０８を制御する多重制御回路、５１
０は映像多重信号を伝送に適した映像伝送信号に変換す
る送信回路、５１１に映像伝送信号を出力する映像伝送
信号出力端子、５１２は映像クロックを２分周した映像
分周クロックを出力する分周回路である。
【００３７】以上のように構成された第２の実施例のデ
ィジタル映像信号送信装置について、以下その動作を説
明する。
ィジタル映像信号送信装置について、以下その動作を説
明する。
【００３８】まず、メモリ５０６では補助データ入力端
子５０２より入力された補助データを、補助データクロ
ック入力端子５０３より入力された補助データクロック
を書き込みクロックとして、記憶する。多重制御回路５
０９では同期分離回路５０４より入力された映像同期信
号よりブランキング期間を検出し、多重制御信号（図２
ｅ）を出力する。メモリ制御回路５０７では多重制御信
号ｅを入力した時、分周回路５１２からの映像分周クロ
ック（図２ｈ）をメモリ５０６に出力し（図２ｃ）、記
憶された内容を読み出す（図２ｂ）。
子５０２より入力された補助データを、補助データクロ
ック入力端子５０３より入力された補助データクロック
を書き込みクロックとして、記憶する。多重制御回路５
０９では同期分離回路５０４より入力された映像同期信
号よりブランキング期間を検出し、多重制御信号（図２
ｅ）を出力する。メモリ制御回路５０７では多重制御信
号ｅを入力した時、分周回路５１２からの映像分周クロ
ック（図２ｈ）をメモリ５０６に出力し（図２ｃ）、記
憶された内容を読み出す（図２ｂ）。
【００３９】多重回路５０８では多重制御信号ｅを入力
した時、映像信号入力端子５０１より入力された映像信
号（図２ｆ）にメモリ５０６より読み出された内容を多
重し、映像多重信号（図２ｇ）を出力する。送信回路５
１０では映像多重信号ｇを入力し映像伝送信号出力端子
５１１に映像伝送信号を出力する。
した時、映像信号入力端子５０１より入力された映像信
号（図２ｆ）にメモリ５０６より読み出された内容を多
重し、映像多重信号（図２ｇ）を出力する。送信回路５
１０では映像多重信号ｇを入力し映像伝送信号出力端子
５１１に映像伝送信号を出力する。
【００４０】以上のように第２の実施例のディジタル映
像信号送信装置によれば、映像信号に補助データを多重
するときに、映像信号の伝送速度の１／２の読みだし速
度でメモリ５０６より補助データを読み出すので、低速
のメモリを用いることができる。そのため、装置の消費
電力を減らし、かつ容易に設計できる。
像信号送信装置によれば、映像信号に補助データを多重
するときに、映像信号の伝送速度の１／２の読みだし速
度でメモリ５０６より補助データを読み出すので、低速
のメモリを用いることができる。そのため、装置の消費
電力を減らし、かつ容易に設計できる。
【００４１】次に第２の実施例のディジタル映像信号受
信装置について説明する。図６は第２の実施例のディジ
タル映像信号受信装置のブロック図を、図４はその各信
号のタイミングを示すものである。
信装置について説明する。図６は第２の実施例のディジ
タル映像信号受信装置のブロック図を、図４はその各信
号のタイミングを示すものである。
【００４２】図６において、６０１は伝送路で伝送され
てきた映像伝送信号を入力する映像伝送信号入力端子、
６０２は映像伝送信号を入力し、映像多重信号、映像ク
ロックを出力する受信回路、６０３は補助データを記憶
するメモリ、６０４はメモリ６０３の書き込み動作を制
御するメモリ制御回路、６０５は補助データクロックを
再生する補助データクロック再生回路、６０６はメモリ
制御回路６０４と補助データクロック再生回路６０５を
制御する多重分離制御回路、６０７は映像多重信号を出
力する映像多重信号出力端子、６０８は補助データを出
力する補助データ出力端子、６０９は補助データクロッ
クを出力する補助データクロック出力端子、６１０は映
像クロックを出力する映像クロック出力端子、６１１は
映像クロックを２分周した映像分周クロックを出力する
分周回路である。６１２は映像多重信号に多重されてい
る同期コードを検出し、映像同期信号を出力する同期分
離回路である。
てきた映像伝送信号を入力する映像伝送信号入力端子、
６０２は映像伝送信号を入力し、映像多重信号、映像ク
ロックを出力する受信回路、６０３は補助データを記憶
するメモリ、６０４はメモリ６０３の書き込み動作を制
御するメモリ制御回路、６０５は補助データクロックを
再生する補助データクロック再生回路、６０６はメモリ
制御回路６０４と補助データクロック再生回路６０５を
制御する多重分離制御回路、６０７は映像多重信号を出
力する映像多重信号出力端子、６０８は補助データを出
力する補助データ出力端子、６０９は補助データクロッ
クを出力する補助データクロック出力端子、６１０は映
像クロックを出力する映像クロック出力端子、６１１は
映像クロックを２分周した映像分周クロックを出力する
分周回路である。６１２は映像多重信号に多重されてい
る同期コードを検出し、映像同期信号を出力する同期分
離回路である。
【００４３】以上のように構成された第２の実施例のデ
ィジタル映像信号受信装置について、以下その動作を説
明する。
ィジタル映像信号受信装置について、以下その動作を説
明する。
【００４４】まず、受信回路６０２では映像伝送信号入
力端子６０１より入力された映像伝送信号を入力し、映
像多重信号ｇをメモリ６０３と映像多重信号出力端子６
０７と同期分離回路６１２とに出力し、映像クロックｄ
を映像クロック出力端子６１０と分周回路６１１に出力
する。多重分離制御回路６０６では、同期分離回路６１
２より入力した映像同期信号よりブランキング期間を検
出し、多重分離制御信号（図４ｅ）をメモリ制御回路６
０４と補助クロック再生回路６０５に出力する。
力端子６０１より入力された映像伝送信号を入力し、映
像多重信号ｇをメモリ６０３と映像多重信号出力端子６
０７と同期分離回路６１２とに出力し、映像クロックｄ
を映像クロック出力端子６１０と分周回路６１１に出力
する。多重分離制御回路６０６では、同期分離回路６１
２より入力した映像同期信号よりブランキング期間を検
出し、多重分離制御信号（図４ｅ）をメモリ制御回路６
０４と補助クロック再生回路６０５に出力する。
【００４５】メモリ制御回路６０４では、多重分離制御
信号ｅが入力された時、分周回路６１２からの映像分周
クロック（図４ｈ）をメモリ６０３に出力し（図４
ｃ）、メモリ６０３は映像多重信号のブランキング期間
に多重されている補助データを記憶する。補助データク
ロック再生回路６０５では多重分離制御信号ｅと映像ク
ロックｄとにより、補助データクロック（図４ｉ）を再
生し、メモリ６０３に出力し、補助データ（図４ｊ）を
読みだす。
信号ｅが入力された時、分周回路６１２からの映像分周
クロック（図４ｈ）をメモリ６０３に出力し（図４
ｃ）、メモリ６０３は映像多重信号のブランキング期間
に多重されている補助データを記憶する。補助データク
ロック再生回路６０５では多重分離制御信号ｅと映像ク
ロックｄとにより、補助データクロック（図４ｉ）を再
生し、メモリ６０３に出力し、補助データ（図４ｊ）を
読みだす。
【００４６】以上のように、第２のディジタル映像信号
受信装置の実施例において、映像多重信号より補助デー
タを多重分離するときに、映像信号の伝送速度の１／２
の書き込み速度でメモリ６０３に補助データを書き込む
ので、低速のメモリを用いることができる。そのため、
装置を消費電力を減らし、かつその設計を容易にするこ
とができる。
受信装置の実施例において、映像多重信号より補助デー
タを多重分離するときに、映像信号の伝送速度の１／２
の書き込み速度でメモリ６０３に補助データを書き込む
ので、低速のメモリを用いることができる。そのため、
装置を消費電力を減らし、かつその設計を容易にするこ
とができる。
【００４７】
【発明の効果】以上のように本発明は、ディジタル映像
信号伝送装置のディジタル映像信号送信装置において、
補助データを記憶するメモリと、映像クロックをｎ分周
した映像分周クロックを出力する分周回路と、メモリの
読みだし動作を制御するメモリ制御回路と、映像信号と
メモリより読み出された内容を入力し、それらを多重し
た映像多重信号を出力する多重回路と、メモリ制御回路
と多重回路を制御する多重制御回路とを設け、また、デ
ィジタル映像信号伝送装置のディジタル映像信号受信装
置において、映像クロックをｎ分周した映像分周クロッ
クを出力する分周回路と、映像多重信号に多重されてい
る補助データを記憶するメモリと、メモリの書き込み動
作を制御するメモリ制御回路と、補助データクロックを
再生する補助データクロック再生回路と、メモリ制御回
路と補助データクロック再生回路を制御する多重分離制
御回路とを設けることにより、低消費電力で、かつ、設
計の容易なディジタル映像信号伝送装置を実現できるも
のである。
信号伝送装置のディジタル映像信号送信装置において、
補助データを記憶するメモリと、映像クロックをｎ分周
した映像分周クロックを出力する分周回路と、メモリの
読みだし動作を制御するメモリ制御回路と、映像信号と
メモリより読み出された内容を入力し、それらを多重し
た映像多重信号を出力する多重回路と、メモリ制御回路
と多重回路を制御する多重制御回路とを設け、また、デ
ィジタル映像信号伝送装置のディジタル映像信号受信装
置において、映像クロックをｎ分周した映像分周クロッ
クを出力する分周回路と、映像多重信号に多重されてい
る補助データを記憶するメモリと、メモリの書き込み動
作を制御するメモリ制御回路と、補助データクロックを
再生する補助データクロック再生回路と、メモリ制御回
路と補助データクロック再生回路を制御する多重分離制
御回路とを設けることにより、低消費電力で、かつ、設
計の容易なディジタル映像信号伝送装置を実現できるも
のである。
【図１】本発明の映像ディジタル送信装置の第１の実施
例のブロック図
例のブロック図
【図２】本発明の映像ディジタル送信装置の第１・第２
の実施例のタイミング図
の実施例のタイミング図
【図３】本発明の映像ディジタル受信装置の第１の実施
例のブロック図
例のブロック図
【図４】本発明の映像ディジタル受信装置の第１・第２
の実施例のタイミング図
の実施例のタイミング図
【図５】本発明の映像ディジタル送信装置の第２の実施
例のブロック図
例のブロック図
【図６】本発明の映像ディジタル受信装置の第２の実施
例のブロック図
例のブロック図
【図７】従来の映像ディジタル送信装置のブロック図
【図８】従来の映像ディジタル送信装置のタイミング図
【図９】従来の映像ディジタル受信装置のブロック図
【図１０】従来の映像ディジタル受信装置のタイミング
図
図
１０６ メモリ １０７ メモリ制御回路 １０８ 多重回路 １０９ 多重制御回路 １１２ 分周回路 ３０３ メモリ ３０４ メモリ制御回路 ３０５ 補助データクロック再生回路 ３０６ 多重分離制御回路 ３１１ 分周回路 ５０４ 同期分離回路 ５０６ メモリ ５０７ メモリ制御回路 ５０８ 多重回路 ５０９ 多重制御回路 ５１２ 分周回路 ６０３ メモリ ６０４ メモリ制御回路 ６０５ 補助データクロック再生回路 ６０６ 多重分離制御回路 ６１１ 分周回路 ６１２ 同期分離回路
Claims (6)
- 【請求項１】補助データを記憶するメモリと、映像クロ
ックをｎ分周（ｎは２以上の整数）する分周回路と、前
記メモリの読みだし動作を制御するメモリ制御回路と、
ディジタル映像信号と前記メモリの出力とを多重する多
重回路と、前記メモリ制御回路と前記多重回路とを制御
する多重制御回路とを備え、前記メモリは前記補助デー
タを記憶し、前記多重制御回路は、映像同期信号よりブ
ランキング期間を検出した時、多重制御信号を出力し、
前記メモリ制御回路は、前記分周回路で分周された映像
分周クロックを入力し、前記多重制御信号を入力した
時、前記映像分周クロックの周期で、前記メモリより記
憶された内容を読みだし、前記多重回路は前記多重制御
信号を入力した時、前記内容を前記ディジタル映像信号
に多重することを特徴とするディジタル映像信号送信装
置。 - 【請求項２】補助データを記憶するメモリと、映像クロ
ックをｎ分周（ｎは２以上の整数）する分周回路と、前
記メモリの書き込み動作を制御するメモリ制御回路と、
補助データクロックを再生する補助データクロック再生
回路と、前記メモリ制御回路を制御する多重分離制御回
路とを備え、前記多重分離制御回路は映像同期信号を入
力し、ブランキング期間を検出した時、多重分離制御信
号を出力し、前記メモリ制御回路は、前記分周回路で分
周された映像分周クロックを入力し、前記多重分離制御
信号を入力した時、前記映像分周クロックの周期で、前
記メモリに映像多重信号を書き込み、前記補助データク
ロック再生回路は、前記多重分離制御信号と前記映像分
周クロックを入力して、補助データクロックを再生し、
前記メモリに記憶された補助データを、前記補助データ
クロックの周期で読み出すことを特徴とするディジタル
映像信号受信装置。 - 【請求項３】請求項１記載のディジタル映像信号送信装
置と、請求項２記載のディジタル映像信号受信装置とを
備え、伝送路を介し前記ディジタル映像信号送信装置の
多重回路の出力を、前記ディジタル映像信号受信装置の
メモリの入力に伝送することを特徴とするディジタル映
像信号伝送装置。 - 【請求項４】補助データを記憶するメモリと、ディジタ
ル映像信号を入力し映像同期信号を出力する同期分離回
路と、映像クロックをｎ分周（ｎは２以上の整数）する
分周回路と、前記メモリの読みだし動作を制御するメモ
リ制御回路と、前記ディジタル映像信号と前記メモリの
出力とを多重する多重回路と、前記メモリ制御回路と前
記多重回路とを制御する多重制御回路とを備え、前記メ
モリは前記補助データを記憶し、前記多重制御回路は、
前記映像同期信号を入力し、ブランキング期間を検出し
た時、多重制御信号を出力し、前記メモリ制御回路は、
前記分周回路で分周された映像分周クロックを入力し、
前記多重制御信号を入力した時、前記映像分周クロック
の周期で、前記メモリより記憶された内容を読みだし、
前記多重回路は、前記多重制御信号を入力した時、前記
内容を前記ディジタル映像信号に多重することを特徴と
するディジタル映像信号送信装置。 - 【請求項５】補助データを記憶するメモリと、映像多重
信号を入力し映像同期信号を出力する同期分離回路と、
映像クロックをｎ分周（ｎは２以上の整数）する分周回
路と、前記メモリの書き込み動作を制御するメモリ制御
回路と、補助データクロックを再生する補助データクロ
ック再生回路と、前記メモリ制御回路を制御する多重分
離制御回路とを備え、前記多重分離制御回路は前記映像
同期信号を入力し、ブランキング期間を検出した時、多
重分離制御信号を出力し、前記メモリ制御回路は、前記
分周回路で分周された映像分周クロックを入力し、前記
多重分離制御信号を入力した時、前記映像分周クロック
の周期で、前記メモリに前記映像多重信号を書き込み、
前記補助データクロック再生回路は、前記多重分離制御
信号と前記映像分周クロックを入力し、補助データクロ
ックを再生し、前記メモリに記憶された補助データを、
前記補助データクロックの周期で読み出すことを特徴と
するディジタル映像信号受信装置。 - 【請求項６】請求項４記載のディジタル映像信号送信装
置と、請求項５記載のディジタル映像信号受信装置とを
備え、伝送路を介し前記ディジタル映像信号送信装置の
多重回路の出力を、前記ディジタル映像信号受信装置の
メモリの入力に伝送することを特徴とするディジタル映
像信号伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17779493A JPH0738860A (ja) | 1993-07-19 | 1993-07-19 | ディジタル映像信号送信装置とディジタル映像信号受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17779493A JPH0738860A (ja) | 1993-07-19 | 1993-07-19 | ディジタル映像信号送信装置とディジタル映像信号受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738860A true JPH0738860A (ja) | 1995-02-07 |
Family
ID=16037213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17779493A Pending JPH0738860A (ja) | 1993-07-19 | 1993-07-19 | ディジタル映像信号送信装置とディジタル映像信号受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738860A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002078336A1 (fr) * | 2001-03-23 | 2002-10-03 | Matsushita Electric Industrial Co., Ltd. | Procede d'emission de donnees, procede de reception de donnees, dispositif d'emission de donnees et dispositif de reception de donnees |
| EP1271949A1 (en) * | 2000-09-25 | 2003-01-02 | Matsushita Electric Industrial Co., Ltd. | Signal transmission system, signal transmitter, and signal receiver |
| WO2003107667A1 (ja) * | 2002-06-12 | 2003-12-24 | 松下電器産業株式会社 | データ送信装置、データ受信装置 |
| WO2008056709A1 (en) * | 2006-11-07 | 2008-05-15 | Sony Corporation | Receiver, delayed information transmitting method for receivers, audio output device, and delay control method for audio output devices |
-
1993
- 1993-07-19 JP JP17779493A patent/JPH0738860A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1271949A1 (en) * | 2000-09-25 | 2003-01-02 | Matsushita Electric Industrial Co., Ltd. | Signal transmission system, signal transmitter, and signal receiver |
| EP1271949A4 (en) * | 2000-09-25 | 2008-04-16 | Matsushita Electric Ind Co Ltd | SIGNAL TRANSMISSION SYSTEM, SIGNAL TRANSMITTER, AND SIGNAL RECEIVER |
| WO2002078336A1 (fr) * | 2001-03-23 | 2002-10-03 | Matsushita Electric Industrial Co., Ltd. | Procede d'emission de donnees, procede de reception de donnees, dispositif d'emission de donnees et dispositif de reception de donnees |
| US7394499B2 (en) | 2001-03-23 | 2008-07-01 | Matsushita Electric Industrial Co., Ltd. | Data transmitting method, data receiving method, data transmitting device, and data receiving device |
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| CN1306811C (zh) * | 2002-06-12 | 2007-03-21 | 松下电器产业株式会社 | 数据发送装置、数据接收装置 |
| US7855751B2 (en) | 2002-06-12 | 2010-12-21 | Panasonic Corporation | Data transmission device and data reception device |
| US8351516B2 (en) | 2002-06-12 | 2013-01-08 | Panasonic Corporation | Data transmitter and data receiver |
| WO2008056709A1 (en) * | 2006-11-07 | 2008-05-15 | Sony Corporation | Receiver, delayed information transmitting method for receivers, audio output device, and delay control method for audio output devices |
| US8441576B2 (en) | 2006-11-07 | 2013-05-14 | Sony Corporation | Receiving device, delay-information transmitting method in receiving device, audio output device, and delay-control method in audio output device |
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