JP2859363B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
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Description
【発明の詳細な説明】 〔目 次〕 ・概要 ・産業上の利用分野 ・従来の技術 ・発明が解決しようとする課題 ・課題を解決するための手段 ・作用 ・実施例 （ａ）発明の第１実施例の説明 （ｂ）発明の第２実施例の説明 （ｃ）発明の第３実施例の説明 （ｄ）発明の第４実施例の説明 （ｅ）発明の第５実施例の説明 ・発明の効果 〔概 要〕 スタックト・キャパシタ型のDRAMを備えた半導体装置
に関し、 スタックト・キャパシタを覆う層間絶縁膜を平坦に形
成するとともに、この層間絶縁膜に設けられるコンタク
トホールのカバレッジを改善することを目的とし、 第１のトランジスタとキャパシタからなるセルが複数
配置されたセル領域と、第２のトランジスタを含む周辺
領域とを有する半導体装置において、前記第１のトラン
ジスタはそれぞれゲート電極となる第１の導電層、及び
その両側に形成された２つ不純物拡散層から構成され、
前記不純物拡散層の一方には第２の導電層からなるビッ
ト線が接続され、前記キャパシタは、前記第１及び第２
の導電層の上に存在して前記不純物拡散層の他方に接続
され、且つ前記第１及び第２の導電層より膜厚が厚い第
３の導電層から形成された蓄積電極と、該蓄積電極の上
に誘電体膜を介して形成された対向電極とを有し、前記
第２のトランジスタのゲート電極、ソース層、ドレイン
層のうち少なくとも１つには、前記第３の導電層から形
成された導電性パッドが接続され、前記キャパシタ及び
前記導電性パッドは層間絶縁膜に覆われ、前記層間絶縁
膜には前記導電性パッドの上部を露出するコンタクトホ
ールが形成され、前記コンタクトホールを通して前記導
電性パッドに第４の導電層が接続されていること含み構
成する。DETAILED DESCRIPTION OF THE INVENTION [Table of Contents] ・ Overview ・ Industrial application fields ・ Prior art ・ Problems to be solved by the invention ・ Means for solving the problems ・ Function ・ Example (a) Description of one embodiment (b) Description of a second embodiment of the invention (c) Description of a third embodiment of the invention (d) Description of a fourth embodiment of the invention (e) Description of a fifth embodiment of the invention SUMMARY OF THE INVENTION [Summary] A semiconductor device provided with a stacked capacitor type DRAM, in which an interlayer insulating film covering a stacked capacitor is formed flat and the coverage of a contact hole provided in the interlayer insulating film is improved. In a semiconductor device having a cell region in which a plurality of cells each including a first transistor and a capacitor are arranged, and a peripheral region including a second transistor, each of the first transistors is A first conductive layer serving as a gate electrode, and is composed of two impurity diffusion layers formed on both sides thereof,
A bit line formed of a second conductive layer is connected to one of the impurity diffusion layers, and the capacitor is connected to the first and second conductive layers.
A storage electrode which is formed on a third conductive layer which is connected to the other of the impurity diffusion layers and is thicker than the first and second conductive layers, the storage electrode being on the conductive layer of And a counter electrode formed on the first transistor via a dielectric film. At least one of a gate electrode, a source layer, and a drain layer of the second transistor is formed of the third conductive layer. The conductive pad is connected, the capacitor and the conductive pad are covered with an interlayer insulating film, a contact hole exposing an upper portion of the conductive pad is formed in the interlayer insulating film, and the conductive hole is formed through the contact hole. And the fourth conductive layer is connected to the conductive pad.
本発明は、半導体装置に関し、より詳しくは、スタッ
クト・キャパシタ型のDRAMを備えた半導体装置に関す
る。The present invention relates to a semiconductor device, and more particularly, to a semiconductor device including a stacked capacitor type DRAM.
スタックト・キャパシタ型のDRAM（dynamic Random A
ccess Memory）は、第10図（ａ）に例示するように、転
送トランジスタ71の上にキャパシタ72を形成したもの
で、そのキャパシタ72は、転送トランジスタ71のソース
層ｓの上に順に形成される蓄積電極73、誘電体膜74及び
対向電極75によって構成されている。Stacked capacitor type DRAM (dynamic Random A
As shown in FIG. 10A, a capacitor 72 is formed on the transfer transistor 71, and the capacitor 72 is sequentially formed on the source layer s of the transfer transistor 71. It comprises a storage electrode 73, a dielectric film 74 and a counter electrode 75.
この場合、蓄積電極73となる多結晶シリコン膜を厚く
形成し、その表面に積層する誘電体膜74の面積を増やす
ことにより、キャパシタ72の容量を大きくすることが考
えられる。In this case, it is conceivable to increase the capacitance of the capacitor 72 by forming a thick polycrystalline silicon film serving as the storage electrode 73 and increasing the area of the dielectric film 74 laminated on the surface thereof.
この構造によれば、蓄積電極73を厚く形成しているた
めに、DRAM70とその周辺領域の段差が大きくなって、こ
の上方に形成される電極配線層76が対向電極の上部角の
近傍において薄層化したり、断線するといった不都合が
ある。しかも、キャパシタ71の上に設けられる層間絶縁
膜77をパターニングする場合に、この上にフォトレジス
ト79を塗布してエッチング用マスクを作成することにな
るが、キャパシタ72が高くなるためにその周辺のフォト
レジスト79が厚くなり、フォトレジスト79を露光する際
に光が充分浸透せず、露光や現像にムラが生じ、パター
ン精度が低下することになる。According to this structure, since the storage electrode 73 is formed thick, the step between the DRAM 70 and the peripheral region becomes large, and the electrode wiring layer 76 formed above the DRAM 70 becomes thin near the upper corner of the counter electrode. There are disadvantages such as stratification and disconnection. Moreover, when patterning the interlayer insulating film 77 provided on the capacitor 71, a photoresist 79 is applied thereon to form an etching mask. When the photoresist 79 becomes thick, light does not sufficiently penetrate when exposing the photoresist 79, and unevenness occurs in exposure and development, resulting in a reduction in pattern accuracy.
このような段差を緩和する手段としては、第11図に示
すように、キャパシタ72の上に層間絶縁膜77を厚く形成
し、これを熱処理によりリフローして平坦化することが
提案されている。As a means for alleviating such a step, as shown in FIG. 11, a method has been proposed in which an interlayer insulating film 77 is formed thickly on a capacitor 72 and is reflowed and flattened by heat treatment.
しかし、層間絶縁膜77を厚くすると、その上に形成さ
れるレジスト79の膜厚は均一となって露光ムラ、現像ム
ラは改善されるが、層間絶縁膜77の厚い部分に形成され
るコンタクトホール78のアスペクト比が大きくなるた
め、カバレッジが悪くなり、依然として電極配線層の断
線等の問題は解決されていない。特に、半導体記憶装置
のように、キャパシタを有するセル領域と、そのセル領
域の周辺の周辺回路領域とを有する半導体装置において
は、周辺回路領域にはそのような問題は顕著に現れる。However, when the thickness of the interlayer insulating film 77 is increased, the thickness of the resist 79 formed thereon becomes uniform and exposure unevenness and development unevenness are improved, but contact holes formed in the thick portion of the interlayer insulating film 77 are improved. Since the aspect ratio of 78 becomes large, the coverage is deteriorated, and the problems such as disconnection of the electrode wiring layer have not been solved. In particular, in a semiconductor device such as a semiconductor memory device having a cell region having a capacitor and a peripheral circuit region around the cell region, such a problem is conspicuous in the peripheral circuit region.
本発明はこのような問題に鑑みてなされたものであっ
て、高く形成されたスタックト・キャパシタを覆う層間
絶縁膜を平坦に形成するとともに、この層間絶縁膜に設
けられるコンタクトホールのカバレッジを改善できる半
導体装置及びその製造方法を提供することを目的とす
る。The present invention has been made in view of such a problem, and can improve the coverage of a contact hole provided in an interlayer insulating film while forming an interlayer insulating film covering a stacked capacitor which is formed high to be flat. It is an object to provide a semiconductor device and a method for manufacturing the same.
（ｉ）上記した課題は、第１のトランジスタとキャパシ
タからなるセルが複数配置されたセル領域と、第２のト
ランジスタを含む周辺領域とを有する半導体装置におい
て、前記第１のトランジスタはそれぞれゲート電極とな
る第１の導電層、及びその両側に形成された２つ不純物
拡散層から構成され、前記不純物拡散層の一方は第２の
導電層からなるビット線に接続され、前記キャパシタ
は、前記第１及び第２の導電層よりも上に存在して前記
不純物拡散層の他方に接続され且つ前記第１及び第２の
導電層より膜厚が厚い第３の導電層から形成された蓄積
電極と、該蓄積電極の上に誘電体層を介して形成された
対向電極とを有し、前記第２のトランジスタのゲート電
極、ソース層、ドレイン層のうち少なくとも１つには、
前記第３の導電層から形成された導電性パッドが接続さ
れ、前記キャパシタ及び前記導電性パッドは層間絶縁膜
に覆われ、前記層間絶縁膜には前記導電性パッドの上部
を露出するコンタクトホールが形成され、前記コンタト
ホールを通して前記導電性パッドに接続された第４の導
電層が形成されていることを特徴とする半導体装置によ
って解決する。(I) An object of the present invention is to provide a semiconductor device having a cell region in which a plurality of cells each including a first transistor and a capacitor are arranged, and a peripheral region including a second transistor, wherein each of the first transistors has a gate electrode. A first conductive layer, and two impurity diffusion layers formed on both sides of the first conductive layer, one of the impurity diffusion layers is connected to a bit line made of a second conductive layer, and the capacitor is A storage electrode formed from a third conductive layer that is above the first and second conductive layers, is connected to the other of the impurity diffusion layers, and is thicker than the first and second conductive layers; A counter electrode formed on the storage electrode with a dielectric layer interposed therebetween, and at least one of a gate electrode, a source layer, and a drain layer of the second transistor includes:
A conductive pad formed from the third conductive layer is connected, the capacitor and the conductive pad are covered with an interlayer insulating film, and the interlayer insulating film has a contact hole exposing an upper portion of the conductive pad. The problem is solved by a semiconductor device, wherein a fourth conductive layer is formed and connected to the conductive pad through the contact hole.
上記した半導体装置において、前記第３の導電層から
形成された前記導電性パッドと前記蓄積電極は、少なく
とも金属膜又は金属シリサイド膜を含むことを特徴とす
る。In the above-described semiconductor device, the conductive pad and the storage electrode formed from the third conductive layer include at least a metal film or a metal silicide film.
上記した半導体装置において、前記ビット線を構成す
る前記第２の導電層は、前記周辺領域において配線層を
構成し、さらに、前記導電性パッドは前記第２の導電層
とも接続されていることを特徴とする。In the above-described semiconductor device, the second conductive layer forming the bit line may form a wiring layer in the peripheral region, and the conductive pad may be connected to the second conductive layer. Features.
上記した半導体装置において、前記金属膜又は前記金
属シリサイド膜を含む前記第３の導電層は、さらにその
表面が第５の導電層によって覆われていることを特徴と
する。この場合の第５の導電層は、不純物を含むシリコ
ン膜から構成してもよい。In the above semiconductor device, the surface of the third conductive layer including the metal film or the metal silicide film is further covered with a fifth conductive layer. In this case, the fifth conductive layer may be made of a silicon film containing impurities.
上記した半導体装置において、前記導電性パッドは、
素子間分離絶縁膜上に形成されていることを特徴とす
る。前記素子分離絶縁膜上に形成される前記導電性パッ
ドを、前記素子分離絶縁膜に隣接する不純物拡散層上に
形成された別の導電性パッドと一体的に形成してもよ
い。In the above-described semiconductor device, the conductive pad includes:
It is formed on an element isolation insulating film. The conductive pad formed on the element isolation insulating film may be formed integrally with another conductive pad formed on an impurity diffusion layer adjacent to the element isolation insulating film.
（ii）上記した課題は、下層に形成される電極よりも膜
厚の厚い蓄積電極と、誘電体層と、対向電極とを含むキ
ャパシタを半導体基板上に形成した半導体記憶素子と、
前記半導体基板に形成された不純物拡散層の上、または
前記蓄積電極層よりも先に形成された電極層の上に、前
記蓄積電極層と同一材料、同じ成長膜厚で形成された導
電性パッドと、前記キャパシタ及び前記導電性パッドを
覆う層間絶縁膜と、前記層間絶縁膜に形成されて前記導
電性パッドの上部を露出するコンタクトホールと、前記
コンタクトホールを介して前記導電性パッドに接続する
電極配線層とを有し、前記蓄積電極層と前記導電性パッ
ドは、金属膜又は高融点金属シリサイド膜から構成され
ていることを特徴とする半導体装置により解決する。(Ii) An object of the present invention is to provide a semiconductor memory device in which a capacitor including a storage electrode thicker than an electrode formed in a lower layer, a dielectric layer, and a counter electrode is formed on a semiconductor substrate.
A conductive pad formed on the impurity diffusion layer formed on the semiconductor substrate or on the electrode layer formed earlier than the storage electrode layer, with the same material and the same growth thickness as the storage electrode layer An interlayer insulating film covering the capacitor and the conductive pad; a contact hole formed in the interlayer insulating film to expose an upper portion of the conductive pad; and connecting to the conductive pad via the contact hole. The problem is solved by a semiconductor device having an electrode wiring layer, wherein the storage electrode layer and the conductive pad are formed of a metal film or a refractory metal silicide film.
上記した半導体装置において、前記金属膜又は前記金
属シリサイド膜を含む前記導電性パットと前記蓄積電極
は、さらにその表面が第５の導電層によって覆われてい
ることを特徴とする。この場合、前記第５の導電膜は不
純物を含むシリコン膜であってもよい。In the above-described semiconductor device, the conductive pad including the metal film or the metal silicide film and the storage electrode are further covered with a fifth conductive layer. In this case, the fifth conductive film may be a silicon film containing impurities.
上記した半導体装置において、前記導電性パッドは、
素子間分離絶縁膜上に形成されていることを特徴とす
る。この場合、前記素子分離絶縁膜上に形成される前記
導電性パッドを、前記素子分離絶縁膜に隣接する不純物
膜拡散層上に形成された別の導電性パッドと一体的に形
成してもよい。In the above-described semiconductor device, the conductive pad includes:
It is formed on an element isolation insulating film. In this case, the conductive pad formed on the element isolation insulating film may be formed integrally with another conductive pad formed on the impurity film diffusion layer adjacent to the element isolation insulating film. .
（iii）上記した課題は、第１のトランジスタとキャパ
シタからなるセルが複数個配置されたセル領域と、第２
のトランジスタを含む周辺領域を有する半導体装置の製
造方法において、前記第１のトランジスタ及び前記第２
のトランジスタのゲート電極となる第１の導電膜を形成
する工程と、前記第１のトランジスタ及び前記第２のト
ランジスタのゲート電極の両側にソース、ドレインとな
る２つの不純物拡散層を形成する工程と、前記第１のト
ランジスタの前記不純物拡散層の一方に接続されるビッ
ト線を構成する第２の導電層を形成する工程と、前記第
１及び第２の導電層よりも高く形成され、前記第１のト
ランジスタの不純物拡散層の他方に接続され、前記第１
及び第２の導電層より膜厚が厚く、前記キャパシタの蓄
積電極を構成するとともに、前記第２のトランジスタの
ゲート電極、ソース層、ドレイン層のうち少なくとも１
つに接続される導電性パッドを構成する第３の導電層を
形成する工程と、前記蓄積電極の表面に誘電体層、対向
電極を形成する工程と、前記キャパシタ及び前記導電性
パッドを覆う層間絶縁膜を形成する工程と、前記層間絶
縁膜に形成されて前記導電性パッドの上部を露出するコ
ンタクトホールを形成する工程と、前記コンタクトホー
ルを通して前記導電性パッドに接続される第４の導電層
を形成する工程とを有することを特徴とする半導体装置
の製造方法によって解決する。(Iii) The above-described problem is solved by a cell region in which a plurality of cells each including a first transistor and a capacitor are arranged,
A method of manufacturing a semiconductor device having a peripheral region including a first transistor and a second transistor.
Forming a first conductive film serving as a gate electrode of the transistor, and forming two impurity diffusion layers serving as a source and a drain on both sides of the gate electrodes of the first transistor and the second transistor. Forming a second conductive layer forming a bit line connected to one of the impurity diffusion layers of the first transistor; and forming the second conductive layer higher than the first and second conductive layers. The first transistor is connected to the other of the impurity diffusion layers of the first transistor.
And a storage electrode of the capacitor having a thickness greater than that of the second conductive layer, and at least one of a gate electrode, a source layer, and a drain layer of the second transistor.
Forming a third conductive layer constituting a conductive pad connected to the first and second electrodes; forming a dielectric layer and a counter electrode on the surface of the storage electrode; and forming an interlayer covering the capacitor and the conductive pad. Forming an insulating film, forming a contact hole formed in the interlayer insulating film to expose an upper portion of the conductive pad, and a fourth conductive layer connected to the conductive pad through the contact hole And a step of forming a semiconductor device.
（iv）上記した課題は、第１のトランジスタとキャパシ
タからなるセルが複数個配置されたセル領域と、第２の
トランジスタを含む周辺領域を有する半導体装置の製造
方法において、前記第１のトランジスタ及び前記第２の
トランジスタのゲート電極となる第１の導電層を形成す
る工程と、前記第１のトランジスタ及び前記第２のトラ
ンジスタのゲート電極の両側にソース、ドレインとなる
２つの不純物拡散層を形成する工程と、前記第１の導電
膜の上部に形成され、前記第１のトランジスタの前記不
純物拡散層の一方に接続され、前記第１の導電層より膜
厚が厚く、前記キャパシタの蓄積電極を構成するととも
に、前記第２のトランジスタのゲート電極、ソース層、
ドレイン層のうち少なくとも１つに接続される導電性パ
ッドを構成し且つ金属又は高融点金属シリサイド膜を含
む第３の導電層を形成する工程と、前記蓄積電極の上に
誘電体層を介して対向電極を形成する工程と、前記キャ
パシタ及び前記導電性パッドを覆う層間絶縁膜を形成す
る工程と、前記層間絶縁膜に形成されて前記導電性パッ
ドの上部に露出するコンタクトホールを形成する工程
と、前記コンタクトホールを通して前記導電性パッドに
接続される第４の導電層を形成する工程とを有すること
を特徴とする半導体装置の製造方法によって解決する。(Iv) The above object is achieved by a method of manufacturing a semiconductor device having a cell region in which a plurality of cells each including a first transistor and a capacitor are arranged, and a peripheral region including a second transistor. Forming a first conductive layer serving as a gate electrode of the second transistor, and forming two impurity diffusion layers serving as a source and a drain on both sides of the gate electrodes of the first transistor and the second transistor; And forming a storage electrode of the capacitor that is formed on the first conductive film, is connected to one of the impurity diffusion layers of the first transistor, is thicker than the first conductive layer, A gate electrode and a source layer of the second transistor;
Forming a conductive pad connected to at least one of the drain layers and forming a third conductive layer including a metal or a refractory metal silicide film; and forming a third conductive layer on the storage electrode via a dielectric layer Forming a counter electrode, forming an interlayer insulating film covering the capacitor and the conductive pad, and forming a contact hole formed in the interlayer insulating film and exposed above the conductive pad. Forming a fourth conductive layer connected to the conductive pad through the contact hole.
その半導体装置の製造方法において、金属又は高融点
金属シリサイド膜を含む前記第３の導電層を形成した後
に、さらに、その表面に第５の導電層を形成する工程を
有することを特徴とする。The method for manufacturing a semiconductor device is characterized in that, after the formation of the third conductive layer including a metal or a high-melting-point metal silicide film, a step of forming a fifth conductive layer on the surface thereof is further provided.
また、その半導体装置の製造方法において、気相成長
方法により選択的に膜を成長させることによって、前記
第３の導電層の表面に前記第５の導電層を形成すること
を特徴とする。In the method for manufacturing a semiconductor device, the fifth conductive layer is formed on a surface of the third conductive layer by selectively growing a film by a vapor deposition method.
また、その半導体装置の製造方法において、前記第３
の導電層は金属又は高融点金属シリサイド膜と第６の導
電膜の積層膜からなり、さらに、前記第３の導電層を覆
うように第７の導電層を形成し、それを反応性イオンエ
ッチング方法よりエッチングすることにより、前記第３
の導電層の側壁に前記第７の導電層を残存させる工程を
含むことを特徴とする。In the method for manufacturing a semiconductor device, the third
Is formed of a laminated film of a metal or refractory metal silicide film and a sixth conductive film, and a seventh conductive layer is formed so as to cover the third conductive layer. Etching by the method, the third
The step of leaving the seventh conductive layer on the side wall of the conductive layer.
本発明の半導体装置によれば、DRAM2、３のキャパシ
タ７、８を有する半導体装置において、例えば半導体基
板１に形成されたトランジスタに接続されるキャパシタ
の蓄積電極の高さをビット線BLやゲート電極よりも高く
形成している。According to the semiconductor device of the present invention, in the semiconductor device having the capacitors 7 and 8 of the DRAMs 2 and 3, for example, the height of the storage electrode of the capacitor connected to the transistor formed on the semiconductor substrate 1 is set to the bit line BL or the gate electrode. Higher than that.
このため、キャパシタ７、８の容量を増加させるため
に、例えば蓄積電極層18、19を厚く形成しても、ビット
BLによってその膜厚が規制されることがないので、キャ
パシタの容量を大きくすることができる。しかも、半導
体記憶素子セルの周辺回路領域の不純物拡散層28,29上
にキャパシタの蓄積電極と同じ導電層から形成されたパ
ッドを形成しているので、周辺回路における層間絶縁層
34がパッド30によって持ち上げられるため、層間絶縁膜
34をリフローする際に拡散層15、16、28、29の上方に形
成される層間絶縁膜34が薄くなってその領域に形成され
るコンタクトホール32が浅くなり、アスペクト比が小さ
くなる。Therefore, in order to increase the capacitance of the capacitors 7 and 8, for example, even if the storage electrode layers 18 and 19 are formed thick,
Since the film thickness is not regulated by BL, the capacitance of the capacitor can be increased. In addition, since pads formed of the same conductive layer as the storage electrodes of the capacitors are formed on the impurity diffusion layers 28 and 29 in the peripheral circuit region of the semiconductor memory cell, the interlayer insulating layer in the peripheral circuit is formed.
Since 34 is lifted by pad 30, interlayer insulating film
When reflowing the layer 34, the interlayer insulating film 34 formed above the diffusion layers 15, 16, 28 and 29 becomes thinner, the contact hole 32 formed in that region becomes shallower, and the aspect ratio becomes smaller.
この結果、周辺回路領域のコンタクトホール32のアス
ペクト比が小さくなってカバレッジが改善され、電極配
線BL、46に断線や薄層化が生じ難くなるとともに、導電
性パッド30を介して電極配線層BL、46が拡散層15、16、
28、29に確実に導通することになる。As a result, the aspect ratio of the contact hole 32 in the peripheral circuit region is reduced, the coverage is improved, the disconnection and thinning of the electrode wirings BL and 46 are less likely to occur, and the electrode wiring layer BL is connected via the conductive pad 30. , 46 are the diffusion layers 15, 16,
Conduction to 28 and 29 is ensured.
ところで、キャパシタ７、８の蓄積電極18、19や拡散
層15、16、28、29上のパッド30を多結晶シリコン膜40に
よって形成し、その膜厚を厚くすると、その抵抗分によ
り電極配線層BL、46と拡散層15、16、28、29との間の電
圧降下が大きくなる。By the way, when the storage electrodes 18, 19 of the capacitors 7, 8 and the pads 30 on the diffusion layers 15, 16, 28, 29 are formed by a polycrystalline silicon film 40 and the film thickness is increased, the electrode wiring layer is formed by the resistance. The voltage drop between BL, 46 and diffusion layers 15, 16, 28, 29 increases.
そこで、本発明では第３、４図に示すように、蓄積電
極18やパッド30を金属、高融点金属シリサイドにより形
成しているので、抵抗を減らして電圧降下を低減するこ
とが可能になる。Therefore, in the present invention, as shown in FIGS. 3 and 4, since the storage electrode 18 and the pad 30 are formed of a metal or a high-melting-point metal silicide, the resistance can be reduced and the voltage drop can be reduced.
この場合、金属や高融点金属シリサイドの上に誘電体
層21、22を積層すると、その膜質が安定しないが、本発
明によれば第３、４図に示すように、それらの表面に多
結晶シリコンよりなる薄電層49、55、57を蓄積してお
り、この上に誘電体層20を形成すればその膜質が安定す
ることになる。In this case, when the dielectric layers 21 and 22 are laminated on the metal or the high melting point metal silicide, the film quality is not stable. However, according to the present invention, as shown in FIGS. Thin electric layers 49, 55, and 57 made of silicon are accumulated, and if the dielectric layer 20 is formed thereon, the film quality is stabilized.
その導電層49、55、57を形成する場合には、第４図に
示すように、多結晶シリコン等を気相成長法により選択
成長する方法や、第５図に示すように、反応性イオンエ
ッチング法を用いてサイドウォールを形成する工程を含
めた方法等がある。When the conductive layers 49, 55, and 57 are formed, as shown in FIG. 4, a method of selectively growing polycrystalline silicon or the like by a vapor phase growth method, or as shown in FIG. There is a method including a step of forming a sidewall by using an etching method.
ところで、以上のようなキャパシタ７、８とパッド30
を有する装置において、素子分離用絶縁膜35を広く形成
すると、第６図に見られるように、キャパシタ７、８や
パッド30の上に積層される層間絶縁膜34が素子分離領域
において谷を形成してしまい、その上に形成される電極
配線層BL、46に断線等が生じることがある。By the way, the capacitors 7 and 8 and the pad 30 as described above are used.
When the device isolation insulating film 35 is widely formed in the device having the above structure, as shown in FIG. 6, the interlayer insulating film 34 laminated on the capacitors 7, 8 and the pads 30 forms a valley in the device isolation region. As a result, the electrode wiring layers BL and 46 formed thereon may be disconnected.
このため、本発明によれば第７図に示すように、素子
分離用絶縁膜35に別のパッド60を形成するので、その領
域において層間絶縁膜34が持ち上げられて平坦化するこ
とになり、その上に多層配線層34を形成しても、配線電
極46に断線等が生じなくなる。For this reason, according to the present invention, as shown in FIG. 7, another pad 60 is formed on the isolation insulating film 35, so that the interlayer insulating film 34 is lifted and flattened in that region, Even if the multilayer wiring layer 34 is formed thereon, the wiring electrode 46 will not be disconnected.
このパッド60は、素子分離用絶縁膜35に隣接する拡散
層28、29上のパッド30と一体的に形成しても同様な作用
が得られる。The same effect can be obtained by forming the pad 60 integrally with the pad 30 on the diffusion layers 28 and 29 adjacent to the element isolation insulating film 35.
そこで、以下に本発明の詳細を図面に基づいて説明す
る。Therefore, the details of the present invention will be described below with reference to the drawings.
（ａ）発明の第１実施例の説明 第１図は、本発明の第１実施例装置を示す平面図、第
２図は、第１図のＸ−Ｘ線断面図であって、図中符号１
は、シリコン等からなるＰ型半導体基板で、この半導体
基板１の上には、同じビット線BLに接続される２つのDR
AM2、３や、MOSトランジスタ４等のような半導体素子が
形成されている。(A) Description of the first embodiment of the present invention FIG. 1 is a plan view showing an apparatus according to a first embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line XX of FIG. Sign 1
Is a P-type semiconductor substrate made of silicon or the like. On the semiconductor substrate 1, two DRs connected to the same bit line BL are provided.
Semiconductor elements such as AM2, 3 and MOS transistor 4 are formed.
上記した２つのDRAM2、３は、転送トランジスタ５、
６とキャパシタ７、８から構成されるもので、そのうち
の転送トランジスタ５、６は、ゲート酸化膜９、10を介
して形成されるゲート電極11、12と、このゲート電極1
1、12両脇に形成される第１のＮ導電型層13、14及び第
２のＮ導電型層15、16から構成されている。ここで、２
つの第２のＮ導電型層15、16は、基板１の表層において
一体的に形成され、また、ゲート電極11、12はワード線
WLに接続されている。The two DRAMs 2 and 3 described above include transfer transistors 5 and
6 and capacitors 7 and 8, of which transfer transistors 5 and 6 have gate electrodes 11 and 12 formed via gate oxide films 9 and 10 and gate electrodes 1 and 2, respectively.
The first and second N-conductivity-type layers 13 and 14 and the second N-conductivity-type layers 15 and 16 are formed on both sides. Where 2
The two second N-conductivity type layers 15 and 16 are integrally formed on the surface layer of the substrate 1, and the gate electrodes 11 and 12 are connected to a word line.
Connected to WL.
一方、キャパシタ７、８は、転送トランジスタ５、６
を介して移動した電荷を蓄積するものであって、転送ト
ランジスタ５、６やMOSトランジスタ４を覆う第一の層
間絶縁膜17の上に形成されている。また、これらのキャ
パシタ７、８は、その下層に設けられたゲート電極11、
12等の導電膜よりも厚く形成された蓄積電極層18、19
と、その上に積層された誘電体層20、21と対向電極層2
2、23によって構成されており、そのうちの蓄積電極1
8、19は、第一の層間絶縁膜17のコンタクトホール24、2
5を通して転送トランジスタ５、６の第１のＮ導電型層1
3、14に接続され、しかも対向電極22、23にはVCC/2の大
きさの電圧が印加されている（VCC;電源電圧）。On the other hand, capacitors 7 and 8 are transfer transistors 5 and 6
And is formed on the first interlayer insulating film 17 covering the transfer transistors 5 and 6 and the MOS transistor 4. These capacitors 7 and 8 are provided with gate electrodes 11 and
Storage electrode layers 18, 19 formed thicker than the conductive film such as 12.
And the dielectric layers 20, 21 and the counter electrode layer 2 laminated thereon.
2, 23, of which the storage electrode 1
8, 19 are contact holes 24, 2 of the first interlayer insulating film 17
5 through the first N-type layer 1 of the transfer transistors 5 and 6
3 and 14, and a voltage of V CC / 2 is applied to the opposing electrodes 22 and 23 (V CC ; power supply voltage).
さらに上記したMOSトランジスタ４は、半導体基板１
の上にゲート酸化膜26を介して設けられたゲート電極27
と、その両脇に形成されたソース層28とドレイン層29と
を有している。Further, the above-described MOS transistor 4 includes the semiconductor substrate 1
Gate electrode 27 provided on gate electrode 26 via gate oxide film 26
And a source layer 28 and a drain layer 29 formed on both sides thereof.
30は、転送トランジスタ５、６の第２のＮ導電型層1
5、16と、MOSトランジスタ４のN+型のソース層28及びド
レイン層29の上に形成された導電性のパッドで、第一の
層間絶縁膜17に形成されたコンタクトホール31を通して
第一の層間絶縁膜17から上方に突出するように形成され
ている。30 is the second N-conductivity type layer 1 of the transfer transistors 5 and 6
5, 16 and conductive pads formed on the N + -type source layer 28 and the drain layer 29 of the MOS transistor 4 through the contact holes 31 formed in the first interlayer insulating film 17, It is formed so as to protrude upward from the interlayer insulating film 17.
34は、キャパシタ７、８やパッド30等を覆うPSG等よ
りなる第二の層間絶縁膜34で、パッド30の上方位置に
は、コンタクトホール32が形成されており、この上に形
成されたビット線BLや、その他の電極配線層46が、コン
タクトホール32を通してパッド30と接続するように構成
されている。Numeral 34 denotes a second interlayer insulating film 34 made of PSG or the like which covers the capacitors 7, 8 and the pads 30, etc., and a contact hole 32 is formed above the pad 30. The lines BL and other electrode wiring layers 46 are configured to be connected to the pads 30 through the contact holes 32.
なお、図中符号35は、２つのDRAM2、３及びMOSトラン
ジスタ４を囲む領域に形成された素子分離用絶縁膜、36
は、素子分離用絶縁膜34の上を通る電極配線層を示して
いる。Reference numeral 35 in the drawing denotes an element isolation insulating film formed in a region surrounding the two DRAMs 2 and 3 and the MOS transistor 4.
Indicates an electrode wiring layer passing over the isolation insulating film.
このような装置において、DRAM2、３を構成するキャ
パシタ７、８の蓄積電極層８は、その下に形成されたゲ
ート電極11、12等よりも厚く、DRAM2、３やMOSトランジ
スタ４等の上にPSGよりなる第二の層間絶縁膜34を形成
すると、キャパシタ７、８の近傍でその表面の段差が大
きくなるために、これを熱によりリフローする必要があ
る。In such a device, the storage electrode layers 8 of the capacitors 7 and 8 constituting the DRAMs 2 and 3 are thicker than the gate electrodes 11 and 12 and the like formed thereunder, and are formed on the DRAMs 2 and 3 and the MOS transistors 4 and the like. When the second interlayer insulating film 34 made of PSG is formed, a step on the surface becomes large in the vicinity of the capacitors 7 and 8, so that it is necessary to reflow this by heat.
ところで、基板１表層の第１のＮ導電型層13、14、第
２のＮ導電型層15、16、ソース層28及びドレイン層29の
上に形成されたパッド30は、第二の層間絶縁膜34を持ち
上げているために、この第二の層間絶縁膜34をリフロー
によって平坦化すると、この層間絶縁膜34はパッド30上
方において薄くなる。By the way, the pads 30 formed on the first N-conductivity type layers 13 and 14, the second N-conductivity type layers 15 and 16, the source layer 28 and the drain layer 29 on the surface layer of the substrate 1 Since the film 34 is lifted, when the second interlayer insulating film 34 is flattened by reflow, the interlayer insulating film 34 becomes thinner above the pad 30.
したがって、パッド30の上の層間絶縁膜34に形成され
るコンタクトホール32のアスペクト比は小さくなり、第
二の層間絶縁膜34の上面とコンタクトホール32の内面に
沿って形成されるビット線BL、その他の電極配線46は、
コンタクトホール32の上部角において薄層化したり断線
し難くなる。Therefore, the aspect ratio of the contact hole 32 formed in the interlayer insulating film 34 on the pad 30 becomes smaller, and the bit line BL, which is formed along the upper surface of the second interlayer insulating film 34 and the inner surface of the contact hole 32, Other electrode wiring 46
At the upper corner of the contact hole 32, it is difficult to make the layer thin or break.
この状態で、ビット線BL、その他の電極配線層53は、
導電性のパッド30を介して第１のＮ導電型層13、14、第
２のＮ導電型層15、16や、ソース層28、ドレイン層29に
導通している。In this state, the bit lines BL and other electrode wiring layers 53
It is electrically connected to the first N conductivity type layers 13 and 14, the second N conductivity type layers 15 and 16, the source layer 28, and the drain layer 29 via the conductive pad 30.
次に、上記した装置の動作について簡単に説明する。 Next, the operation of the above-described device will be briefly described.
上記した実施例において、ビット線BLに書込み信号を
入力して各転送トランジスタ２、３の第２のＮ導電型層
15、16に電源電圧Vccを印加するとともに、ワード線WL
を通して例えば第一の転送トランジスタ５のゲート電極
11に閾値以上の電圧を印加すると、第一の転送トランジ
スタ５はON状態となり、その第１のＮ導電型層13を通し
てキャパシタ７に電流が流れるため、ここに電荷が蓄積
され、第一のDRAM2にデータが書き込まれた状態とな
る。In the above-described embodiment, a write signal is input to the bit line BL and the second N-conductivity type layer of each of the transfer transistors 2 and 3 is input.
Apply the power supply voltage Vcc to
Through the gate electrode of the first transfer transistor 5, for example.
When a voltage equal to or higher than the threshold value is applied to the first transfer transistor 11, the first transfer transistor 5 is turned ON, and a current flows through the capacitor 7 through the first N-conductivity type layer 13, so that electric charges are stored therein and the first DRAM 2 Is written.
また、ワード線WLから選択信号が伝達されない第二の
転送トランジスタ６はOFF状態のままでいるため、これ
に接続された第二のキャパシタ８に電流が流れず、第二
のDRAM3にはデータが書き込まれないことになる。Further, since the second transfer transistor 6 to which the selection signal is not transmitted from the word line WL remains OFF, no current flows through the second capacitor 8 connected to the second transfer transistor 6, and data is not stored in the second DRAM 3. It will not be written.
次に、上記した第一のDRAM2とMOSトランジスタ４を例
にあげ、これらの装置の製造方法について説明する。Next, a method of manufacturing these devices will be described by taking the first DRAM 2 and the MOS transistor 4 as examples.
まず、第３図（ａ）に示すように、シリコンよりなる
Ｐ型半導体基板１における第一及び第二のトランジスタ
形成領域Ａ、Ｂ周囲に、選択酸化法によって素子分離用
絶縁膜35を形成するとともに、これらの領域Ａ、Ｂの基
板１表面にゲート酸化膜９、26を成長させる。First, as shown in FIG. 3A, an isolation insulating film 35 is formed by selective oxidation around the first and second transistor formation regions A and B in a P-type semiconductor substrate 1 made of silicon. At the same time, gate oxide films 9 and 26 are grown on the surface of the substrate 1 in these regions A and B.
そしてこの後に、不純物を含む多結晶シリコン等によ
り、トランジスタ形成領域Ａ、Ｂの中央を横切る膜厚20
00Åのゲート電極11、27を形成し、さらに、素子分離用
絶縁膜35の上に電極配線層36を設ける。Thereafter, a film thickness 20 across the center of the transistor formation regions A and B is formed by polycrystalline silicon containing impurities or the like.
The gate electrodes 11 and 27 are formed, and an electrode wiring layer 36 is provided on the isolation insulating film 35.
また、各ゲート電極11、27の両脇に燐等のＮ型不純物
を注入し、第１のＮ導電型層13、28及び第２のＮ導電型
層15、29を自己整合的に形成する。Further, N-type impurities such as phosphorus are implanted on both sides of each of the gate electrodes 11 and 27 to form the first N-type conductivity layers 13 and 28 and the second N-type conductivity layers 15 and 29 in a self-aligned manner. .
この状態で、SiO2よりなる第一の層間絶縁膜17をCVD
法により全体に成長し、これをパターニングして第１の
Ｎ導電型層13、第２のＮ導電型層15、ソース層28及びド
レイン29の上にコンタクトホール24、31を形成する。In this state, the first interlayer insulating film 17 made of SiO 2 is
The contact holes 24 and 31 are formed on the first N-conductivity type layer 13, the second N-conductivity type layer 15, the source layer 28, and the drain 29 by patterning the whole.
次に、燐のようなＮ型不純物を含む第一の多結晶シリ
コン膜40を、ゲート電極11、27よりも厚く、例えば0.5
μｍ程度の厚さとなるように全体に形成する（第３図
（ｂ））。Next, a first polycrystalline silicon film 40 containing an N-type impurity such as phosphorus is thicker than the gate electrodes 11 and 27 by, for example, 0.5.
The whole is formed so as to have a thickness of about μm (FIG. 3B).
そして、この多結晶シリコン膜40の上にフォトレジス
ト41を塗布し、第一のトランジスタ形成領域Ａの第１の
Ｎ導電型層13を囲むキャパシタ形成領域Ｃと、第２のＮ
導電型層15と、第二のトランジスタ形成領域Ｂのソース
層28及びドレイン層15、29の上にフォトレジスト41を残
存し、これをマスクにしてフォトリソグラフィー法によ
り第一の多結晶シリコン膜40をパターニングし、残存し
た多結晶シリコン膜40は第２図に示す蓄積電極層18及び
パッド30として使用される（第３図（ｃ））。Then, a photoresist 41 is applied on the polycrystalline silicon film 40, and a capacitor formation region C surrounding the first N conductivity type layer 13 of the first transistor formation region A and a second N
A photoresist 41 is left on the conductivity type layer 15 and the source layer 28 and the drain layer 15 and 29 in the second transistor formation region B, and using this as a mask, a first polycrystalline silicon film 40 is formed by photolithography. The remaining polycrystalline silicon film 40 is used as the storage electrode layer 18 and the pad 30 shown in FIG. 2 (FIG. 3C).
この後に、全体に60Åの厚さの窒素膜42を形成すると
ともに、その表層を僅かに熱酸化して10Å程度の厚さの
SiO2膜43を形成する（第３図（ｄ））。Thereafter, a nitrogen film 42 having a thickness of about 60 mm is formed as a whole, and the surface layer is slightly thermally oxidized to a thickness of about 10 mm.
An SiO 2 film 43 is formed (FIG. 3D).
次に、CVD法により第二の多結晶シリコン膜44を2000
Åの厚さに成長し、レジストマスク41aを用いてプラズ
マエッチングにより第二の多結晶シリコン膜44をパター
ニングし（第３図（ｅ））、これをキャパシタ形成領域
Ｃに残存させる（第３図（ｆ））。この場合、四塩化炭
素と酸素の混合ガス（CCl4＋O2）をエッチングガスに用
いれば、多結晶シリコンは選択的にエッチングされ、窒
化膜42及びSiO2膜43はそのまま残存する。Next, the second polycrystalline silicon film 44 is
厚, and the second polycrystalline silicon film 44 is patterned by plasma etching using the resist mask 41a (FIG. 3E), and is left in the capacitor formation region C (FIG. 3). (F)). In this case, if a mixed gas of carbon tetrachloride and oxygen (CCl 4 + O 2 ) is used as an etching gas, the polysilicon is selectively etched, and the nitride film 42 and the SiO 2 film 43 remain.
そして、キャパシタ形成領域Ｃに成長したSiO2膜43と
窒化膜42を、第２図に示す誘電対層20として適用し、ま
た、第１のＮ導電型層13に接続した第一の多結晶シリコ
ン膜40を蓄積電極層18となし、第二の多結晶シリコン44
を対向電極層22として使用し、これらによって第２図に
示すキャパシタ７が構成される。Then, the SiO 2 film 43 and the nitride film 42 grown in the capacitor formation region C are applied as the dielectric pair layer 20 shown in FIG. The silicon film 40 is formed as the storage electrode layer 18 and the second polycrystalline silicon 44
Are used as the counter electrode layer 22, and these constitute the capacitor 7 shown in FIG.
しかも、第一のトランジスタ形成領域Ａの第２のＮ導
電型層15と、第二のトランジスタ形成領域Ｂのソース層
28、ドレイン層29の上に形成された第一の多結晶シリコ
ン膜40をパッド30として適用し、これによりキャパシタ
７とほぼ同一の高さとなす。In addition, the second N-conductivity type layer 15 in the first transistor formation region A and the source layer in the second transistor formation region B
28, the first polycrystalline silicon film 40 formed on the drain layer 29 is applied as the pad 30, so that the height is substantially the same as the capacitor 7.
次に、全体にPSGよりなる第二の層間絶縁膜34を積層
し、これを900℃の温度で加熱して層間絶縁膜34を平坦
化すると（第３図（ｇ））、第２のＮ導電型層15、ソー
ス層28、ドレイン層29の上に形成されたパッド30の高さ
がキャパシタ７とほぼ同一になり、その上の第二の層間
絶縁膜34が薄くなる。Next, a second interlayer insulating film 34 made entirely of PSG is laminated and heated at a temperature of 900 ° C. to flatten the interlayer insulating film 34 (FIG. 3 (g)). The height of the pad 30 formed on the conductivity type layer 15, the source layer 28, and the drain layer 29 is substantially the same as that of the capacitor 7, and the second interlayer insulating film 34 thereon becomes thinner.
この後に、コンタクトホール32を形成すべく、第二の
層間絶縁膜34上にフォトレジスト45を塗布し、これを露
光、現像してパッド30上の部分を開口する（第３図
（ｇ））。この場合、フォトレジスト45の厚さはほぼ均
一になり、露光、現像のムラは生じない。Thereafter, in order to form a contact hole 32, a photoresist 45 is applied on the second interlayer insulating film 34, and is exposed and developed to open a portion on the pad 30 (FIG. 3 (g)). . In this case, the thickness of the photoresist 45 becomes substantially uniform, and unevenness of exposure and development does not occur.
また、フォトレジスト45から露出した層間絶縁膜34を
反応性イオンエッチング法によりエッチングし、各パッ
ド30上にコンタクトホール32を設ける（第３図
（ｈ））。Further, the interlayer insulating film 34 exposed from the photoresist 45 is etched by a reactive ion etching method, and a contact hole 32 is provided on each pad 30 (FIG. 3 (h)).
このコンタクトホール32は第二の層間絶縁膜層34の薄
い領域に形成されるためにカバレッジが良くなる一方、
層間絶縁膜34上に形成される電極配線層46は、パッド30
を通して基板１のソース層28、第２のＮ導電型層15、29
に電気的に導通することになる（第３図（ｉ））。ま
た、電極配線層46をパターニングすることにより、ビッ
ト線BL、その他の配線層53を形成することになる。While the contact hole 32 is formed in a thin region of the second interlayer insulating film layer 34, coverage is improved,
The electrode wiring layer 46 formed on the interlayer insulating film 34
Through the source layer 28 of the substrate 1 and the second N conductivity type layers 15 and 29
(FIG. 3 (i)). In addition, by patterning the electrode wiring layer 46, the bit lines BL and other wiring layers 53 are formed.
この結果、第二の層間絶縁膜34上の電極配線層46が断
線したり、薄層化することは回避される。As a result, disconnection and thinning of the electrode wiring layer 46 on the second interlayer insulating film 34 are avoided.
なお、キャパシタの容量は、蓄積電極18、19の平面積
を2.5μｍとした場合に30fFの容量を得ることができ
た。The capacitance of the capacitor was 30 fF when the plane area of the storage electrodes 18 and 19 was 2.5 μm.
なお、上記した実施例では、第２のＮ導電型層15、ソ
ース層28、ドレイン層29のような拡散層の上にパッド30
を形成する場合について説明したが、キャパシタ７、８
よりも下層に設けた配線電極、例えばMOSトランジスタ
４のゲート電極27の上面にパッドを形成し、その上に積
層される層間絶縁膜を薄くすることもできる。In the above-described embodiment, the pad 30 is formed on a diffusion layer such as the second N-conductivity type layer 15, the source layer 28, and the drain layer 29.
Has been described, but the capacitors 7 and 8 are formed.
A pad may be formed on the upper surface of a wiring electrode provided below the gate electrode 27, for example, the gate electrode 27 of the MOS transistor 4, and the interlayer insulating film laminated thereon may be thinned.
（ｂ）発明の第２実施例の説明 上記した実施例では、第一の多結晶シリコン膜40をパ
ターニングしてパッド30を形成しているが、これを厚く
すると電気的抵抗が高くなって第２のＮ導電型層15、ソ
ース層28、ドレイン層29と電極配線層46との間の電圧降
下が大きくなる。(B) Description of the Second Embodiment of the Invention In the above-described embodiment, the pad 30 is formed by patterning the first polycrystalline silicon film 40. However, when the pad 30 is made thicker, the electrical resistance becomes higher and The voltage drop between the N-type conductive layer 15, the source layer 28, the drain layer 29, and the electrode wiring layer 46 increases.
このため、タングステン等の金属や、高融点金属シリ
サイドによりパッド30を形成して抵抗値を小さくするこ
ともできるが、これらの材料によってキャパシタ７、８
の蓄積電極層18、19を形成すると、その上に形成する誘
電体層20、21を安定に形成することができない。Therefore, the pad 30 can be formed of a metal such as tungsten or a refractory metal silicide to reduce the resistance value.
When the storage electrode layers 18 and 19 are formed, the dielectric layers 20 and 21 formed thereon cannot be formed stably.
そこで、蓄積電極層18、19及びパッド30をタングステ
ンにより形成する場合を例にあげ、誘電体層を安定に形
成できる装置の製造方法を第４図に基づいて説明する。Therefore, a method of manufacturing a device capable of stably forming a dielectric layer will be described with reference to FIG. 4, taking as an example a case where the storage electrode layers 18, 19 and the pad 30 are formed of tungsten.
まず、第１実施例と同様に、半導体基板１にゲート酸
化膜９、26、ゲート電極９、26、第１のＮ導電型層13、
第二導電型層15、ソース層28、ドレイン層29及び第一の
層間絶縁膜17を設け、脱逸の層間絶縁膜17にコンタクト
ホール31を形成した後に、第４図（ａ）に示すように、
ゲート電極９、26よりも厚い、膜厚0.5μｍ程度のタン
グステン膜48をCVD法により全体に形成する（第４図
（ａ））。First, similarly to the first embodiment, the gate oxide films 9 and 26, the gate electrodes 9 and 26, the first N-type conductive layer 13,
After providing the second conductivity type layer 15, the source layer 28, the drain layer 29, and the first interlayer insulating film 17 and forming the contact hole 31 in the escaped interlayer insulating film 17, as shown in FIG. To
A tungsten film 48 thicker than the gate electrodes 9 and 26 and having a thickness of about 0.5 μm is entirely formed by the CVD method (FIG. 4A).
そして、このタングステン膜48をフォトリソグラフィ
ー法によりパターニングし、キャパシタ形成領域Ｃと、
第一のトランジスタ形成領域Ａの第２のＮ導電型層15
と、第二のトランジスタ形成領域Ｂのソース層28及びド
レイン層29の上に、そのタングステン膜48を残存させる
（第４図（ｂ））。Then, this tungsten film 48 is patterned by a photolithography method, and a capacitor formation region C is formed.
Second N-conductivity type layer 15 in first transistor formation region A
Then, the tungsten film 48 is left on the source layer 28 and the drain layer 29 in the second transistor formation region B (FIG. 4B).
この後に、500Å程度の厚さの第一の多結晶シリコン
膜49をCVD法により成長させるが、シラン（SiH4）、水
素（H2）及び塩酸（HCl）を含有するガスを成長ガスと
して使用すれば、タングステン膜48の表面に第一の多結
晶シリコン膜49が選択的に成長する（第４図（ｃ））。
ついで、燐等のＮ型不純物を第一の多結晶シリコン膜49
中に拡散する。Thereafter, a first polycrystalline silicon film 49 having a thickness of about 500 mm is grown by the CVD method, but a gas containing silane (SiH 4 ), hydrogen (H 2 ) and hydrochloric acid (HCl) is used as a growth gas. Then, the first polycrystalline silicon film 49 is selectively grown on the surface of the tungsten film 48 (FIG. 4C).
Next, an N-type impurity such as phosphorus is added to the first polycrystalline silicon film 49.
Spreads in.
次に、全体に60Å程度の窒化膜50を積層し、これを熱
酸化してその表面に10Å程度のSiO2膜51を成長する（第
４図（ｄ））。Next, a nitride film 50 of about 60 ° is laminated on the whole, and this is thermally oxidized to grow an SiO 2 film 51 of about 10 ° on its surface (FIG. 4 (d)).
この後に、燐等のＮ型不純物を含む第二の多結晶シリ
コン膜52を、CVD法によって0.2μｍ程度の厚さに成長し
た後に、第１実施例の形成方法と同様に、図示しないレ
ジストマスクを使用してプラズマエッチング法によりキ
ャパシタ形成領域Ｃだけに第二の多結晶シリコン膜52を
残存させる（第４図（ｅ））。Thereafter, a second polycrystalline silicon film 52 containing an N-type impurity such as phosphorus is grown to a thickness of about 0.2 μm by a CVD method, and a resist mask (not shown) is formed in the same manner as in the first embodiment. Then, the second polycrystalline silicon film 52 is left only in the capacitor forming region C by the plasma etching method (FIG. 4E).
これにより、キャパシタ形成領域Ｃにおいては、タン
グステン膜48及び第一の多結晶シリコン膜49によって第
１、２図に示す蓄積電極層18を構成し、また、第二の多
結晶シリコン膜52により対向電極層22を形成し、これら
の間に挟まれる窒化膜50及びSiO2膜51により誘電対層20
が構成されることになる。Thereby, in the capacitor forming region C, the storage electrode layer 18 shown in FIGS. 1 and 2 is constituted by the tungsten film 48 and the first polycrystalline silicon film 49, and is opposed by the second polycrystalline silicon film 52. The electrode layer 22 is formed, and the dielectric layer 20 is formed by the nitride film 50 and the SiO 2 film 51 interposed therebetween.
Is configured.
さらに、第一及び第二のトランジスタ形成領域Ａ、Ｂ
において、第２のＮ導電型層15、ソース層28及びドレイ
ン層29の上方にあるタングステン膜48及び第一の多結晶
シリコン膜49を第１、２図に示すパッド30として使用す
ることになる。Further, the first and second transistor forming regions A and B
The tungsten film 48 and the first polycrystalline silicon film 49 above the second N-conductivity type layer 15, the source layer 28 and the drain layer 29 will be used as the pads 30 shown in FIGS. .
従って、この後にBPSGよりなる第二の層間絶縁膜34を
成長させて、これを900℃の温度でアニールして平坦化
すると、バッド30の上の領域において層間絶縁膜34が薄
くなる。Therefore, after this, a second interlayer insulating film 34 made of BPSG is grown and then annealed at a temperature of 900 ° C. to be flattened, whereby the interlayer insulating film 34 in the region above the pad 30 becomes thin.
次に、層間絶縁膜34にコンタクトホール32を形成した
後に、層間絶縁膜34上に電極配線53を形成すると（第４
図（ｆ））、電極配線層53はコンタクトホール32を通し
て第一の多結晶シリコン膜49に接合し、第２のＮ導電型
層15のような拡散層に導通することになる。Next, after forming the contact hole 32 in the interlayer insulating film 34, an electrode wiring 53 is formed on the interlayer insulating film 34 (fourth step).
In FIG. 7F, the electrode wiring layer 53 is bonded to the first polycrystalline silicon film 49 through the contact hole 32, and conducts to a diffusion layer such as the second N-conductivity type layer 15.
この実施例によれば、タングステン膜48は不純物を含
む多結晶シリコン膜よりも電気的抵抗が小さいために、
第１、２図の蓄積電極層18を厚くしても抵抗値が高くな
らず、しかもタングステン膜48の上に多結晶シリコン49
を積層し、その上に誘電体層20を形成しているために、
誘電体層20を構成する窒化膜50、SiO2膜51の膜質を良好
にすることができる。According to this embodiment, the tungsten film 48 has a lower electrical resistance than the polycrystalline silicon film containing impurities,
Even if the storage electrode layer 18 shown in FIGS.
Are laminated, and the dielectric layer 20 is formed thereon,
The film quality of the nitride film 50 and the SiO 2 film 51 constituting the dielectric layer 20 can be improved.
なお、この実施例においては、タングステン膜48を蓄
積電極層18やパッド30の一部として用いたが、タングス
テンの代わりにチタン、その他の金属を用いることもで
きるし、また、タングステンシリサイドやチタンシリサ
イド等のような高融点金属シリサイドを用いることも可
能である。In this embodiment, the tungsten film 48 is used as a part of the storage electrode layer 18 and the pad 30. However, titanium or other metal may be used instead of tungsten, and tungsten silicide or titanium silicide may be used. It is also possible to use a high melting point metal silicide such as
（ｃ）本発明の第３実施例の説明 第２の実施例においては、パターニングされたタング
ステン膜48の表面に、多結晶シリコン膜49を形成する場
合に、SiH4、H2及びHCl等の成膜ガスを用いて選択的に
多結晶シリコンを成長させたが、第５図に示す方法によ
ることも可能である。(C) Description of the Third Embodiment of the Present Invention In the second embodiment, when a polycrystalline silicon film 49 is formed on the surface of a patterned tungsten film 48, a material such as SiH 4 , H 2 and HCl is used. Although polycrystalline silicon is selectively grown using a film forming gas, a method shown in FIG. 5 can be used.
即ち、第４図（ａ）に示すようにタングステ膜48を一
様に堆積してから、この上に第１層目の多結晶シリコン
膜55を成長し（第５図（ａ））、その後に、トランジス
タ形成領域Ａ、Ｂとキャパシタ形成領域Ｃの半導体基板
１に設けられた第２のＮ導電型層15、ソース層28及びド
レイン層29をレジストマスク56で覆い、反応性イオンエ
ッチング法によりタングステン膜48と１層目の多結晶シ
リコン膜55をパターニングする（第５図（ｂ））。That is, as shown in FIG. 4 (a), a tungsten film 48 is uniformly deposited, and then a first polycrystalline silicon film 55 is grown thereon (FIG. 5 (a)). Next, the second N-conductivity type layer 15, the source layer 28, and the drain layer 29 provided on the semiconductor substrate 1 in the transistor formation regions A and B and the capacitor formation region C are covered with a resist mask 56, and are subjected to a reactive ion etching method. The tungsten film 48 and the first polycrystalline silicon film 55 are patterned (FIG. 5B).
そして、レジストマスク56を除去した後に、全体に第
２層目の多結晶シリコン膜57を成長し（第５図
（ｃ））、ついで、反応性イオンエッチング法により、
第一の層間絶縁膜17表面の多結晶シリコン膜56がなくな
るまで第２層目の多結晶シリコン膜57をエッチングする
と、タングステン膜48の上面の第２層目の多結晶シリコ
ン膜55がなくなるとともに、タングステン膜48の側部に
は第２層目の多結晶シリコン膜55が残存してサイドウォ
ール58が形成されることになる（第５図（ｄ））。Then, after removing the resist mask 56, a second-layer polycrystalline silicon film 57 is grown on the whole (FIG. 5 (c)). Then, by a reactive ion etching method,
When the second-layer polycrystalline silicon film 57 is etched until the polycrystalline silicon film 56 on the surface of the first interlayer insulating film 17 disappears, the second-layer polycrystalline silicon film 55 on the upper surface of the tungsten film 48 disappears. On the side of the tungsten film 48, the second-layer polycrystalline silicon film 55 remains to form the sidewall 58 (FIG. 5 (d)).
これにより、キャパシタ形成領域Ｃやトランジスタ形
成領域Ａ、Ｂに存在するタングステン膜48の表面が多結
晶シリコンにより覆われることになる。この後に、第４
図（ｄ）に示すように、誘電対層20となる窒化膜を積層
するが、多結晶シリコン膜55、57の表面に形成するため
に、膜質が低下することはない。As a result, the surface of the tungsten film 48 existing in the capacitor formation region C and the transistor formation regions A and B is covered with the polycrystalline silicon. After this, the fourth
As shown in FIG. 4D, a nitride film to be the dielectric pair layer 20 is laminated, but since it is formed on the surfaces of the polycrystalline silicon films 55 and 57, the film quality does not deteriorate.
なお、蓄積電極18やパッド30を、タングステン以外の
金属あるいは高融点シリサイドによって形成する場合に
も、同様な工程により、それらの周りに多結晶シリコン
を形成することもできる。When the storage electrode 18 and the pad 30 are formed of a metal other than tungsten or a high-melting-point silicide, polycrystalline silicon can be formed around them by a similar process.
（ｄ）本発明の第４実施例の説明 上記した実施例は、DRAM2、３とMOSトランジスタ４が
密集する領域において、第二の層間絶縁膜34を平坦化す
る場合についての説明であるが、第６図（ａ）に示すよ
うに、素子分離用絶縁膜35が広く形成されるような装置
においては、層間絶縁膜34をリフローしても素子分離用
絶縁膜35の領域上で層間絶縁膜34が大きな谷を形成する
ことになる。(D) Description of the Fourth Embodiment of the Present Invention The above-described embodiment describes the case where the second interlayer insulating film 34 is planarized in a region where the DRAMs 2 and 3 and the MOS transistor 4 are densely packed. As shown in FIG. 6 (a), in an apparatus in which the element isolation insulating film 35 is widely formed, the interlayer insulating film 35 remains on the element isolation insulating film 35 even when the interlayer insulating film 34 is reflowed. 34 will form a large valley.
このような構造によれば、多層配線層構造を採用する
場合に、層間絶縁膜34を介して広い素子分離用絶縁膜35
の上に形成される電極配線層が断線したり、薄層化する
ことになる。According to such a structure, when the multilayer wiring layer structure is adopted, a wide element isolation insulating film 35 is provided via the interlayer insulating film 34.
The electrode wiring layer formed thereover is disconnected or thinned.
そこで、第７図（ａ）に例示するように、キャパシタ
７の蓄積電極層18や、拡散層、電極配線上のパッド30を
形成する工程において、蓄積電極層18、パッド30となる
多結晶シリコン膜や、タングステン膜、高融点金属シリ
サイド膜を素子分離用絶縁膜35の上にも残存させ、これ
をパッド60として使用し、この上に積層される第二の層
間絶縁膜34を持ち上げることもできる。Therefore, as illustrated in FIG. 7 (a), in the step of forming the storage electrode layer 18, the diffusion layer, and the pad 30 on the electrode wiring of the capacitor 7, the polycrystalline silicon to be the storage electrode layer 18 and the pad 30 is formed. A film, a tungsten film, and a high-melting metal silicide film are also left on the element isolation insulating film 35, and this is used as a pad 60, and the second interlayer insulating film 34 laminated thereon may be lifted. it can.
また、ソース層やドレイン層等の拡散層61を素子分離
用絶縁膜35に隣接させる場合には、第７図（ｂ）に示す
ように、拡散層61の上に形成するパッド30と、素子分離
用絶縁膜35上のパッド60とを一体に形成し、層間絶縁膜
34を持ち上げることも可能である。When the diffusion layer 61 such as a source layer or a drain layer is adjacent to the element isolation insulating film 35, as shown in FIG. 7B, the pad 30 formed on the diffusion layer The pad 60 on the isolation insulating film 35 is integrally formed, and the interlayer insulating film is formed.
It is also possible to lift 34.
（ｅ）本発明の第５実施例の説明 第１、２図に示す実施例では、ビット線BLを層間絶縁
膜34の上に形成する装置について述べたが、第８、９図
に示すように、DRAM2a、3aに接続されるビット線BL2を
第２のＮ導電型層15、16の上に直接形成した装置におい
ても、導電性のパッド63をMOSトランジスタ4aのゲート
電極27、ソース層28、ドレイン層29の上面に形成するこ
ともできる。(E) Description of the Fifth Embodiment of the Present Invention In the embodiment shown in FIGS. 1 and 2, the apparatus for forming the bit line BL on the interlayer insulating film 34 has been described, but as shown in FIGS. to, DRAM 2A, the bit line BL 2 connected to 3a also in the apparatus is directly formed on the second N conductivity type layer 15, a gate electrode 27 of the conductive pads 63 MOS transistors 4a, the source layer 28, it can be formed on the upper surface of the drain layer 29.
第８図は、この実施例を示す平面図、第９図は、第８
図のＹ−Ｙ線断面図で、Ｐ型半導体基板１には、２つの
転送トランジスタ5a、6aと、MOSトランジスタ4aが形成
されており、しかも、第一及び第二の転送トランジスタ
5a、6aのゲート電極11、12の側方に形成されたＮ型拡散
層11〜14のうち、第２のＮ導電型層15、16は一体的に形
成されている。FIG. 8 is a plan view showing this embodiment, and FIG.
In the cross-sectional view taken along the line YY of FIG. 1, two transfer transistors 5a and 6a and a MOS transistor 4a are formed on a P-type semiconductor substrate 1, and the first and second transfer transistors are formed.
Of the N-type diffusion layers 11 to 14 formed on the sides of the gate electrodes 11 and 12 of 5a and 6a, the second N-conductivity type layers 15 and 16 are integrally formed.
そして、この第二のＮ導電型層15、16の上面には、厚
さ0.2μｍのビット線BLaが形成され、このビット線BLa
は、転送トランジスタ5a、6aやMOSトランジスタ4aとと
もに第一の層間絶縁膜17aにより覆われている。A bit line BLa having a thickness of 0.2 μm is formed on the upper surface of the second N-conductivity type layers 15 and 16.
Are covered with a first interlayer insulating film 17a together with the transfer transistors 5a and 6a and the MOS transistor 4a.
また、ビット線BLaは、第２のＮ導電型層15、16から
ズレた領域において、素子分離用絶縁膜35の上に沿って
配設されており、図示しない他のDRAMに接続されてい
る。Further, the bit line BLa is provided along the element isolation insulating film 35 in a region shifted from the second N-conductivity type layers 15 and 16 and is connected to another DRAM (not shown). .
そして、第１のＮ導電型層13、14及びその周辺の第一
の層間絶縁膜17aの上には、第１実施例と同様に、多結
晶シリコン等よりなる蓄積電極64、65がコンタクトホー
ル24、25を通して形成され、この蓄積電極64、65は、そ
の下のビット線BLaよりも厚く形成されている。Then, as in the first embodiment, storage electrodes 64 and 65 made of polycrystalline silicon or the like are formed on the first N-conductivity type layers 13 and 14 and the first interlayer insulating film 17a around the first and second N-type conductivity layers 13 and 14, respectively. The storage electrodes 64 and 65 are formed thicker than the bit line BLa thereunder.
さらに、蓄積電極64、65の上には、誘電体層66が連続
して一体に形成され、また、誘電体層66の上には、多結
晶シリコンよりなる対向電極67が一体的に形成されてい
る。Further, a dielectric layer 66 is formed continuously and integrally on the storage electrodes 64 and 65, and a counter electrode 67 made of polycrystalline silicon is formed integrally on the dielectric layer 66. ing.
そして、こらの上にBPSG等よりなる第二の層間絶縁膜
68が積層され、この層間絶縁膜68はリフローされてい
る。Then, on this, a second interlayer insulating film made of BPSG or the like
The interlayer insulating film 68 is reflowed.
この装置によれば、厚い蓄積電極64、65を形成後、ビ
ット後BLaのコンタクトホールを開口する必要がなく、
また対向電極67のパターニングがセル内で不必要とな
る。According to this device, after forming the thick storage electrodes 64 and 65, there is no need to open the contact hole of BLa after the bit,
Further, patterning of the counter electrode 67 is not required in the cell.
従って、本発明に示す厚い蓄積電極64、65の適用がよ
り容易になる。Therefore, application of the thick storage electrodes 64 and 65 shown in the present invention becomes easier.
一方、キャパシタ形成領域以外の領域、例えばMOSト
ランジスタ4aを形成する領域においては、その上の第二
の層間絶縁膜68を薄くする必要があり、そのソース層28
及びドレイン層29の上には、第１実施例の装置と同様
に、蓄積電極と同一材料によりパッド63が形成されてい
る。On the other hand, in a region other than the capacitor formation region, for example, in a region where the MOS transistor 4a is formed, it is necessary to make the second interlayer insulating film 68 thereover thin, and the source layer 28
A pad 63 is formed on the drain layer 29 using the same material as the storage electrode, as in the device of the first embodiment.
このパッド63は、第３図に示すように、多結晶シリコ
ンにより形成したり、あるいは、第４、５図に見られる
よな方法により、高融点金属、高融点金属シリサイドの
上に多結晶シリコンを覆った構造にしたり、あるいは、
第７図（ｂ）に示すように素子分離用絶縁膜35の上に形
成されるパッドと一体化することもできる。The pad 63 may be formed of polycrystalline silicon as shown in FIG. 3 or may be formed of polycrystalline silicon on a high melting point metal or a high melting point metal silicide by a method as shown in FIGS. Or a structure that covers
As shown in FIG. 7B, it can be integrated with a pad formed on the element isolation insulating film 35.
なお、図中符号９、10は、半導体基板１の上に形成さ
れた転送トランジスタ5a、6aのゲート酸化膜、26は、MO
Sトランジスタ4aのゲート酸化膜、36は、素子分離用絶
縁膜35の上に配設された電極配線層、69a、69bは、パッ
ド63の上にある第二の層間絶縁膜68のコンタクトホール
32を通して形成された電極を示している。Reference numerals 9 and 10 in the figure denote gate oxide films of the transfer transistors 5a and 6a formed on the semiconductor substrate 1, and reference numeral 26 denotes an MO.
The gate oxide film of the S transistor 4a, 36 is an electrode wiring layer disposed on the element isolation insulating film 35, and 69a, 69b are contact holes of the second interlayer insulating film 68 on the pad 63.
The electrode formed through 32 is shown.
以上述べたように本発明によれば、キャパシタを有す
るセル領域のトランジスタの不純物拡散層に接続される
キャパシタの蓄積電極の高さをゲート電極、ビット線よ
りも高く形成したので、ビット線、ゲート電極が蓄積電
極の高さを規制することがなく、蓄積電極を構成する導
電膜を厚くしてキャパシタの容量を増加することが容易
になる。また、半導体記憶素子セルの周辺の周辺回路領
域の不純物拡散層上にキャパシタの蓄積電極と同じ導電
膜から形成されたパッドを形成しているので、周辺回路
領域における層間絶縁膜がパッドによって持ち上げられ
るために、層間絶縁膜が薄くなって不純物拡散層の上に
形成されるコンタクトホールが浅くなり、アスペクト比
が小さくなる。As described above, according to the present invention, the height of the storage electrode of the capacitor connected to the impurity diffusion layer of the transistor in the cell region having the capacitor is formed higher than the height of the gate electrode and the bit line. The electrode does not regulate the height of the storage electrode, and it is easy to increase the capacity of the capacitor by increasing the thickness of the conductive film forming the storage electrode. Further, since the pad formed from the same conductive film as the storage electrode of the capacitor is formed on the impurity diffusion layer in the peripheral circuit region around the semiconductor memory element cell, the interlayer insulating film in the peripheral circuit region is lifted by the pad. As a result, the interlayer insulating film becomes thinner, the contact hole formed on the impurity diffusion layer becomes shallower, and the aspect ratio becomes smaller.
この結果、コンタクトホールにおけるカバレッジを良
くすることができるとともに、パッドを介して電極配線
層を導電層に確実に導通させることができる。As a result, the coverage in the contact hole can be improved, and the electrode wiring layer can be reliably connected to the conductive layer via the pad.
ところで、キャパシタの蓄積電極や導電層上のパッド
を多結晶シリコンによって形成し、その膜厚を厚くする
と、その抵抗分により電極配線層と拡散層との間の電圧
降下が大きくなる。By the way, when the storage electrode of the capacitor and the pad on the conductive layer are formed of polycrystalline silicon and the film thickness is increased, the voltage drop between the electrode wiring layer and the diffusion layer increases due to the resistance.
そこで、蓄積電極やパッドを金属、高融点金属シリサ
イドにより形成すると、抵抗を減らして電圧降下を低減
することが可能になる。Therefore, when the storage electrode and the pad are formed of a metal or a high melting point metal silicide, the resistance can be reduced and the voltage drop can be reduced.
この場合、金属や高融点金属シリサイドの上に誘電体
層を積層すると、その膜質が安定しないが、蓄積電極の
表面に半導体膜を蓄積すると、半導体膜の上に誘電体層
を形成すればその膜質を安定にすることができる。In this case, if a dielectric layer is laminated on a metal or a high melting point metal silicide, the film quality is not stable, but if a semiconductor film is accumulated on the surface of the storage electrode, the dielectric layer is formed on the semiconductor film. The film quality can be stabilized.
また、キャパシタ及びパッドを有する本発明の装置に
おいて、素子分離用絶縁膜を広く形成すると、キャパシ
タやパッドの上に積層される層間絶縁膜が素子分離領域
において谷を形成してしまい、その上に設けられる電極
配線層に断線等が生じることがある。Further, in the device of the present invention having a capacitor and a pad, if an insulating film for element isolation is formed widely, an interlayer insulating film laminated on the capacitor or pad forms a valley in an element isolation region, and a valley is formed thereon. Disconnection or the like may occur in the provided electrode wiring layer.
このため、素子分離用絶縁膜に別のパッドを形成する
と、層間絶縁膜が平坦化することになり、その上に多層
配線層を形成しても、配線電極に生じる断線等を防止す
ることができる。Therefore, when another pad is formed on the element isolation insulating film, the interlayer insulating film is flattened, and even if a multilayer wiring layer is formed thereon, it is possible to prevent disconnection or the like occurring in the wiring electrode. it can.
このパッドは、素子分離用絶縁膜に隣接する拡散層上
のパッドと一体的に形成しても同様な効果が得られる。The same effect can be obtained by forming this pad integrally with the pad on the diffusion layer adjacent to the element isolation insulating film.
第１図は、本発明装置の第１実施例を示す平面図、 第２図は、本発明装置の第１実施例を示す断面図、 第３図は、本発明装置の形成工程の第１実施例を示す断
面図、 第４図は、本発明装置の形成工程の第２実施例を示す断
面図、 第５図は、本発明装置の形成工程の第３実施例を示す断
面図、 第６図は、本発明装置の素子分離用絶縁膜の近傍領域の
一例を示す断面図、 第７図は、本発明装置の形成工程の第４実施例を示す断
面図、 第８図は、本発明の他の実施例装置を示す平面図、 第９図は、本発明の他の実施例装置を示す断面図、 第10図は、従来装置及びその製造方法の第１の例を示す
断面図、 第11図は、従来装置の第２の例を示す断面図である。 （符号の説明） １……基板、 ２、2a、３、3a……DRAM、 ４、4a……MOSトランジスタ、 ５、5a、６、6a……転送トランジスタ、 ７、7a、８、8a……キャパシタ、 11、12、27……ゲート電極、 13、14……第１のＮ導電型層、 15、16……第２のＮ導電型層、 28……ソース層、 29……ドレイン層、 17……第一の層間絶縁膜、 18、19、64、65……蓄積電極層、 20、21、66……誘電体層、 22、23、67……対向電極層、 30、60、63……パッド、 31、32……コンタクトホール、 34、68……第二の層間絶縁膜、 35……素子分離用絶縁膜、 40……第一の多結晶シリコン膜、 44……第二の多結晶シリコン膜、 46……電極配線層、 48……タングステン膜、 49……第一の多結晶シリコン膜、 52……第二の多結晶シリコン膜、 55、57……多結晶シリコン膜、 BL、BLa……ビット線。FIG. 1 is a plan view showing a first embodiment of the device of the present invention, FIG. 2 is a cross-sectional view showing the first embodiment of the device of the present invention, and FIG. FIG. 4 is a cross-sectional view showing a second embodiment of the process of forming the device of the present invention, FIG. 5 is a cross-sectional view showing a third embodiment of the process of forming the device of the present invention, FIG. 6 is a cross-sectional view showing an example of a region near the element isolation insulating film of the device of the present invention, FIG. 7 is a cross-sectional view showing a fourth embodiment of the process of forming the device of the present invention, and FIG. FIG. 9 is a plan view showing an apparatus according to another embodiment of the present invention. FIG. 9 is a cross-sectional view showing an apparatus according to another embodiment of the present invention. FIG. 10 is a cross-sectional view showing a first example of a conventional apparatus and its manufacturing method. FIG. 11 is a sectional view showing a second example of the conventional device. (Explanation of reference numerals) 1... Substrate, 2, 2a, 3, 3a... DRAM, 4, 4a... MOS transistor, 5, 5a, 6, 6a... Transfer transistor, 7, 7a, 8, 8a. Capacitors 11, 12, 27 gate electrode 13, 14 first N-conductivity type layer 15, 16, second N-conductivity type layer 28 source layer 29 drain layer 17 ... first interlayer insulating film, 18, 19, 64, 65 ... storage electrode layer, 20, 21, 66 ... dielectric layer, 22, 23, 67 ... counter electrode layer, 30, 60, 63 … Pad, 31, 32… Contact hole, 34, 68… Second interlayer insulating film, 35… Element isolation insulating film, 40… First polycrystalline silicon film, 44… Second Polycrystalline silicon film, 46 ... electrode wiring layer, 48 ... tungsten film, 49 ... first polycrystalline silicon film, 52 ... second polycrystalline silicon film, 55, 57 ... polycrystalline silicon film, BL, BLa ... Bit line.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int.Cl. 6 , DB name) H01L 27/108 H01L 21/8242
Claims (13)
セルが複数配置されたセル領域と、第２のトランジスタ
を含む周辺領域とを有する半導体装置において、 前記第１のトランジスタはそれぞれゲート電極となる第
１の導電層、及びその両側に形成された２つの不純物拡
散層から構成され、 前記不純物拡散層の一方は第２の導電層からなるビット
線に接続され、 前記キャパシタは、前記第１及び第２の導電層よりも上
に存在して前記不純物拡散層の他方に接続され且つ前記
第１及び第２の導電層より膜厚が厚い第３の導電層から
形成された蓄積電極と、該蓄積電極の上に誘電体層を介
して形成された対向電極とを有し、 前記第２のトランジスタのゲート電極、ソース層、ドレ
イン層のうち少なくとも１つには、前記第３の導電層か
ら形成された導電性パッドが接続され、 前記キャパシタ及び前記導電性パッドは層間絶縁膜に覆
われ、 前記層間絶縁膜には前記導電性パッドの上部を露出する
コンタクトホールが形成され、 前記コンタクトホールを通して前記導電性パッドに接続
された第４の導電層が形成されている ことを特徴とする半導体装置。1. A semiconductor device having a cell region in which a plurality of cells each including a first transistor and a capacitor are arranged, and a peripheral region including a second transistor, wherein each of the first transistors serves as a gate electrode. One conductive layer, and two impurity diffusion layers formed on both sides thereof, one of the impurity diffusion layers is connected to a bit line made of a second conductive layer, and the capacitor is a first and a second. A storage electrode formed from a third conductive layer that is above the second conductive layer, is connected to the other of the impurity diffusion layers, and is thicker than the first and second conductive layers; A counter electrode formed on the electrode via a dielectric layer, and at least one of a gate electrode, a source layer, and a drain layer of the second transistor is formed from the third conductive layer. The conductive pad is connected, the capacitor and the conductive pad are covered with an interlayer insulating film, and a contact hole exposing an upper portion of the conductive pad is formed in the interlayer insulating film; A semiconductor device, wherein a fourth conductive layer connected to a conductive pad is formed.
性パッドと前記蓄積電極は、少なくとも金属膜又は金属
シリサイド膜を含むことを特徴とする特許請求の範囲第
１項に記載の半導体装置。2. The semiconductor according to claim 1, wherein said conductive pad and said storage electrode formed from said third conductive layer include at least a metal film or a metal silicide film. apparatus.
は、前記周辺領域においては配線層を構成し、さらに、
前記導電性パッドは前記第２の導電層とも接続されてい
ることを特徴とする特許請求の範囲第１項又は第２項に
記載の半導体装置。3. The semiconductor device according to claim 2, wherein the second conductive layer forming the bit line forms a wiring layer in the peripheral region.
3. The semiconductor device according to claim 1, wherein the conductive pad is also connected to the second conductive layer.
積電極と、誘電体層と、対向電極層とを含むキャパシタ
を半導体基板上に形成した半導体記憶素子と、 前記半導体基板に形成された不純物拡散層の上、または
前記蓄積電極層よりも先に形成された電極層の上に、前
記蓄積電極層と同一材料、同じ成長膜厚で形成された導
電性パッドと、 前記キャパシタ及び前記導電性パッドを覆う層間絶縁膜
と、 前記層間絶縁膜に形成されて前記導電性パッドの上部を
露出するコンタクトホールと、 前記コンタクトホールを介して前記導電性パッドに接続
する電極配線層とを有し、 前記蓄積電極層と前記導電性パッドは、金属膜又は高融
点金属シリサイド膜から構成されている ことを特徴とする半導体装置。4. A semiconductor memory element in which a capacitor including a storage electrode thicker than an electrode formed in a lower layer, a dielectric layer, and a counter electrode layer is formed on a semiconductor substrate; A conductive pad formed of the same material and the same growth film thickness as the storage electrode layer, on the impurity diffusion layer thus formed, or on an electrode layer formed earlier than the storage electrode layer; and An interlayer insulating film covering the conductive pad; a contact hole formed in the interlayer insulating film to expose an upper portion of the conductive pad; and an electrode wiring layer connected to the conductive pad via the contact hole. Wherein the storage electrode layer and the conductive pad are made of a metal film or a refractory metal silicide film.
む前記導電性パッドと前記蓄積電極は、さらにその表面
が第５の導電層によって覆われていることを特徴とする
特許請求の範囲第２項又は第４項に記載の半導体装置。5. The storage pad according to claim 2, wherein said conductive pad including said metal film or said metal silicide film and said storage electrode are further covered with a fifth conductive layer. Item 5. The semiconductor device according to item 4 or 4.
膜からなることを特徴とする特許請求の範囲第５項に記
載の半導体装置。6. The semiconductor device according to claim 5, wherein said fifth conductive film is made of a silicon film containing impurities.
形成されていることを特徴とする特許請求の範囲第１項
〜第５項のいずれかに記載の半導体装置。7. The semiconductor device according to claim 1, wherein said conductive pad is formed on an element isolation insulating film.
電性パッドを、前記素子分離絶縁膜に隣接する不純物拡
散層上に形成された別の導電性パッドと一体的に形成し
たことを特徴とする特許請求の範囲第７項に記載の半導
体装置。8. The method according to claim 1, wherein said conductive pad formed on said element isolation insulating film is formed integrally with another conductive pad formed on an impurity diffusion layer adjacent to said element isolation insulating film. The semiconductor device according to claim 7, wherein the semiconductor device is characterized in that:
セルが複数個配置されたセル領域と、第２のトランジス
タを含む周辺領域を有する半導体装置の製造方法におい
て、 前記第１のトランジスタ及び前記第２のトランジスタの
ゲート電極となる第１の導電膜を形成する工程と、 前記第１のトランジスタ及び前記第２のトランジスタの
ゲート電極の両側にソース、ドレインとなる２つの不純
物拡散層を形成する工程と、 前記第１のトランジスタの前記不純物拡散層の一方に接
続されるビット線を構成する第２の導電層を形成する工
程と、 前記第１及び第２の導電層よりも高く形成され、前記第
１のトランジスタの不純物拡散層の他方に接続され、前
記第１及び第２の導電層より膜厚が厚く、前記キャパシ
タの蓄積電極を構成するとともに、前記第２のトランジ
スタのゲート電極、ソース層、ドレイン層のうち少なく
とも１つに接続される導電性パッドを構成する第３の導
電層を形成する工程と、 前記蓄積電極の表面に誘電体層、対向電極を形成する工
程と、 前記キャパシタ及び前記導電性パッドを覆う層間絶縁膜
を形成する工程と、 前記層間絶縁膜に形成されて前記導電性パッドの上部を
露出するコンタクトホールを形成する工程と、 前記コンタクトホールを通して前記導電性パッドに接続
される第４の導電層を形成する工程と を有することを特徴とする半導体装置の製造方法。9. A method of manufacturing a semiconductor device having a cell region in which a plurality of cells each including a first transistor and a capacitor are arranged, and a peripheral region including a second transistor, wherein the first transistor and the second transistor Forming a first conductive film serving as a gate electrode of the transistor; and forming two impurity diffusion layers serving as a source and a drain on both sides of the gate electrodes of the first transistor and the second transistor. Forming a second conductive layer forming a bit line connected to one of the impurity diffusion layers of the first transistor; and forming a second conductive layer higher than the first and second conductive layers; A second transistor connected to the other of the impurity diffusion layers of the first transistor and having a thickness greater than that of the first and second conductive layers, forming a storage electrode of the capacitor; Forming a third conductive layer forming a conductive pad connected to at least one of a gate electrode, a source layer, and a drain layer of the second transistor; and a dielectric layer on a surface of the storage electrode. Forming an opposing electrode; forming an interlayer insulating film covering the capacitor and the conductive pad; forming a contact hole formed in the interlayer insulating film to expose an upper portion of the conductive pad; Forming a fourth conductive layer connected to the conductive pad through the contact hole.
るセルが複数個配置されたセル領域と、第２のトランジ
スタを含む周辺領域を有する半導体装置の製造方法にお
いて、 前記第１のトランジスタ及び前記第２のトランジスタの
ゲート電極となる第１の導電層を形成する工程と、 前記第１のトランジスタ及び前記第２のトランジスタの
ゲート電極の両側にソース、ドレインとなる２つの不純
物拡散層を形成する工程と、 前記第１の導電膜の上部に形成され、前記第１のトラン
ジスタの前記不純物拡散層の一方に接続され、前記第１
の導電層より膜厚が厚く、前記キャパシタの蓄積電極を
構成するとともに、前記第２のトランジスタのゲート電
極、ソース層、ドレイン層のうち少なくとも１つに接続
される導電性パッドを構成し、かつ金属又は高融点金属
シリサイド膜を含む第３の導電層を形成する工程と、 前記蓄積電極の上に誘電体層を介して対向電極を形成す
る工程と、 前記キャパシタ及び前記導電性パッドを覆う層間絶縁膜
を形成する工程と、 前記層間絶縁膜に形成されて前記導電性パッドの上部を
露出するコンタクトホールを形成する工程と、 前記コンタクトホールを通して前記導電性パッドに接続
される第４の導電層を形成する工程と を有することを特徴とする半導体装置の製造方法。10. A method for manufacturing a semiconductor device having a cell region in which a plurality of cells each including a first transistor and a capacitor are arranged, and a peripheral region including a second transistor, wherein the first transistor and the second transistor Forming a first conductive layer serving as a gate electrode of the transistor; and forming two impurity diffusion layers serving as a source and a drain on both sides of the gate electrodes of the first transistor and the second transistor. A first conductive film formed on the first conductive film and connected to one of the impurity diffusion layers of the first transistor;
Forming a storage electrode of the capacitor, forming a storage electrode of the capacitor, forming a conductive pad connected to at least one of a gate electrode, a source layer, and a drain layer of the second transistor; and Forming a third conductive layer including a metal or a high melting point metal silicide film; forming an opposing electrode on the storage electrode via a dielectric layer; and an interlayer covering the capacitor and the conductive pad Forming an insulating film; forming a contact hole formed in the interlayer insulating film to expose an upper portion of the conductive pad; and a fourth conductive layer connected to the conductive pad through the contact hole. Forming a semiconductor device.
前記第３の導電層を形成した後に、さらに、その表面に
第５の導電層を形成する工程を有することを特徴とする
特許請求の範囲第10項に記載の半導体装置の製造方法。11. The method according to claim 1, further comprising, after forming said third conductive layer including a metal or a high melting point metal silicide film, further forming a fifth conductive layer on the surface thereof. 11. The method for manufacturing a semiconductor device according to claim 10.
せることによって、前記第３の導電層の表面に前記第５
の導電層を形成することを特徴とする特許請求の範囲第
11項記載の半導体装置の製造方法。12. A method of selectively growing a film by a vapor phase growth method, whereby the fifth conductive layer is formed on the surface of the third conductive layer.
Claims characterized by forming a conductive layer of
12. The method for manufacturing a semiconductor device according to item 11.
シリサイド膜と第６の導電膜の積層膜からなり、さら
に、前記第３の導電層を覆うように第７の導電層を形成
し、それを反応性イオンエッチング方法よりエッチング
することにより、前記第３の導電層の側壁に前記第７の
導電層を残存させる工程を含むことを特徴とする特許請
求の範囲第10項記載の半導体装置の製造方法。13. The third conductive layer comprises a laminated film of a metal or refractory metal silicide film and a sixth conductive film, and further forms a seventh conductive layer so as to cover the third conductive layer. 11. The method according to claim 10, further comprising a step of etching the substrate by a reactive ion etching method to leave the seventh conductive layer on a side wall of the third conductive layer. A method for manufacturing a semiconductor device.
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